薄膜电阻器及其制造方法

摘要

集成电路(10)的一个实施例包括衬底(12)和在衬底上形成的SiWNi薄膜电阻器(16)。

权利要求

1.一种集成电路(10)，包括：

衬底(12)；和

在所述衬底上形成的SiWNi薄膜电阻器(16)，其中所述SiWNi电阻器包含60～95at％的硅原子百分比、5～30at％的钨原子百分比和在大于0到15at％之间范围内的镍原子百分比。

2.根据权利要求1的电路(10)，其中所述SiWNi电阻器的基本组成为原子百分比分别为75-20-5的硅、钨和镍。

3.根据权利要求1的电路(10)，还包括位于所述衬底和所述SiWNi电阻器之间的绝缘体层(14)。

4.根据权利要求3的电路(10)，其中所述绝缘体层选自氧化物和氮化物中的一种。

5.根据权利要求1的电路(10)，还包括在所述SiWNi电阻器上形成的金属层(18)。

6.根据权利要求1的电路(10)，其中所述SiWNi电阻器具有大于900欧姆/平方薄层电阻的电阻值，电阻温度系数为-700ppm/摄氏度。

7.根据权利要求1的电路(10)，其中所述SiWNi电阻器包括厚度为50～200埃的层。

8.一种集成电路(10)，其包括：

衬底(12)；和

在所述衬底上形成的电阻器层(16)，所述电阻器层包含硅、钨和镍，所述镍在所述电阻器层中的原子百分比在从大于0到15at％的范围内，所述硅的原子百分比为60～95at％，所述钨的原子百分比5～30at％。

9.根据权利要求8的电路(10)，其中所述电阻器层的基本组成为原子百分比分别为75-20-5的硅、钨和镍。

10.根据权利要求8的电路(10)，其中所述电阻器层具有50～200埃的厚度。

11.根据权利要求8的电路(10)，其中所述电阻器层具有大于900欧姆/平方薄层电阻的电阻值，电阻温度系数基本上为-700ppm/摄氏度。

12.一种制造集成电路(10)的方法，其包括：

提供衬底(12)；和

在所述衬底上形成电阻器层(16)，所述电阻器层包含硅、钨和镍，其中所述硅的原子百分比为60～95at％，所述钨的原子百分比为5～30at％，所述镍的原子百分比在大于0到15at％之间的范围内。

13.根据权利要求12的方法，其中通过溅射形成所述电阻器层(16)。

14.根据权利要求12的方法，其中在5e-6～1e-8托的沉积室内基础压力下形成所述电阻器层(12)。

15.根据权利要求12的方法，其中在所述电阻器层(12)的形成过程中，在1～8毫托的压力下以20～100标准立方厘米/分钟的流速将氩气引入沉积室。

16.根据权利要求12的方法，其中通过给沉积室提供0.2～1.5千瓦的功率来形成所述电阻器层(12)。

17.根据权利要求12的方法，其中在13～120秒的时间范围内形成所述电阻器层(12)。

18.根据权利要求12的方法，其中当所述衬底处于30～70摄氏度的温度范围内时在所述衬底上形成所述电阻器层(12)。

说明书

背景技术

当期望高精度的电阻值时，集成电路可包括薄膜电阻器。一般地，薄膜电阻越高，则可使用的元件占用面积(layout footprint)越小。因此，可期望提供具有高薄膜电阻的薄膜电阻器使得可以在集成电路上使用小的元件占用面积。

简要附图说明

图1是包括薄膜电阻器的一个实施方案的集成电路的一个实施方案的横截面侧视图。

图2是用于形成薄膜电阻器的一个实施方案的沉积室的一个实施方案的横截面侧视图。

图3是表示薄膜电阻器的几个实施方案的阻值与温度的关系图。

详细附图说明

图1是包括薄膜电阻器的一个实施方案的集成电路10的一个实施方案的横截面侧视图。在所示实施方案中，集成电路10可包括衬底12，例如砷化镓或硅衬底，并具有在衬底12上形成的例如为氧化物或氮化物的绝缘体层14。可在氧化物层14上形成薄膜电阻器层16，并且可在薄膜电阻器层16上形成金属层18。金属层18可以是例如金层，而薄膜电阻器层16可由硅钨镍(SiWNi)合金形成。可以通过任意的层形成方法形成集成电路10的每个层，例如通过物理气相沉积法(PVD)形成。可以在包括薄膜电阻器16的集成电路上使用任意布置、数量和/或类型的层。所示集成电路10只是一个实施方案，将其示出仅是为了举例说明的目的。而且，可通过任意适当的方法图案化包括本发明薄膜电阻器16的集成电路10。

可以利用靶材通过溅射形成薄膜电阻器层16，在一个实施方案中，该靶材具有由75原子百分比(75at％)的硅(Si)、20at％的钨(W)和5at％的镍(Ni)构成的合金式。在其它实施方案中，硅原子百分比可以为60～95at％，钨原子百分比可以为5～30at％，镍原子百分比可以为从大于0到15at％的范围内。溅射靶材的这种组成将产生具有与靶材组成基本相同的组成的薄膜电阻器，即在示例性实施例中具有约75-20-5at％的Si-W-Ni组成的薄膜电阻器。这种Si-W-Ni薄膜电阻器可表现出TCR(电阻温度系数)为-700ppm/C(百万分率/摄氏度)的大于900ohm/sq(欧姆/平方)的薄层电阻值和TCR为-700ppm/C的约1000ohm/sq的薄层电阻值。这种薄层电阻值可允许显著减小集成电路10的元件占用面积20的尺寸，诸如减小百分之十或更多，其中，可将集成电路10的元件占用面积20定义为从集成电路10上方的方向22观察时的横截面区域20。

图2是用于形成薄膜电阻器16的一个实施方案的沉积室24的一个实施方案的横截面侧视图。沉积室24可包括内部26，该内部26可包含在形成薄膜电阻器16的过程中用于支撑衬底12的支座28。室24还可包括一个或多个气体或等离子输入/输出端口30，用于将反应物和/或惰性气体输入室24的内部26中或从内部26中输出。一个或更多个沉积靶材32可以位于内部26中，并且一般位于支座28上方。

如上所述，沉积靶材32由硅-钨-镍合金制成，例如由硅原子百分比为60～95at％、钨原子百分比为5～30at％、镍原子百分比为从大于0到15at％的范围内的合金制成，在一个实施方案中，Si-W-Ni组成为约75-20-5at％。在薄膜电阻器制造过程的一个实施方案中，在沉积室24内可以使用以下参数：沉积室24内部26中的基础压力可以为5e-6～1e-8托(T)；可以在1～8毫托(mT)的压力下以20～100标准立方厘米/分钟(sccm)的流速将氩气引入内部26中；施加在靶材上的功率为0.2～1.5千瓦(kW)；沉积时间可以为13～120秒；集成电路晶片10的温度可以为30～70摄氏度(C)；并且沉积的薄膜电阻器层16的厚度可以为50～200埃(A)。可以使用适于制造薄膜电阻器16的不同实施方案的其它参数。

图3是表示三个集成电路40、42和44的阻值36(Y轴)(欧姆)与温度38(X轴)(摄氏度)的关系图34，每个集成电路包括Si-W-Ni组成为75-20-5at％的薄膜电阻器16。集成电路40具有电阻温度系数为约-685ppm/C的薄膜电阻器16。集成电路42具有电阻温度系数为约-690ppm/C的薄膜电阻器16。集成电路44具有电阻温度系数为约-720ppm/C的薄膜电阻器16。

本文所述构思的其它变化和修改也可以使用，并且落在以下权利要求的范围内。