半导体装置

摘要

本发明实现电容元件的大容量化和半导体装置的小面积化此两者的并存。将种类彼此不同的多个电容元件堆积配置在半导体基板1上且并联连接。这些电容元件配置在相同平面区域内，且平面尺寸大致相同。下侧的电容元件可作为MOS型电容元件C1，所述MOS型电容元件C1是将设置在半导体基板1上的n型半导体区域4和隔着绝缘膜5而设置在n型半导体区域4上的上部电极6作为两个电极。在电容元件C1的上部配置有由配线M2～M6的梳状图案所形成的MIM型电容元件，并将此MIM型电容元件与电容元件C1并联连接。

权利要求

1.一种半导体装置，所述半导体装置具有第一电容结构(C1)和第二电容结构(C2)，所述半导体装置包括：半导体基板(3)；

形成在所述半导体基板上的第一绝缘膜(5)；

形成在所述第一绝缘膜上的第一导体膜(6)；

形成在所述半导体基板和所述第一导体膜上的第一层间绝缘膜(11)；及第一金属图案(MP1(MC1，MD1))和第二金属图案(MP2(MC2，MD2))，所述第一金属图案和第二金属图案形成在所述第一层间绝缘膜上，其中所述第一电容结构包括作为第一电容电极的所述半导体基板、作为第一电容绝缘膜的所述第一绝缘膜和作为第二电容电极的所述第一导体膜，其中所述第二电容结构包括作为第三电容电极的所述第一金属图案和作为第四电容电极的所述第二金属图案，其中，在平面图上，所述第一电容结构设置在所述第二电容结构之下，其中所述第一和第二电容结构以并联方式电连接着。

2.根据权利要求1所述的半导体装置，其中所述第一金属图案具有如下的图案形状：在第一方向上延伸的多个第一导体部利用在与第一方向正交的第二方向上延伸的第一连结部而连结，其中所述第二金属图案具有如下的图案形状：多个第二导体部利用在所述第二方向上延伸的第二连结部而连结，所述多个第二导体部在所述第一方向上延伸且分别配置在所述多个第一导体部之间。

3.根据权利要求1所述的半导体装置，其特征在于：所述第一和第二金属图案是利用形成在所述半导体基板上的配线层而形成的。

4.根据权利要求3所述的半导体装置，其特征在于：形成在所述第一层间绝缘膜上的多个配线层，其中所述第一和第二金属图案是在所述多个配线层中的一个以上的配线层上形成的。

5.根据权利要求3所述的半导体装置，其特征在于：具有形成在所述第一层间绝缘膜上的多个配线层，其中所述第一和第二金属图案是在所述多个配线层中的两个以上的配线层上形成的；

且

其中利用相同配线层的所述第一和第二金属图案之间的电容和不同配线层的所述第一和第二金属图案之间的电容而形成所述第二电容结构。

6.根据权利要求1所述的半导体装置，其特征在于：所述第一和第二电容结构的平面尺寸大致相同。

7.根据权利要求1所述的半导体装置，其中所述导体膜具有多晶硅膜。

8.根据权利要求1所述的半导体装置，其中所述第一电容电极电连接到所述第三电容电极，且所述第二电容电极电连接到所述第四电容电极。

说明书

半导体装置

技术领域

[0001] 本发明涉及一种半导体装置，尤其涉及一种适用于具有电容元件的半导体装置的有效技术。

背景技术

[0002] 在 半 导 体 基 板 上 形 成 MISFET(Metal Insulation Semiconductor Field EffectTransistor，金属绝缘半导体场效应晶体管)或电容器等，并利用配线将各元件之间加以连接，由此而制造各种半导体装置。

[0003] 日本专利特开2006-49486号公报(专利文献1)中记载着如下技术：在硅基板上形成由第一金属膜、第一绝缘膜、第一电极所组成的第一MIM(Metal insulator metal，金属-绝缘体-金属)电容和由第二金属膜、第二绝缘膜和第二电极所组成的第二MIM电容，且将所述两个MIM电容并联连接。

[0004] 日本专利特开2006-128164号公报(专利文献2)中记载着如下技术：使交替配置有在第一方向上延伸的第一电极配线和在第一方向上延伸的第二电极配线的第一层、与交替配置有在第二方向上延伸的第一电极配线和在第二方向上延伸的第二电极配线的第二层交替地积层，且在第一电极与第二电极之间形成电容器。

[0005] 日本专利特开2006-186156号公报(专利文献3)中记载着如下技术：在作为电磁噪声源的输入输出单元之间配置电源间电容元件形成区域，并在所述电源间电容元件形成区域上形成MISFET元件，将由所述MISFET元件的栅极电极、栅极绝缘膜和半导体基板所构成的栅极电容元件用作电源间电容元件。

[0006] 日本专利特开2005-72233号公报(专利文献4)中记载着如下技术：在由两层多晶硅层和夹在所述两层多晶硅层之间的绝缘膜所构成的电容元件的正上方，将利用导线的线间电容的电容元件以与所述电容元件电性绝缘的方式而设置。

[0007] 【专利文献1】

[0008] 日本专利特开2006-49486号公报

[0009] 【专利文献2】

[0010] 日本专利特开2006-128164号公报

[0011] 【专利文献3】

[0012] 日本专利特开2006-186156号公报

[0013] 【专利文献4】

[0014] 日本专利特开2005-72233号公报

发明内容

[0015] [发明所欲解决的问题]

[0016] 根据本发明者的研究而了解如下内容。

[0017] 近年来，一直要求半导体装置的小面积化(平面尺寸的缩小)。为了实现半导体装置的小面积化，有效的方法是缩小形成在半导体基板上的各元件的尺寸。

[0018] 另一方面，电容元件可利用隔着绝缘膜(介电膜)而相对的电极来形成，电容值与电极面积成比例。因此，为了实现电容元件的大容量化，一般的方法是增大所述电容元件的面积。然而，此方法会使所述电容元件形成区域的面积增大，从而导致半导体装置的面积增大。因此，为了能在较小的平面区域上形成较大电容值的电容元件，期望实现电容元件的大容量化和半导体装置的小面积化此两者的并存。

[0019] 本发明的目的在于提供一种可使具有电容元件的半导体装置实现小面积化的技术。

[0020] 本发明的另一目的在于提供一种能使电容元件的大容量化和半导体装置的小面积化此两者并存的技术。

[0021] 本发明的所述目的及其他目的和新颖的特征可根据本说明书的记述和附图而明确了解。

[0022] [解决问题的技术手段]

[0023] 对本申请案所揭示的发明中代表性内容概要的简单说明如下所述。

[0024] 本发明是将种类彼此不同的多个电容元件堆积配置在半导体基板上且并联连接着。

[0025] 而且，本发明是将特性彼此不同的多个电容元件堆积配置在半导体基板上且并联连接着。

[0026] [发明的效果]

[0027] 对本申请案所揭示的发明中代表性发明所取得的效果的简单说明如下所述。

[0028] 可使具有电容元件的半导体装置实现小面积化。

[0029] 而且，可实现电容元件的大容量化和半导体装置的小面积化此两者的并存。

附图说明

[0030] 图1是本发明的实施方式1的半导体装置的主要部分电路图。

[0031] 图2是本发明的实施方式1的半导体装置的主要部分截面图。

[0032] 图3是本发明的实施方式1的半导体装置的主要部分截面图。

[0033] 图4是本发明的实施方式1的半导体装置的主要部分截面图。

[0034] 图5是本发明的实施方式1的半导体装置的主要部分平面图。

[0035] 图6是本发明的实施方式1的半导体装置的主要部分平面图。

[0036] 图7是本发明的实施方式1的半导体装置的主要部分平面图。

[0037] 图8是本发明的实施方式1的半导体装置的主要部分平面图。

[0038] 图9是本发明的实施方式1的半导体装置的主要部分平面图。

[0039] 图10是本发明的实施方式1的半导体装置的主要部分平面图。

[0040] 图11是表示MOS型电容元件独自的C-V(capacitance-voltage，电容-电压)特性之一例的图表。

[0041] 图12是表示使用了梳状配线图案的MIM型电容元件独自的C-V特性之一例的图表。

[0042] 图13是表示将MOS型电容元件和使用了梳状配线图案的MIM型电容元件并联连接所构成的电路的C-V特性之一例的图表。

[0043] 图14是图11～图13的C-V特性的电压系数表。

[0044] 图15是本发明的实施方式2的半导体装置的主要部分截面图。

[0045] 图16是本发明的实施方式2的半导体装置的主要部分平面图。

[0046] 图17是本发明的实施方式3的半导体装置的主要部分电路图。

[0047] 图18是本发明的实施方式3的半导体装置的主要部分截面图。

[0048] 图19是本发明的实施方式3的半导体装置的主要部分截面图。

[0049] 图20是本发明的实施方式3的半导体装置的主要部分平面图。

[0050] 图21是本发明的实施方式3的半导体装置的主要部分平面图。

[0051] 图22是本发明的实施方式3的半导体装置的主要部分截面图。

[0052] 图23是本发明的实施方式4的半导体装置的主要部分电路图。

[0053] 图24是本发明的实施方式4的半导体装置的主要部分截面图。

[0054] 图25是本发明的实施方式4的半导体装置的主要部分截面图。

[0055] 图26是本发明的实施方式5的半导体装置的主要部分电路图。

[0056] 图27是本发明的实施方式5的半导体装置的主要部分截面图。

[0057] 图28是本发明的实施方式5的半导体装置的主要部分截面图。

[0058] 图29是本发明的实施方式5的半导体装置的主要部分平面图。

[0059] 图30是本发明的实施方式6的半导体装置的主要部分电路图。

[0060] 图31是本发明的实施方式6的半导体装置的主要部分截面图。

[0061] 图32是本发明的实施方式6的半导体装置的主要部分截面图。

[0062] 图33是电容器形成区域的平面图。

[0063] 图34是电容器形成区域的平面图。

[0064] 图35是电容器形成区域的平面图。

[0065] 图36是电容器形成区域的平面图。

[0066] [符号的说明]

[0067] 1半导体基板

[0068] 2元件分离区域

[0069] 3井区域

[0070] 4n型半导体区域

[0071] 5绝缘膜

[0072] 6上部电极

[0073] 7n型半导体区域

[0074] 11、14、17、18、21、22、25、26、29、30、33、34、37、38、41、46、50[0075] 绝缘膜

[0076] 12、12a、12b、12c、12d 接触孔

[0077] 13、13a、13b、13c、13d 插塞

[0078] 15、19、23、27、31、35、39、44 通孔

[0079] 16、20、24、28、32、36、40、45 插塞

[0080] 42下部电极用的开口部

[0081] 43 下部电极

[0082] 47、48 导体膜

[0083] 49 上部电极

[0084] 51 开口部

[0085] 52 焊垫

[0086] C1、C2、C3、C4 电容元件

[0087] M1、M2、M3、M4、M5、M6、M7 配线

[0088] M1a、M1b、M7a、M7b、M7c 配线部

[0089] MC1、MC2、MC3、MC4 配线部

[0090] MD1、MD2、MD3、MD4 配线部

[0091] MP1、MP2、MP3、MP4 金属图案

[0092] L1、L2、L3、W1、W2、W3 尺寸

具体实施方式

[0093] 在以下实施方式中，为了方便起见，必要时将其分割成多个部分或多个实施方式加以说明，但除了在特别指明的情形之外，分割后的多个部分或多个实施方式并非彼此无关，而是其中一个为另一个的一部分或全部的变形例、详细说明、补充说明等的关系。而且，在以下实施方式中，当提及要素的数目等(包含个数、数值、量、范围等)时，除了特别指明及原理上明确限定于特定的数目等情况之外，所述要素的数目并不限定于特定的数目，其可以在特定数量以上，也可以在特定数量以下。进一步，在以下的实施方式中，当然其构成要素(也包含要素步骤等)除了特别指明及原理上明确为必须的情况之外未必为所需。同样地，在以下实施方式中，当提及构成要素等的形状、位置关系等时，除了特别指明及原理上明确并非如此的情况之外，实质上包含与所述形状等近似或类似的情况等。所述情况对于所述数值和范围也相同。

[0094] 以下，根据附图来详细说明本发明的实施方式。另外，在用以对本实施方式进行说明的所有附图中，对具有相同功能的部分标注相同的符号，并省略此部分的重复说明。而且，在以下的实施方式中，除了特别必要时之外，原则上对同一部分或相同部分不作重复的说明。

[0095] 而且，实施方式所使用的附图中，即使是截面图有时也会为了便于观察而省略影线。另外，即使是平面图有时也会为了便于看清而画上影线。

[0096] (实施方式1)

[0097] 以下将参照附图来说明本实施方式的半导体装置。本实施方式的半导体装置是具有电容元件的半导体装置。

[0098] 图1是本实施方式的半导体装置的主要部分电路图，图2～图4是本实施方式的半导体装置的主要部分截面图，图5～图10是本实施方式的半导体装置的主要部分平面图。

[0099] 图1中显示形成在图2～图10所示的半导体装置的电容器形成区域上的电路(等价电路)。另外，图2～图4中显示半导体装置的电容器形成区域的截面图，而将绝缘膜33和比配线M6更上层的构造的图示省略了。又，图5～图10中显示半导体装置的相同平面区域(此处是指电容器形成区域)的不同层。图5中显示上部电极6、n型半导体区域7、接触孔12(12a、12b)和配线M1的平面布局。图6中显示作为第二层配线的配线M2的平面布局，图7中显示作为第三层配线的配线M3的平面布局，图8中显示作为第四层配线的配线M4的平面布局，图9中显示作为第五层配线的配线M5的平面布局，图10中显示作为第六层配线的配线M6的平面布局。图6～图10均为平面图，但为了容易看清，对配线M2、M3、M4、M5、M6画上影线。另外，图5～图10的A-A线的截面对应于图2，图5～图10的B-B线的截面对应于图3，图5～图10的C-C线的截面对应于图4。

[0100] 根据图1的电路图可知，本实施方式的半导体装置是将不同种类的电容元件C1和电容元件C2并联连接而形成总电容量较大的电容元件。而且，将所述种类彼此不同的多个电容元件C1、C2堆积配置在半导体基板1上的相同平面区域(此处是指图2～图10所示的电容器形成区域)内的不同层上且并联连接着。

[0101] 以下参照图2～图10来说明本实施方式的半导体装置的具体构成。

[0102] 如图2～图4所示，构成本实施方式的半导体装置的半导体基板1是由例如电阻率为1～10Ωcm左右的的p型单晶硅等而构成的。形成本实施方式的半导体装置的半导体基板1具有形成有电容元件C1、C2的电容器形成区域，图2～图10中显示所述电容器形成区域的截面图或平面图。

[0103] 如图2～图4所示，在半导体基板1的主面上形成有元件分离区域2。元件分离区域2由埋入到元件分离槽中的绝缘体(例如氧化硅)等而构成，且可利用例如STI(ShallowTrench Isolation，浅沟槽隔离)法或LOCOS(Local Oxidization of Silicon，硅的局部氧化)法等而形成。

[0104] 在包含电容器形成区域的半导体基板1的主面上，形成有井区域(p型井区域)3。井区域3例如可通过将杂质(p型杂质)向半导体基板1中进行离子注入等方法而形成。

[0105] 在电容器形成区域的半导体基板1的主面上形成有电容元件C1。所述电容元件C1是由以下部分形成的所谓MOS(Metal-oxide semiconductor，金属氧化物半导体)型电容元件，即，形成在电容器形成区域内的井区域3表层部分上的n型半导体区域(杂质扩散层)4、形成在n型半导体区域4上的绝缘膜5、形成在绝缘膜5上的上部电极(上部电极膜、导电体膜、导电体膜图案)6、和形成在上部电极6两侧的井区域3内的n型半导体区域(杂质扩散层)7。

[0106] 所谓MOS型电容元件，是指将MISFET的通道区域、栅极绝缘膜和栅极电极分别作为MOS型电容元件的下部电极、电容绝缘膜和上部电极的电容元件，在相当于通道区域的部分，设置有高浓度杂质扩散层(此处是指n型半导体区域4)并将其作为下部电极。另外，即使在称作MOS型电容元件时，电容绝缘膜(此处是指绝缘膜5)也并不限定为氧化膜，还可将氧化膜以外的绝缘膜用于电容绝缘膜(此处是指绝缘膜5)。因此，MOS型电容元件可视作如下所述的电容元件，即，将半导体基板1的一部分(此处是指将杂质导入到半导体基板1后所形成的n型半导体区域4)作为下部电极，将隔着绝缘膜(此处是指绝缘膜5)而形成在半导体基板1上(n型半导体区域4上)的导体层(此处是指上部电极6)作为上部电极。

[0107] n型半导体区域4例如可通过在形成绝缘膜5之前将磷(P)或砷(As)等n型杂质向半导体基板1中进行离子注入等方法而形成。

[0108] 绝缘膜5形成在半导体基板1的主面上(即，n型半导体区域4的上表面上)，例如由较薄的氧化硅膜等组成，并可通过热氧化法等而形成。所述绝缘膜5是与MISFET用的栅极绝缘膜一起(同时)形成，并且是由与MISFET(形成在电容器形成区域外的区域)的栅极绝缘膜相同层的绝缘膜所构成。

[0109] 上部电极6形成在电容器形成区域的绝缘膜5上，且由经图案化的导电体膜(导体层)而构成，优选由硅膜(更优选导入杂质后成为低电阻率的硅膜)而构成。因此，n型半导体区域4与上部电极6是在其之间隔着绝缘膜5而呈相对状态。上部电极6可通过以下方法而形成，即，在形成绝缘膜5之后，在半导体基板1的整个面上形成由多晶硅膜(掺杂的多晶硅膜)等所构成的导电体膜，且使用光刻法和干蚀刻法使所述导电体膜图案化。而且，在使上部电极6用的导电体膜图案化时，可在MISFET形成预定区域上形成由经图案化的导电体膜所构成的栅极电极。因此，电容器形成区域的上部电极6是与MISFET的栅极电极一起(同时)形成，并且是由与MISFET的栅极电极相同层的导电体膜所构成。

[0110] n型半导体区域7以自动对准于上部电极6的方式形成在井区域3内，并且邻接于n型半导体区域4。n型半导体区域7可通过将磷(P)等n型杂质向上部电极6两侧的区域(井区域3)中进行离子注入等方法而形成。而且，在形成n型半导体区域7时，还可向未图示的MISFET形成预定区域的栅极电极两侧的区域中进行离子注入，从而形成源极·漏极用的半导体区域(未图示)。因此，电容器形成区域的n型半导体区域7是与MISFET的源极·漏极区域用的半导体区域一起(同时)形成，并且是由与MISFET的源极·漏极用的半导体区域(杂质扩散层)相同层的半导体区域所组成。图5中显示上部电极6和n型半导体区域7的平面布局，在上部电极6的两侧形成有n型半导体区域7。另外，图5中，n型半导体区域4被上部电极6遮住而未图示出，所述n型半导体区域4形成在n型半导体区域7之间且上部电极6的下方。

[0111] 因此，在所述电容器形成区域，利用所述n型半导体区域4、绝缘膜5、上部电极6和n型半导体区域7而形成电容元件C1，电容元件C1可利用与MISFET大致相同的步骤而形成。

[0112] n型半导体区域4作为电容元件C1的一个电极(下部电极)而发挥作用，上部电极6作为电容元件C1的另一个电极(上部电极)而发挥作用，绝缘膜5作为电容元件C1的电容绝缘膜(介电膜)而发挥作用。如果是MISFET，则n型半导体区域4作为通道区域而发挥作用，但为了使其作为电容元件C1的下部电极而发挥作用，在n型半导体区域4中导入浓度高于通常MISFET的通道区域浓度的n型杂质。另外，n型半导体区域7作为电容元件C1的下部电极(此处是指n型半导体区域4)的引出部(接触部)而发挥作用。

[0113] 而且，可在上部电极6的侧壁上形成侧壁绝缘膜(未图示)。另外，可通过自对准硅化物工艺等而在上部电极6和n型半导体区域7的上部形成金属硅化物层(未图示)。如果形成金属硅化物层，则可降低上部电极6和n型半导体区域7与插塞13之间的接触电阻等。

[0114] 在半导体基板1上，以覆盖上部电极6的方式形成有绝缘膜(层间绝缘膜)11。绝缘膜11是利用氮化硅膜与氧化硅膜的积层膜或者氧化硅膜的单体膜等而形成的。

[0115] 在绝缘膜11上，形成有接触孔(开口部、孔、贯通孔)12，并且在接触孔12内，形成并埋入有由以钨(W)膜为主体的导电膜等所构成的插塞(导体部、连接用导体部)13。

[0116] 在电容器形成区域，接触孔12和埋入到所述接触孔12中的插塞13形成在n型半导体区域7的上部和上部电极6的上部。

[0117] 接触孔12中的接触孔12a形成在n型半导体区域7的上部，在所述接触孔12a的底部露出有n型半导体区域7，接触孔12中的接触孔12b形成在上部电极6的上部，且在所述接触孔12b的底部露出有上部电极6。因此，插塞13中的埋入到接触孔12a内的插塞13a是在其底部与n型半导体区域7接触并与所述n型半导体区域7电性连接的，插塞13中的埋入到接触孔12b内的插塞13b是在其底部与上部电极6接触并与所述上部电极6电性连接的。

[0118] 在埋入有插塞13的绝缘膜11上形成有配线M1作为第一层配线(最下层配线、配线层)。配线M1例如可通过如下方法等而形成，即，在埋入有插塞13的绝缘膜11上形成钨膜等导电体膜，且使用光刻法和干蚀刻法使所述导电体膜图案化。配线M1在电容器形成区域内具有如图5所示的图案。配线M1主要是由钨之类的金属(金属材料、显示金属导电性的材料)而形成。

[0119] 在绝缘膜11上以覆盖配线M1的方式形成有绝缘膜(层间绝缘膜)14。绝缘膜14上形成有通孔(开口部、孔、贯通孔)15，且在通孔15内，形成并埋入有插塞(导体部)16。插塞16是在其底部与配线M1的接触并与所述配线M1电性连接的。

[0120] 在埋入有插塞16的绝缘膜14上形成有绝缘膜(层间绝缘膜)17，在所述绝缘膜17上形成有配线槽和埋入到此配线槽内的配线M2。配线M2可使用镶嵌(Damascene)技术(此处是指单镶嵌技术)而形成，且可作为以铜为主成分的铜配线。配线M2是比配线M1更上一层的第二层配线(配线层)。配线M2在电容器形成区域内具有如图6所示的图案。

[0121] 在埋入有配线M2的绝缘膜17上，形成有绝缘膜(层间绝缘膜)18。在绝缘膜18上，形成有通孔(开口部、孔、贯通孔)19，且在通孔19内，形成并埋入有插塞(导体部、连接用导体部)20。插塞20是在其底部与配线M2的接触并与所述配线M2电性连接的。

[0122] 在埋入有插塞20的绝缘膜18上，形成有绝缘膜(层间绝缘膜)21，在所述绝缘膜21上，形成有配线槽和埋入到所述配线槽内的配线M3。配线M3是比配线M2更上一层的第三层配线(配线层)。配线M3在电容器形成区域内具有如图7所示的图案。配线M3可使用镶嵌技术(此处是指单镶嵌技术)而形成，且可作为以铜为主成分的铜配线。也可使用双镶嵌(Dual-Damascene)技术而形成配线M3，此时，配线M3和插塞20形成为一体。

[0123] 与绝缘膜18、通孔19、插塞20、绝缘膜21和配线M3相同的绝缘膜22、通孔23、插塞24、绝缘膜25和配线M4，以同样的方法形成在埋入有配线M3的绝缘膜21上。进一步，与绝缘膜18、通孔19、插塞20、绝缘膜21和配线M3相同的绝缘膜26、通孔27、插塞28、绝缘膜29和配线M5，以同样的方法形成在埋入有配线M4的绝缘膜25上。此外，与绝缘膜18、通孔19、插塞20、绝缘膜21和配线M3相同的绝缘膜30、通孔31、插塞32、绝缘膜33和配线M6，以同样的方法形成在埋入有配线M5的绝缘膜29上。

[0124] 配线M4是比配线M3更上一层的第四层配线(配线层)，配线M5是比配线M4更上一层的第五层配线(配线层)，配线M6是比配线M5更上一层的第六层配线(配线层)。配线M4、配线M5和配线M6在电容器形成区域内，分别具有如图8、图9和图10所示的图案。配线M4、M5、M6可使用镶嵌技术(此处是指单镶嵌技术)而形成，且分别埋入到绝缘膜25、
29、33上所形成的配线槽内。可使用双镶嵌技术而形成配线M4、M5、M6，此时，配线M4与插塞24形成为一体，配线M5与插塞28形成为一体，配线M6与插塞32形成为一体。对于配线M2～M6，还可分开使用单镶嵌与双镶嵌。配线M2～M6主要是由铜之类的金属(金属材料、显示金属导电性的材料)而形成。如果配线M2～M6是本实施方式中以镶嵌法而形成的埋入式布线则更优选，而关于其他实施方式，也可以将配线M2～M6作为以导体膜(金属膜)的图案化方式而形成的配线(例如铝配线)。

[0125] 在埋入有配线M6的绝缘膜33上，可根据需要而形成更上层的绝缘膜、配线层、焊垫和最上层的保护膜等，此处省略其图示和说明。

[0126] 根据图6～图10可知，电容器形成区域内的配线M2、配线M4和配线M6的平面布局(平面图案形状)彼此相同，且电容器形成区域内的配线M3和配线5的平面布局(平面图案形状)彼此相同。即，在电容器形成区域，交替堆积有两种布局的配线(配线M2、M4、M6与配线M3、M5)，从而形成有第二层配线至第六层配线。

[0127] 如图6、图8和图10所示，配线M2、M4、M6在电容器形成区域内包括：在X方向上延伸的多个配线部(电极部、导体部)MD1、MD2；在Y方向上延伸且将配线部MD1的端部连结的配线部(连结部、导体部)MC1；和在Y方向上延伸且将配线部MD2的端部连结的配线部(连结部、导体部)MC2。在Y方向上延伸的配线部MC1与配线部MC2之间，在X方向上延伸的配线部MD1与配线部MD2在Y方向上以特定的间隔(优选等间隔)交替排列着。另外，X方向与Y方向是彼此交叉的方向，优选彼此正交的方向。而且，优选配线部MD1、MD2的配线宽度(Y方向的宽度或尺寸)彼此相同。

[0128] 各配线部MD1的一个端部侧(图6、图8和图10中为左侧端部)连接到配线部MC1，且另一个端部侧(图6、图8和图10中为右侧端部)离开配线部MC2。各配线部MD2的一个端部侧(图6、图8和图10为左侧端部)离开配线部MC1，且另一个端部侧(图6、图8和图10中为右侧端部)连接到配线部MC2。

[0129] 因此，各配线M2、M4、M6中，多个配线部MD1和将这些配线部MD1加以连结的配线部MC1形成为一体，并形成梳状的金属图案(导体图案、配线图案、金属图案)MP1，且多个配线部MD2与将这些配线部MD2加以连结的配线部MC2形成为一体，并形成梳状的金属图案(导体图案、配线图案、金属图案)MP2。而且，各配线M2、M4、M6中，由配线部MD1、MC1构成的金属图案MP1和由配线部MD2、MC2构成的金属图案MP2之间是隔着绝缘膜(当为配线M2时，隔着绝缘膜17；当为配线M4时，隔着绝缘膜25；当为配线M6时，隔着绝缘膜33)而呈相对状态。

[0130] 而且，由于电容器形成区域内的配线M2、配线M4和配线M6的平面布局相同，所以配线M2和配线M4及配线M6的配线部MD1、配线M2和配线M4及配线M6的配线部MD2、配线M2和配线M4及配线M6的配线部MC1、以及配线M2和配线M4及配线M6的配线部MC2分别配置在平面上重叠(优选相同)的位置上(优选以相同的平面尺寸而配置)。即，对于由配线M2构成的金属图案MP1、由配线M4构成的金属图案MP1、和由配线M6构成的金属图案MP1而言，所形成的层不同，但被配置在平面上重叠(优选相同)的位置上。而且，对于由配线M2构成的金属图案MP2、由配线M4构成的金属图案MP2和由配线M6构成的金属图案MP2而言，所形成的层不同，但被配置在平面上重叠(优选相同)的位置上(优选以相同的平面尺寸而配置)。另外，所谓“平面上重叠”，是指从与半导体基板1的主面垂直的方向上观察半导体基板1的主面时的重叠。

[0131] 如图7和图9所示，配线M3、M5在电容器形成区域内包括：在X方向上延伸的多个配线部(电极部、导体部)MD3、MD4；在Y方向上延伸且连结配线部MD4的端部的配线部(连结部、导体部)MC3；和在Y方向上延伸且连结配线部MD3的端部的配线部(连结部、导体部)MC4。在Y方向上延伸的配线部MC3和配线部MC4之间，X方向上延伸的配线部MD3和配线部MD4是在Y方向上以特定的间隔(优选等间隔)交替排列着。优选配线部MD3、MD4的配线宽度彼此相同。而且，更优选配线部MD1～MD4的配线宽度(Y方向的宽度或尺寸)彼此相同，由此能有效地增大电容元件C2的电容值。

[0132] 各配线部MD3的一个端部侧(图7和图9中为左侧端部)离开配线部MC3，且另一个端部侧(图7和图9中为右侧端部)连接于配线部MC4。各配线部MD4的一个端部侧(图7和图9中为左侧端部)连接于配线部MC3，且另一个端部侧(图7和图9中为右侧端部)离开配线部MC4。

[0133] 因此，各配线M3、M5中，多个配线部MD3与连结所述多个配线部MD3的配线部MC4形成为一体，并形成梳状的金属图案(导体图案、配线图案、金属图案)MP4，且多个配线部MD4与连结所述多个配线部MD4的配线部MC3形成为一体，并形成梳状的金属图案(导体图案、配线图案、金属图案)MP3。而且，各配线M3、M5中，由配线部MD3、MC4构成的金属图案MP4和由配线部MD4、MC3构成的金属图案MP3之间是隔着绝缘膜(当为配线M3时，隔着绝缘膜21，当为配线M5时，隔着绝缘膜29)而呈相向状态。

[0134] 而且，由于电容器形成区域内的配线M3和配线M5的平面布局相同，所以配线M3和配线M5的配线部MD3、配线M3和配线M5的配线部MD4、配线M3和配线M5的配线部MC3、以及配线M3与配线M5的配线部MC4分别配置在平面上重叠(优选相同)的位置上(优选以相同的平面尺寸而配置)。即，对于由配线M3构成的金属图案MP3和由配线M5构成的金属图案MP3而言，所形成的层不同，但被配置在平面上重叠(优选相同)的位置上。而且，对于由配线M3构成的金属图案MP4和由配线M5构成的金属图案MP4而言，所形成的层不同，但被配置在平面上重叠(优选相同)的位置上。

[0135] 而且，配线M3、M5的金属图案MP4的配线部MD3和配线M2、M4、M6的金属图案MP1的配线部MD1形成在平面上重叠(优选相同)的位置上(优选以相同的平面尺寸而形成)，且配线M3、M5的金属图案MP3的配线部MD4和配线M2、M4、M6的金属图案MP2的配线部MD2形成在平面上重叠(优选相同)的位置上(优选以相同的平面尺寸而形成)。而且，配线M3、M5的金属图案MP3的配线部MC3和配线M2、M4、M6的金属图案MP1的配线部MC1形成在平面上重叠(优选相同)的位置上(优选以相同的平面尺寸而形成)，且配线M3、M5的金属图案MP4的配线部MC4和配线M2、M4、M6的金属图案MP2的配线部MC2形成在平面上重叠(优选相同)的位置上(优选以相同的平面尺寸而形成)。

[0136] 然而，配线M2、M4、M6的配线部MD1是连接于配线部MC1且不与配线部MC2连接，与此相对，配置在与配线部MD1的平面上相同(重叠)的位置上的配线M3、M5的配线部MD3，则是连接于配线部MC4而并未连接于和配线部MC1的平面位置相同的配线部MC3，且不与配线部MC3连接。而且，配线M2、M4、M6的配线部MD2是连接于配线部MC2且不与配线部MC1连接，与此相对，配置在与配线部MD2的平面上相同(重叠)的位置上的配线M3、M5的配线部MD4，则是连接于配线部MC3而并未连接于和配线部MC2的平面位置相同的配线部MC4，且不与配线部MC4连接。

[0137] 根据图3和图6～图10可知，在与配线M2～M6的配线部MC1、MC3重叠的位置上，配置有通孔19、23、27、31和埋入到所述通孔内的插塞20、24、28、32，并经由所述多个插塞使得配线M2～M6的配线部MC1、MC3彼此电性连接。即，配线M2的配线部MC1和配线M3的配线部MC3经由埋入到位于此两者间的通孔19内的插塞20而电性连接，配线M3的配线部MC3和配线M4的配线部MC1经由埋入到位于此两者间的通孔23内的插塞24而电性连接。而且，配线M4的配线部MC1和配线M5的配线部MC3经由埋入到位于此两者间的通孔27内的插塞28而电性连接，配线M5的配线部MC3和配线M6的配线部MC1经由埋入到位于此两者间的通孔31内的插塞32而电性连接。

[0138] 另外，根据图4和图6～图10还可知，在与配线M2～M6的配线部MC2、MC4重叠的位置上，配置有通孔19、23、27、31和埋入到所述通孔内的插塞20、24、28、32，并经由所述多个插塞使得配线M2～M6的配线部MC2、MC4彼此电性连接。即，配线M2的配线部MC2和配线M3的配线部MC4经由埋入到位于此两者间的通孔19内的插塞20而电性连接，配线M3的配线部MC4和配线M4的配线部MC2经由埋入此位于两者间的通孔23内的插塞24而电性连接。而且，配线M4的配线部MC2和配线M5的配线部MC4经由埋入到位于此两者间的通孔27内的插塞28而电性连接，配线M5的配线部MC4和配线M6的配线部MC2经由埋入到位于此两者间的通孔31内的插塞32而电性连接。

[0139] 因此，由配线M2的配线部MD1和MC1构成的金属图案MP1、由配线M3的配线部MD4和MC3构成的金属图案MP3、由配线M4的配线部MD1和MC1构成的金属图案MP1、由配线M5的配线部MD4和MC3构成的金属图案MP3、以及由配线M6的配线部MD1和MC1构成的金属图案MP1电性连接着，从而成为电容元件C2的第一电极(一个电极)。而且，由配线M2的配线部MD2和MC2构成的金属图案MP2、由配线M3的配线部MD3和MC4构成的金属图案MP4、由配线M4的配线部MD2和MC2构成的金属图案MP2、由配线M5的配线部MD3和MC4构成的金属图案MP4、以及由配线M6的配线部MD2和MC2构成的金属图案MP2电性连接着，从而构成电容元件C2的第二电极(另一个电极)。而且，所述第一电极与所述第二电极之间的绝缘膜成为电容元件C2的电容绝缘膜(介电膜)。通过所述多个配线M2～M6的金属图案MP1～MP4(所述第一电极和所述第二电极)、与金属图案MP1～MP4间的绝缘膜，形成了MIM(Metal Insulator Metal)型电容元件C2。

[0140] 电容元件C2的总电容量是以下第一至第十三电容的总和。即，形成在配线M2的金属图案MP1与金属图案MP2之间的第一电容；形成在配线M3的金属图案MP3与金属图案MP4之间的第二电容；形成在配线M4的金属图案MP1与金属图案MP2之间的第三电容；形成在配线M5的金属图案MP3与金属图案MP4之间的第四电容；形成在配线M6的金属图案MP1与金属图案MP2之间的第五电容；形成在配线M2的金属图案MP1与配线M3的金属图案MP4之间的第六电容；形成在配线M2的金属图案MP2与配线M3的金属图案MP3之间的第七电容；形成在配线M3的金属图案MP3与配线M4的金属图案MP2之间的第八电容；形成在配线M3的金属图案MP4与配线M4的金属图案MP1之间的第九电容；形成在配线M4的金属图案MP1与配线M5的金属图案MP4之间的第十电容；形成在配线M4的金属图案MP2与配线M5的金属图案MP3之间的第十一电容；形成在配线M5的金属图案MP3与配线M6的金属图案MP2之间的第十二电容；以及形成在配线M5的金属图案MP4与配线M6的金属图案MP1之间的第十三电容。可将电容元件C2的总电容量作为所述第一至第十三电容量的总和，因此可实现电容元件C2的大容量化。

[0141] 在构成电容元件C2的总电容量的所述第一至第十三电容中，第一至第五电容是同层的金属图案之间(此处是指金属图案MP1、MP2间和金属图案MP3、MP4之间)的电容。因此，电容元件C2可视作为利用了同层的金属图案之间(此处是指金属图案MP1、MP2之间和金属图案MP3、MP4之间)的电容的电容元件。而且，电容元件C2可视作为利用了配线图案(此处是指M2～M6的金属图案MP1～MP4)的边缘电容的电容元件。另一方面，下述实施方式3中所说明的电容元件C3并未利用同层的金属图案之间的电容，而是仅利用了上下两层金属电极之间的电容的电容元件，且与本实施方式中所使用的电容元件C2的种类不同。而且，电容元件C2是与作为MOS型电容元件的电容元件C1的种类不同的电容元件，且是与下述实施方式5、6中所说明的PIP型电容元件C4的种类不同的电容元件。

[0142] 这样，电容元件C2是利用了形成在同层上的金属图案MP1(第一金属图案)和金属图案MP2(第二金属图案)之间的电容的电容元件，且是利用了形成在同层上的金属图案MP3(第一金属图案)和金属图案MP4(第二金属图案)之间的电容的电容元件。关于图案形状如上所述，金属图案MP1(第一金属图案)具有如下的梳状图案形状，即，在X方向(第一方向)上延伸的多个配线部MD1(第一导体部)利用在与X方向交叉的Y方向(第二方向)上延伸的配线部MC1(第一连结部)而连结。而且，金属图案MP2(第二金属图案)具有如下的梳状图案形状，即，在X方向(第一方向)上延伸且分别配置在多个配线部MD1(第一导体部)之间的多个配线部MD2(第二导体部)利用在Y方向(第二方向)上延伸的配线部MC2(第二连结部)而连结。另外，金属图案MP3(第一金属图案)具有如下的梳状图案形状，即，在X方向(第一方向)上延伸的多个配线部MD4(第一导体部)利用在Y方向(第二方向)上延伸的配线部MC3(第一连结部)而连结。而且，金属图案MP4(第二金属图案)具有如下的梳状图案形状，即，在X方向(第一方向)上延伸且分别配置在多个配线部MD4(第一导体部)之间的多个配线部MD3(第二导体部)利用在Y方向(第二方向)上延伸的配线部MC4(第二连结部)而连结。使金属图案MP1～MP4成为如上所述的图案形状，这样可有效地增大电容元件C2的每单位面积(平面尺寸)的电容值。另外，各配线M2～M6的金属图案MP1～MP4的配线部MD1～MD4的配线宽度(Y方向的宽度)更优选与各配线M2～M6的最小配线宽度相同，藉此可进一步有效地增大电容元件C2的每单位面积(平面尺寸)的电容值。

[0143] 形成电容元件C2的金属图案MP1～MP4是利用形成在半导体基板1上的配线层(此处是指配线M2～M6)或者配线层的图案而形成，配线层(此处是指M2～M6)主要是由铜或铝之类的金属(金属材料、显示金属导电性的材料)而形成，因此金属图案MP1、MP2、MP3、MP4是具有金属导电性的导体图案。

[0144] 另外，本实施方式是在半导体基板1上形成有多个配线层(此处是指配线M1～M6)，其中对在配线M2～M6上形成有构成电容元件C2的金属图案MP1～MP4的情况进行了说明，但形成有构成电容元件C2的金属图案的配线的层数并不限定于所述情况，还可在多个配线层中的一个以上的配线层上形成所述构成电容元件C2的金属图案。当构成电容元件C2的金属图案仅形成在一层配线层上时，可在所述配线层上形成金属图案MP1、MP2，此时，电容元件C2成为仅利用同层的金属图案MP1、MP2之间的电容而形成的电容元件。当构成电容元件C2的金属图案形成在两层以上的配线层上时，可在所述两层以上的配线层上交替地堆积配置金属图案MP1、MP2和金属图案MP3、MP4。此情况在以下实施方式2～7中也同样具有。

[0145] 其中，如果在形成于半导体基板1上的多个配线层中的两层以上的配线层上形成所述构成电容元件C2的金属图案MP1～MP4，则能进一步有效地实现电容元件C2的大容量化。此时，电容元件C2的总电容量是在同层的金属图案之间(同层的金属图案MP1、MP2之间和同层的金属图案MP3、MP4之间)的电容(本实施方式中是指所述第一至第五电容)的基础上，进一步加上不同层的金属图案之间(相差一层的金属图案MP1、MP4之间和相差一层的金属图案MP2、MP3之间)的电容(本实施方式中是指所述第六至第十三电容)后所得的容量。因此，如本实施方式所示，当在形成于半导体基板1上的多个配线层中的两层以上的配线层上形成有构成电容元件C2的金属图案MP1～MP4时，电容元件C2成为利用同层的金属图案之间的电容和不同层的金属图案之间的电容而形成的电容元件。

[0146] 而且如上所述，本实施方式的半导体装置中，在电容器形成区域内，利用n型半导体区域4、绝缘膜5、上部电极6和n型半导体区域7而形成MOS型电容元件C1。而且，如图3～图5所示，配线M1具有在Y方向上延伸的配线部M1a和配线部M1b，配线M1的配线部M1a经由埋入到接触孔12a内的插塞13a而电性连接于n型半导体区域7，配线M1的配线部M1b经由埋入到接触孔12b内的插塞13b而电性连接于上部电极6。另外，上部电极6也延伸到配线M1的配线部M1b的正下方，因此，可将配线M1的配线部M1b与上部电极6之间利用插塞13b而连接。而且，因配线M1的配线部M1a的至少一部分和n型半导体区域7在平面上重叠，所以在所述重叠区域内，可将n型半导体区域7和配线M1的配线部M1a之间利用插塞13a来连接。

[0147] 配线M1的配线部M1a在Y方向上延伸，且形成在与配线M2、M4、M6的配线部MC1和配线M3、M5的配线部MC3在平面上重叠(优选相同)的位置上(优选以相同的平面尺寸而形成)，配线M1的配线部M1b在Y方向上延伸，且形成在与配线M2、M4、M6的配线部MC2和配线M3、M5的配线部MC4在平面上重叠(优选相同)的位置上(优选以相同的平面尺寸而形成)。而且，在和配线M2的配线部MC1及配线M1的配线部M1a相重叠的位置上，配置有通孔15和埋入到所述通孔15内的插塞16，并经由所述插塞16使得配线M2的配线部MC1与配线M1的配线部M1a电性连接。而且，在和配线M2的配线部MC2及配线M1的配线部M1b相重叠的位置上，配置有通孔15和埋入到所述通孔15内的插塞16，并经由所述插塞16使得配线M2的配线部MC2与配线M1的配线部M1b电性连接。

[0148] 因此，电容元件C2的第一电极(由配线M2～M6的金属图案MP1、MP3所组成的第一电极)经由插塞16、配线M1的配线部M1a、插塞13a和n型半导体区域7而电性连接于电容元件C1的下部电极(n型半导体区域4)。而且，电容元件C2的第二电极(由配线M2～M6的金属图案MP2、MP4所构成的第二电极)经由插塞16、配线M1的配线部M1b和插塞13b而电性连接于电容元件C1的上部电极(上部电极6)。因此，如图1所示，电容元件C1与电容元件C2也并联连接着。将电容元件C1、C2并联连接而成的电路是根据需要，利用配线M1～M6和比所述配线M1～M6更上层的配线层中的一层或多层配线(未图示)等而与形成在半导体装置内的其他区域上的元件或者焊垫等电性连接着的。

[0149] 这样，本实施方式的半导体装置中，在半导体基板1的主面上形成有作为MOS型电容元件的电容元件C1，在与形成有电容元件C1相同的平面区域内且比电容元件C1更上层中，配置有与电容元件C1的种类不同的电容元件C2，并将所述电容元件C1、C2并联连接。即，将种类彼此不同的多个电容元件C1、C2堆积配置在半导体基板1上且并联连接。

[0150] 当设法实现电容元件的大容量化时，一般考虑的方法是增大所述电容元件的面积。例如，当设法实现MOS型电容元件的大容量化时，通过增大隔着绝缘膜而形成在半导体基板上的上部电极的面积而可增大MOS型电容元件的电容值，所述MOS型电容元件是利用半导体基板区域、上部电极和所述两者之间的绝缘膜而形成的。然而，如果增大电容元件的面积，则会导致半导体装置的大面积化，且有悖于半导体装置的小面积化(平面尺寸的缩小)的潮流。

[0151] 因此，本实施方式中，当设法实现电容元件的大容量化时，并不是增大所述电容元件的面积，而是通过形成不同种类的电容元件(此处是指电容元件C1和电容元件C2)并将它们并联连接，来形成总电容量较大的电容元件。而且，通过将所述并联连接的不同种类的电容元件(此处是指电容元件C1、C2)堆积配置在半导体基板1上，且配置在相同平面区域的不同层上，可减小配置电容元件C1、C2所需的平面区域的面积。

[0152] 与本实施方式不同，当使电容元件C1和电容元件C2形成在不同的平面区域内并将它们并联连接时，不仅会使得配置电容元件C1、C2所需的平面区域的面积增大，而且会使得用来并联连接电容元件C1和电容元件C2的配线的引绕变长，从而寄生电阻成分变大。所述寄生电阻成分的增大可能会导致使用电容元件欲形成的电路特性降低。

[0153] 与此相对，本实施方式中，由于使电容元件C2和电容元件C1上下堆积配置在相同平面区域内且并联连接着，因此可在较小的平面区域内形成容量较大的电容元件(由并联连接的电容元件C1、C2所构成的电容元件)，并且用以并联连接电容元件C1和电容元件C2的配线的引绕较短时即可，因而可减小寄生电阻成分。例如，经由配线M1的配线部M1a、M1b和连接于所述配线部M1a、M1b的插塞13a、13b、16等，可将电容元件C1和电容元件C2并联连接。

[0154] 本实施方式中，通过将多个电容元件C1、C2堆积配置在半导体基板1上且并联连接，可增大能够形成在相同平面区域内的总的电容值，且可使具有电容元件的半导体装置小面积化。而且，可使电容元件的大容量化和半导体装置的小面积化此两者并存。另外，因为可降低寄生电阻成分，所以可使电容元件C1和电容元件C2并联连接所形成的电路的特性提高。

[0155] 而且，本实施方式中，利用形成在半导体基板上的配置在彼此不同层上且平面上重叠(优选相同)的位置上的多个配线部(配线M1的配线部M1a和配线M2～M6的配线部MC1、MC3以及配线M1的配线部M1b和配线M2～M6的配线部MC2、MC4)，来连接多个电容元件C1、C2。具体而言，将形成在彼此不同层上的配线M1的配线部M1a、配线M2的配线部MC1、配线M3的配线部MC3、配线M4的配线部MC1、配线M5的配线部MC3和配线M6的配线部MC1配置在平面上重叠(优选相同)的位置上，并利用所述多个配线部来电性连接电容元件C1、C2的一个电极。进一步，将形成在彼此不同层上的配线M1的配线部M1b、配线M2的配线部MC2，配线M3的配线部MC4、配线M4的配线部MC2、配线M5的配线部MC4和配线M6的配线部MC2配置在平面上重叠(优选相同)的位置上，并利用所述多个配线部来电性连接电容元件C1、C2的另一个电极。由此，多个电容元件C1、C2并联连接着。通过所述方式，可更有效地并联连接多个电容元件C1、C2，且可进一步缩短用以并联连接的配线的引绕长度，因而可进一步减小寄生电阻成分，且可使电容元件C1、C2并联连接所形成的电路的特性进一步提高。

[0156] 而且，本实施方式中，将配置在并联连接的多个电容元件C1、C2中最下侧的电容元件C1作为MOS型电容元件，这样可将电容元件C1设置在比形成于半导体基板1的主面上的配线构造更下层。而且，将电容元件C2作为使用较下层的配线层(此处是指配线M2～M6)而形成的MIM型电容元件，这样可将电容元件C2设置在与电容元件C1相同的平面区域内且比电容元件C1更上层。因此，能容易实现将不同种类的电容元件C1、C2配置在相同平面区域的不同层上。

[0157] 图11是表示电容元件C1之类的MOS型电容元件独自的C-V(电容-电压)特性之一例的图表。图12是表示使用了电容元件C2之类的梳状配线图案的MIM型电容元件独自的C-V特性之一例的图表。图13是表示本实施方式的半导体装置中将电容元件C1之类的MOS型电容元件和使用了电容元件C2之类的梳状配线图案的MIM型电容元件并联连接所构成的电路的C-V特性之一例的图表。图11～图13的图表中的横轴和对电容元件的电极间所施加的电压相对应，图11～图13的图表中的纵轴与电容值相对应。另外，图11～图13的纵轴中，单位为任意单位(arb.Unit：arbitrary unit)，刻度(度数的间隔)在图11～图13中相同，不同电容值的区域由图11～图13的纵轴来表示。而且，图14是表示图
11～图13的C-V特性的电压系数(VC1、VC2)表。图11～图13的C-V特性的图表可使用系数a、b由下式来近似表示：

[0158] C＝b×V2+a×V+VC0

[0159] 其中，式中的C是和图11～图13的纵轴相对应的电容值，式中的V是和图11～图13的横轴相对应的电压值，VC0是表示电压为0时的电容值。

[0160] 对上式变形后，得到下式：

[0161] C＝(1+a/VC0×V+b/VC0×V2)×VC0

[0162] 其中，若VC1＝a/VC0，VC2＝b/VC0，则

[0163] C＝(1+VC1×V+VC2×V2)×VC0

[0164] 其中，所述VC1相当于电压的一次系数(电压V的一次方的系数)，所述VC2相当于电压的二次系数(电压V的二次方的系数)。

[0165] 电容元件C1之类的MOS型电容元件可使电容绝缘膜(此处是指绝缘膜5)的膜厚变薄，所以具有能以较小的面积实现大容量的电容元件的优点，但如图11和图14所示，电容值的电压依存性较大(C-V特性不平稳)。因此，在MOS型电容元件单独的情况下，难以实现不依存于偏压值的电容。

[0166] 另一方面，和MOS型电容元件相比，电容元件C2之类的使用了梳状配线图案的MIM型电容元件也如图12和图14所示，其电容值的电压依存性较小。进一步，如图11所示，对于作为MOS型电容元件的电容元件C1而言，其C-V特性(的图表)呈向上凸状，如图12所示，对于作为使用了梳状配线图案的MIM型电容元件的电容元件C2而言，其C-V特性(的图表)呈向下凸状，两者的C-V特性(电容的电压依存性)的朝向不同。出现所述情况的原因在于，根据图14的表格可知，作为MOS型电容元件的电容元件C1的C-V特性(与图11相对应)的电压的二次系数(与所述VC2相对应)为负(即VC2＜0)，使用了梳状配线图案的MIM型电容元件C2的C-V特性(与图12相对应)的电压的二次系数(与所述VC2相对应)为正(即VC2＞0)。因此，电容元件C1和电容元件C2是种类彼此不同且特性(C-V特性，即电容的电压依存性)也不相同的电容元件。

[0167] 本实施方式的半导体装置中，在电容元件C1之类的MOS型电容元件上，堆积配置有与电容元件C1具有不同特性(C-V特性)的电容元件C2(使用了梳状配线图案的MIM型电容元件)且将所述电容元件C2并联连接。即，在半导体基板1的电容器形成区域内，特性(C-V特性)彼此不同的多个电容元件C1、C2堆积配置在半导体基板1上且并联连接着。这样，和MOS型电容元件单独的情况相比，本实施方式不仅可增大总的电容量，还可如图13和图14所示，电容值的电压依存性变小(即C-V特性变得平稳)，从而可实现大容量且不依存于偏压值的电容元件。根据图14还可知，和MOS型电容元件单独的情况(与图14的表中的“图11的C-V特性”一栏相对应)相比，本实施方式(与图14的表格中的“图13的C-V特性”一栏相对应)尤其能改善电压的二次系数，即所述VC2(即，VC2的绝对值减小)。因此，本实施方式中，可增大占据在半导体装置中的电容器形成区域的每单位平面尺寸(面积)的电容值，并且电容值难以依存于偏压值，从而可提高使用有电容元件的电路的特性。
而且，可实现总电容量较大且具有平坦的C-V特性(电压依存性较小的C-V特性)的电容元件(由并联连接的电容元件C1、C2所构成的电容元件)。

[0168] 而且，本实施方式中，将在相同平面区域(的不同层)上堆积配置且并联连接的多个电容元件中的最下层的电容元件作为MOS型电容元件即电容元件C1，因此，可利用与形成在半导体基板1的其他区域(MISFET形成区域)上的MISFET大致相同的步骤而形成电容元件C1，从而可减少半导体装置的制造步骤数。所以，当在本实施方式和以下的实施方式中使用电容元件C1时，如果将其应用于在半导体基板1的其他区域(形成有电容元件C1的电容器形成区域以外的区域)上形成有MISFET的半导体装置，则更加有效。

[0169] 而且，在电容元件C1、C2与下述实施方式中所说明的电容元件C3、C4中，当平面尺寸相同时的电容值最大的电容元件是电容绝缘膜最易变薄的电容元件C1。因此，本实施方式中如果将堆积配置且并联连接的多个电容元件中的最下层的电容元件作为MOS型电容元件亦即电容元件C1，则可在较小的电容器形成区域内形成电容值更大的电容元件。

[0170] (实施方式2)

[0171] 图15是本实施方式的半导体装置的主要部分截面图，图16是本实施方式的半导体装置的主要部分平面图。图15是与所述实施方式1的图2相对应的图，图16是与所述实施方式1的图6相对应的图。因此，图16的A-A线的截面是与图15相对应。

[0172] 本实施方式中，在电容器形成区域内，如图15所示，以将形成电容元件C2的配线M2～M6(即所述实施方式1中所说明的金属图案MP1、MP2，MP3、MP4)包围的方式而设置由配线M2～M6所构成的用于屏蔽的配线部MG。

[0173] 图16中显示有电容器形成区域的配线M2的布局，并且以将配线M2的金属图案MP1、MP2在平面上包围的方式而设置由配线M2所构成的配线部MG，对配线M3～M6也同样地设置配线部MG。

[0174] 即，以包围配线M3的金属图案MP3、MP4的方式设置由配线M3构成的配线部MG，以在平面上包围配线M4的金属图案MP1、MP2的方式设置由配线M4构成的配线部MG，以包围配线M5的金属图案MP3、MP4的方式设置由配线M5构成的配线部MG，以在平面上包围配线M6的金属图案MP1、MP2的方式设置由配线M6构成的配线部MG。配线M2～M6的各配线部MG彼此形成在平面上重叠(优选相同)的位置上，并经由插塞20、24、28、32而彼此电性连接。配线部MG连接于固定电位(优选接地电位或地电位(ground potential))。

[0175] 本实施方式中，除了所述实施方式1所获得的效果之外，还可通过进一步设置配线部MG来电磁屏蔽电容元件C2。这样，可使将电容元件C1、C2并联连接所形成的电路的特性进一步提高。而且，以下的实施方式3～6中，也可设置与本实施方式相同的配线部MG，从而可获得相同的效果。

[0176] (实施方式3)

[0177] 图17是本实施方式的半导体装置的主要部分电路图，图18和图19是本实施方式的半导体装置的主要部分截面图，图20和图21是本实施方式的半导体装置的主要部分平面图。

[0178] 图17是与所述实施方式1的图1相对应的图，表示形成在图18～图21所示的半导体装置的电容器形成区域内的电路(等价电路)。而且，图18和图19表示半导体装置的电容器形成区域的截面图，图18是与所述实施方式1的图2相对应的。图20和图21表示与所述实施方式1的图5～图10相同的平面位置(电容器形成区域)，图20中显示作为第七层配线的配线M7的平面布局，且为平面图，为了容易看清附图，对配线M7画上影线。图21中显示电容元件C3的下部电极43、上部电极49和配线M7的平面布局。图20和图21的A-A线的截面与图18相对应，D-D线的截面与图19相对应。而且，本实施方式中，n型半导体区域4、上部电极6、n型半导体区域7、接触孔12(12a、12b)和配线M1～M6的平面布局也与所述实施方式1的图5～图10相同，所以在此省略图示。

[0179] 本实施方式的半导体装置中，埋入有配线M6的绝缘膜33和所述绝缘膜33以下的构造是与所述实施方式1的半导体装置相同的，因而在此省略其说明，仅对埋入有配线M6的绝缘膜33以上的构造加以说明。

[0180] 本实施方式中，如图18和图19所示，在埋入有配线M6的绝缘膜33上形成有绝缘膜(层间绝缘膜)34。在绝缘膜34上形成有通孔(开口部、孔、贯通孔)35，在通孔35内形成并埋入有插塞(导体部、连接用导体部)36。插塞36是在其底部与配线M6的接触并与所述配线M6电性连接的。

[0181] 在埋入有插塞36的绝缘膜34上形成有绝缘膜(层间绝缘膜)37，在所述绝缘膜37上形成有配线槽和埋入到所述配线槽内的配线M7。配线M7是比配线M6更上一层的第七层配线(配线层)。配线M7在电容器形成区域内，具有如图20所示的图案。配线M7可使用镶嵌技术(此处是指单镶嵌技术)而形成，且可作为以铜为主成分的铜配线。配线M7也可使用双镶嵌技术而形成，此时，配线M7与插塞36形成为一体。而且，为了减小配线M7与配线M6之间的寄生电容，更优选使绝缘膜34的膜厚大于绝缘膜18、22、26、30的各膜厚。

[0182] 配线M7主要是由铜之类的金属(金属材料、显示金属导电性的材料)而形成。如果配线M7是本实施方式中利用镶嵌法而形成的埋入式配线则更优选，作为其他形态，也可将配线M7作为利用导体膜(金属膜)的图案化而形成的配线(例如铝配线)。

[0183] 在埋入有配线M7的绝缘膜37上形成有绝缘膜(层间绝缘膜)38，在绝缘膜38上形成有通孔(开口部、孔、贯通孔)39，在通孔39内形成并埋入有插塞(导体部、连接用导体部)40。插塞40是在其底部与配线M7接触并与所述配线M7电性连接的。

[0184] 在埋入有插塞40的绝缘膜38上形成有绝缘膜(层间绝缘膜)41，在绝缘膜41上形成有下部电极用的开口部42，在所述下部电极用的开口部42内埋入并形成有电容元件C3用的下部电极(金属电极、下部金属电极)43。下部电极43是在其底部与插塞40接触并与所述插塞40电性连接的。

[0185] 而且，在绝缘膜38、41上形成有通孔(开口部、孔、贯通孔)44，在通孔44内形成并埋入有插塞(导体部、连接用导体部)45。插塞45是在其底部与配线M7接触并与所述配线M7电性连接的。

[0186] 例如，在形成下部电极用的开口部42和通孔44之后，以埋入所述开口部42和通孔44的方式形成由钨等构成的导体膜，并通过CMP法或回蚀刻法等来去除绝缘膜41上的导体膜，从而可形成下部电极43和插塞45。而且，下部电极43可使用单镶嵌技术而形成，作为其他形态，下部电极43也可使用双镶嵌技术而形成，此时，下部电极43与插塞40形成为一体。而且，如果在同一步骤中形成下部电极43和插塞45，则可减少制造步骤数，因此更为优选，还可在分别不同的步骤中形成下部电极43与插塞45。

[0187] 在包含下部电极43的绝缘膜41上形成有绝缘膜46，在绝缘膜46上形成有导体膜47，在导体膜47上形成有导体膜48。利用导体膜47和导体膜48而构成电容元件C3用的上部电极(金属电极、上部金属电极)49。

[0188] 绝缘膜46是由经图案化的绝缘膜所构成，例如由氮化硅膜等构成。导体膜47是由经图案化的导体膜所构成，例如由钛、氮化钛、钨或氮化钨等构成。导体膜48是由经图案化的导体膜所构成，例如由以铝为主成分的导体膜(铝膜或铝合金膜)构成。而且，可将导体膜48作为主导体膜与势垒导体膜的积层膜，所述势垒导体膜设置在所述主导体膜的上表面、下表面或者上下两表面上。导体膜48的所述主导体膜可使用例如以铝为主成分的主导体膜，导体膜48的所述势垒导体膜可使用例如钛膜、氮化钛膜或所述钛膜、氮化钛膜的积层膜。

[0189] 在包含下部电极43的绝缘膜41的整个面上，形成会在之后成为绝缘膜46和导体膜47的积层膜，接着使所述积层膜图案化，然后，在包含绝缘膜46和导体膜47的积层膜的绝缘膜41的整个面上，形成会在之后成为导体膜48的导体膜，接着使所述导体膜图案化，由此可形成绝缘膜46和导体膜47、48。

[0190] 利用由导体膜47、48构成的上部电极49、下部电极43、和下部电极43与上部电极49之间的绝缘膜46，在电容器形成区域上形成有MIM(Metal insulator Metal)型电容元件C3。下部电极43和上部电极49是由金属(金属材料、显示金属导电性的材料)构成的金属电极。下部电极43是电容元件C3的一个电极(下部电极)，上部电极49是电容元件C3的另一个电极(上部电极)，位于下部电极43与上部电极49之间的绝缘膜46是电容元件C3的电容绝缘膜(介电膜)。根据图21还可知，绝缘膜46和上部电极49形成为在平面上内部具有(含有)下部电极43。而且，形成导体膜47后，可防止图案化时对绝缘膜46造成的损伤，因此更为优选，且可省略导体膜47的形成步骤。当省略导体膜47的形成步骤时，导体膜48形成为与绝缘膜46的上表面相接触，所述导体膜48成为上部电极49。

[0191] 电容元件C3是利用了隔着绝缘膜而上下配置的上部金属电极(金属的上部电极，此处是指上部电极49)与下部金属电极(金属的下部电极，此处是指下部电极43)之间的电容的电容元件。即，电容元件C3是利用了下部金属电极(下部电极43)与此下部金属电极上的上部金属电极(此处是指上部电极49)之间的电容的电容元件，与电容元件C2不同，此电容元件C3是并未利用同层的金属图案之间的电容的电容元件。因此，电容元件C3是与电容元件C2的种类不同的电容元件。而且，电容元件C3是与作为MOS型电容元件的电容元件C1的种类不同的电容元件，且是与下述实施方式5、6中所说明的PIP型电容元件C4的种类不同的电容元件。

[0192] 而且，在绝缘膜41上，以覆盖上部电极49的方式形成有作为最上层的保护膜的绝缘膜(表面保护膜)50。

[0193] 导体膜48是使用与焊垫形成用的导体膜(下述导体膜48a)相同层的导体膜而形成的。图22是本实施方式的半导体装置的其他区域的主要部分截面图，表示焊垫形成区域。另外，图22中省略了绝缘膜41以下的构造的图示。

[0194] 如图22所示，在绝缘膜50上，形成有焊垫用的开口部51，从所述开口部51露出导体膜48a的一部分并形成焊垫(平头电极)52。

[0195] 焊垫用的导体膜48a与上部电极49用的导体膜48是相同层的金属膜(导体膜)，且一起(同时)形成。即，在绝缘膜41上形成导体膜48、48a用的相同金属膜(导体膜)，并使所述金属膜(导体膜)图案化，由此可使焊垫用的导体膜48a与上部电极49用的导体膜48一起(同时)形成。而且，为了容易对焊垫52进行引线接合，可在从开口部51露出的导体膜48a上形成电镀膜等。另外，也可在焊垫52上形成凸点电极。

[0196] 这样，电容元件C3的上部电极49是利用与半导体装置的焊垫电极(此处是指焊垫52)用的金属层(此处是指导体膜48a)相同层的金属层(此处是指导体膜48)而形成的。

[0197] 如图20所示，在电容器形成区域内，配线M7具有配线部M7a，所述配线部M7a形成在与配线M1的配线部M1a、配线M2、M4、M6的配线部MC1、以及配线M3、M5的配线部MC3在平面上重叠(优选相同)的位置上(优选相同尺寸)。进一步，在电容器形成区域内，配线M7具有配线部M7b，所述配线部M7b形成在与M1的配线部M1b、配线M2、M4、M6的配线部MC2、以及配线M3、M5的配线部MC4在平面上重叠(优选相同)的位置上(优选相同尺寸)。此外，在电容器形成区域内，配线M7具有向电容元件C3的下部电极43的下方延伸的配线部M7c，配线部M7c连接(连结)于配线部M7a，从而形成配线部M7a与配线部M7c形成为一体的图案。

[0198] 配线M7与下部电极43所配置的层不同，下部电极43配置在比配线M7更上层，从平面上观察(在与半导体基板1的主面平行的平面上观察)时，如图21所示，在配线M7的配线部7a与配线部7b之间配置有下部电极43。而且，下部电极43形成如下图案(大面积图案)，即，具有比形成电容元件C2的配线M2～M6的金属图案MP1～MP4的配线宽度(配线部MD1～MD4在Y方向的宽度或尺寸)大的尺寸(边)。下部电极43的平面形状如果是具有与X方向和Y方向平行的边的四方形状，则可将下部电极43有效地配置在配线M7的配线部7a与配线部7b之间，且可增大电容元件C3的电容值，因而更为优选。而且，电容元件C3的上部电极49形成在平面上于内部具有(含有)下部电极43的更大面积的图案(比下部电极43的面积大的图案)。而且，在配线M7的配线部M7b的正上方，使上部电极49延伸着，而下部电极43并未延伸，从而可利用插塞45将配线M7的配线部M7b与上部电极49之间加以连接。

[0199] 在与下部电极43和配线M7的配线部M7c在平面上重叠的位置上，配置有通孔39和埋入到所述通孔39内的插塞40，并经由所述插塞40使得电容元件C3的下部电极43电性连接于配线M7的配线部M7c。而且，在与配线M7的配线部M7a和配线M6的配线部MC1在平面上重叠的位置上，配置有通孔35和埋入到所述通孔35内的插塞36，并经由所述插塞36使得配线M7的配线部电性连接于M7a与配线M6的配线部MC1。因此，电容元件C3的下部电极43经由插塞40、配线M7的配线部M7c、M7a和插塞36而与电容元件C2的第一电极(由配线M2～M6的金属图案MP1、MP3所构成的第一电极)电性连接，而且还与电容元件C1的下部电极(n型半导体区域4)电性连接。

[0200] 在与上部电极49和配线M7的配线部M7b在平面上重叠的位置上，配置有通孔44和埋入到所述通孔44内的插塞45，并经由所述插塞45使得电容元件C3的上部电极49电性连接于配线M7的配线部M7b。而且，在与配线M7的配线部M7b和配线M6的配线部MC2在平面上重叠的位置上，配置有通孔35和埋入到所述通孔35内的插塞36，并经由所述插塞36使得配线M7的配线部M7b电性连接于配线M6的配线部MC2。因此，电容元件C3的上部电极49经由插塞45、配线M7的配线部M7b和插塞36而与电容元件C2的第二电极(由配线M2～M6的金属图案MP2、MP4所构成的第二电极)电性连接，而且还与电容元件C1的上部电极(上部电极6)电性连接。

[0201] 因此，图17所示，电容元件C1、电容元件C2和电容元件C3并联连接着。而且，将电容元件C1、C2、C3并联连接的电路利用配线M1～M7中的一层或多层的配线(未图示)等，根据需要而与形成在半导体装置内的其他区域上的元件或者焊垫等电性连接。

[0202] 所述实施方式1中，在电容器形成区域内，在半导体基板1的主面上形成有电容元件C1，在电容元件C1的上方(正上方)形成有与电容元件C1的种类不同的电容元件，即电容元件C2，并且将电容元件C1与电容元件C2并联连接。本实施方式中，在电容器形成区域内，在半导体基板1的主面上形成有电容元件C1，在电容元件C1的上方形成有与电容元件C1的种类不同的电容元件，即电容元件C2，进一步，在电容元件C2的上方(正上方)形成有与电容元件C1、C2的种类不同的电容元件，即电容元件C3，并且将电容元件C1、电容元件C2和电容元件C3并联连接。即，在本实施方式中，将种类彼此不同的多个电容元件C1、C2、C3堆积配置在半导体基板1上且并联连接着。由此将多个电容元件C1、C2、C3配置在相同平面区域的不同层上。而且，电容元件C1、电容元件C2和电容元件C3是种类彼此不同且特性(C-V特性，即电容的电压依存性)也不同的电容元件。因此，本实施方式中，将特性彼此不同的多个电容元件C1、C2、C3堆积配置在半导体基板1上且并联连接着。

[0203] 本实施方式中，除了电容元件C1、C2之外，还将电容元件C3配置在电容元件C1、C2上，且使所述电容元件C1、C2、C3并联连接着，因此除了所述实施方式1所获得之效果以外，进一步可使大容量的电容元件(由并联连接的电容元件C1、C2、C3所构成的电容元件)形成在较小的平面区域内。因此在使具有电容元件的半导体装置小面积化方面极为有利。而且在实现使电容元件的大容量化和半导体装置的小面积化此两者并存之方面极为有利。

[0204] 另外，在本实施方式中，利用形成在半导体基板上的配置在彼此不同的层上且平面上重叠的位置上的多个配线部(配线M1的配线部M1a、配线M2～M6的配线部MC1和MC3、及配线M7的配线部M7a，与配线M1的配线部M1b、配线M2～M6的配线部MC2和MC4、及配线M7的配线部M7b)，来连接多个电容元件C1、C2、C3。具体而言，将形成在彼此不同层上的配线M1的配线部M1a、配线M2的配线部MC1、配线M3的配线部MC3、配线M4的配线部MC1、配线M5的配线部MC3、配线M6的配线部MC1和配线M7的配线部M7a配置在平面上重叠(优选相同)的位置上，并利用所述多个配线部使电容元件C1、C2、C3的一个电极彼此电性连接。进一步，将形成在彼此不同层上的配线M1的配线部M1b、配线M2的配线部MC2、配线M3的配线部MC4、配线M4的配线部MC2、配线M5的配线部MC4、配线M6的配线部MC2和配线M7的配线部M7b配置在平面上重叠(优选相同)的位置上，并利用所述多个配线部使电容元件C1、C2、C3的另一个电极彼此连接。这样使多个电容元件C1、C2、C3并联连接。通过所述方式，可将多个电容元件C1、C2、C3有效地并联连接，从而可进一步缩短用以并联连接的配线的引绕长度，且可进一步减小寄生电阻成分，因此可使电容元件C1、C2、C3并联连接所形成的电路的特性进一步提高。

[0205] (实施方式4)

[0206] 图23是本实施方式的半导体装置的主要部分电路图，而且是与所述实施方式3的图18相对应的图。图24和图25是本实施方式的半导体装置的主要部分截面图，而且是与所述实施方式3的图18和图19分别对应的图。

[0207] 所述实施方式3中，在电容器形成区域上形成了电容元件C1、C2、C3，本实施方式中，省略了电容元件C1的形成，而是在电容器形成区域上形成电容元件C2、C3。

[0208] 本实施方式中，如图24和图25所示，在整个电容器形成区域内，在半导体基板1上形成有元件分离区域2。而且本实施方式中省略了在电容器形成区域内形成如下各部分，即，所述实施方式3中所形成的n型半导体区域4、绝缘膜5、上部电极6、n型半导体区域7、接触孔12a、12b和插塞13a、13b(如果不需要，则配线部M1a、M1b也包括在内)。本实施方式的半导体装置的其他结构与所述实施方式3的半导体装置大致相同，因而此处省略其详细的说明。

[0209] 本实施方式中，种类彼此不同的多个电容元件C2、C3堆积配置在半导体基板1上且并联连接着。而且，电容元件C2与电容元件C3是种类彼此不同且特性(C-V特性，即电容的电压依存性)也不同的电容元件。因此，本实施方式中，特性彼此不同的多个电容元件C2、C3堆积配置在半导体基板1上且并联连接着。

[0210] 本实施方式中，在相同平面区域(的不同层)内堆积配置多个电容元件C2、C3且使所述电容元件C2、C3并联连接，这样可在较小的平面区域内形成大容量的电容元件(由并联连接的电容元件C2、C3所组成的电容元件)。因此，可使具有电容元件的半导体装置小面积化。而且可实现电容元件的大容量化和半导体装置的小面积化此两者的并存。

[0211] 而且，与所述电容元件C1和下述实施方式5、6中说明的电容元件C4进行比较后发现，由金属图案形成的电容元件C2、C3的C-V特性接近平稳(电容值的电压依存性较小)，且电气特性良好。本实施方式中，通过将多个电容元件C2、C3堆积且并联连接，可在较小的平面区域内形成大容量的电容元件，并且仅使用容易使电容值的电压依存性减小的电容元件C2、C3，这样电容值难以依存于偏压值，从而可最大限度地提高使用有电容元件的电路的特性。因此，可实现总电容量较大且具有最平坦的C-V特性(电压依存性较小的C-V特性)的电容元件(由并联连接的电容元件C2、C3所构成的电容元件)。

[0212] 而且，在电容器形成区域内，如果考虑到干扰的情况，则优选在由配线M2～M6(的金属图案MP1～MP4)形成的电容元件C2的下方不形成MISFET等晶体管元件。然而，当欲在电容元件C2的下方设置MISFET等晶体管元件时，优选在所述晶体管元件与电容元件C2之间设置配线M1的大面积图案，以保护晶体管元件不受电容元件C2的影响。

[0213] (实施方式5)

[0214] 所述实施方式1中，在电容器形成区域内形成了电容元件C1、C2，但本实施方式中，形成PIP型电容元件C4以取代MOS型电容元件C1。

[0215] 图26是本实施方式的半导体装置的主要部分电路图，图27和图28是本实施方式的半导体装置的主要部分截面图，图29是本实施方式的半导体装置的主要部分平面图。

[0216] 图26是与所述实施方式1的图1相对应的图，表示形成在图27～图29所示的半导体装置的电容器形成区域上的电路(等价电路)。而且，图27和图28表示半导体装置的电容器形成区域的截面图，图27是与所述实施方式1的图2相对应的图。图29表示与所述实施方式1的图5～图10相同的平面位置(电容器形成区域)，图29中显示有电容元件C4的下部电极61和上部电极63与配线M1的平面布局。图29的A-A线的截面与图27相对应，D-D线的截面与图28相对应。因此，图28表示相当于所述实施方式3的图19的截面。而且，本实施方式中，配线M2～M6的平面布局也和所述实施方式1的图6～图10相同，因而此处省略其图示。

[0217] 本实施方式的半导体装置中，配线M1、绝缘膜14和比所述配线M1、绝缘膜14更上层的构造与所述实施方式1的半导体装置相同，因而此处省略其说明，仅对配线M1(和绝缘膜14)以下的构造加以说明。

[0218] 本实施方式的半导体装置中，如图27～图28所示，在整个电容器形成区域内，在半导体基板1上形成有元件分离区域2。在电容器形成区域的元件分离区域2上，形成有下部电极(下部电极膜、导电体膜、导电体膜图案)61。下部电极61优选由多晶硅膜(掺杂的多晶硅膜)之类的硅膜(经图案化的硅膜)而构成。构成下部电极61的多晶硅膜在导入杂质后成为低电阻率。下部电极61例如可通过如下方法而形成：使导入了杂质的低电阻率的多晶硅膜(掺杂的多晶硅膜)形成在整个半导体基板1的主面上，并使用光刻法和干蚀刻法来使所述多晶硅膜图案化

[0219] 在下部电极61上，隔着绝缘膜62而形成有上部电极63。绝缘膜62例如由氧化硅膜或氮化硅膜而构成。上部电极63优选由多晶硅膜(掺杂的多晶硅膜)之类的硅膜(经图案化的硅膜)而构成。构成上部电极63的多晶硅膜在导入杂质后成为低电阻率。例如，在半导体基板1的主面上以覆盖下部电极61的方式形成有绝缘膜62用的绝缘膜与上部电极63用的多晶硅膜(掺杂的多晶硅膜)的积层膜，并使所述积层膜图案化，这样可在下部电极61上形成绝缘膜62和绝缘膜62上的上部电极63。

[0220] 利用下部电极61、绝缘膜62和上部电极63而形成电容元件(PIP型电容元件)C4。下部电极61作为电容元件C4的一个电极而发挥作用，上部电极63作为电容元件C4的另一个电极而发挥作用，绝缘膜62作为电容元件C4的电容绝缘膜(介电膜)而发挥作用。另外，上部电极63并未形成在下部电极61的整个面上，所以下部电极61的至少一部分成为并未由上部电极63而覆盖的状态。

[0221] 电容元件C4是所谓PIP(Polysilicon Insulator Polysilicon，多晶硅-绝缘体-多晶硅)型电容元件。此处所谓PIP型电容元件，是指由两层多晶硅层(此处是指下部电极61和上部电极63)和夹在所述两层多晶硅层之间的绝缘膜(此处是指绝缘膜62)而构成的电容元件(多晶硅电容元件)。因此，PIP型电容元件可视作如下的电容元件，即，将形成在半导体基板1上的第一多晶硅层(此处是指下部电极61)作为下部电极，将隔着绝缘膜(此处是指绝缘膜62)而形成在所述第一多晶硅层(下部电极61)上的第二多晶硅层(此处是指上部电极63)作为上部电极。

[0222] 而且，根据需要，可在下部电极61和上部电极63的侧壁上形成侧壁绝缘膜(未图示)，另外也可利用自对准硅化物工艺等，在下部电极61和上部电极63(构成下部电极61和上部电极63的多晶硅膜)的上部形成金属硅化物层(未图示)。如果形成金属硅化物层，则可降低下部电极61、上部电极63、和之后将形成的插塞13之间的接触电阻等。

[0223] 在半导体基板1上，以覆盖下部电极61、绝缘膜62和上部电极63的积层体的方式形成有绝缘膜(层间绝缘膜)11。在绝缘膜11上，形成有接触孔12，在接触孔12内，形成并埋入有插塞13。

[0224] 本实施方式中，在电容器形成区域内，接触孔12和埋入到所述接触孔12内的插塞13形成在上部电极63的上部和下部电极61中的未由上部电极63所覆盖的一部分的上部。

[0225] 接触孔12中的接触孔12c形成在下部电极61中的未由上部电极63所覆盖的一部分的上部，在所述接触孔12c的底部露出有下部电极61，接触孔12中的接触孔12d形成在上部电极63的上部，在所述接触孔12d的底部露出有上部电极63。因此，插塞13中的埋入到接触孔12c内的插塞13c是在其底部与下部电极61接触并与所述下部电极61电性连接的，插塞13中的埋入到接触孔12d内的插塞13d是在其底部与上部电极63接触并与所述上部电极63电性连接的。

[0226] 在埋入有插塞13的缘膜11上，形成有与所述实施方式1相同的构造。即，以与所述实施方式1相同的方式而形成有：配线M1～M6；绝缘膜14、17、18、21、22、25、26、29、30、33；通孔15、19、23、27、31；和插塞16、20、24、28、32。

[0227] 本实施方式的半导体装置中，绝缘膜11的上表面以上的构造(包括配线M1～M6)与所述实施方式1的半导体装置大致相同。因此，在本实施方式中，电容器形成区域内的配线M1～M6(的配线部M1a、M1b和金属图案MP1、MP2、MP3、MP4)的图案也与所述实施方式1(所述图5～图10)相同。从而与所述实施方式1相同，在本实施方式中，配线M1的配线部M1a和配线M2～M6的配线部MC1、MC3也在Y方向上延伸并形成在平面上重叠(优选相同)的位置上，配线M1的配线部M1b和配线M2～M6的配线部MC2、MC4也在Y方向上延伸并形成在平面上重叠(优选相同)的位置上。

[0228] 而且，本实施方式中，如图27～图29所示，在与下部电极61和配线M1的配线部M1a在平面上重叠的位置上，配置有接触孔12c和埋入到所述接触孔12c内的插塞13c，并经由所述插塞13c使得电容元件C4的下部电极61电性连接于配线M1的配线部M1a。而且，在与上部电极63和配线M1的配线部M1b在平面上重叠的位置上，配置有接触孔12d和埋入到所述接触孔12d内的插塞13d，经由所述插塞13d使得电容元件C4的上部电极63电性连接于配线M1的配线部M1b。另外，上部电极63也延伸到配线M1的配线部M1b的正下方，因此可利用插塞13d将配线M1的配线部M1b与上部电极63之间加以连接。而且，配线M1的配线部M1a也延伸到下部电极61中的未由上部电极63所覆盖的区域的正上方，因此可利用插塞13c将下部电极61与配线M1的配线部M1a之间加以连接。

[0229] 因此，本实施方式中，电容元件C2的第一电极(由配线M2～M6的金属图案MP1、MP3所构成的第一电极)经由插塞16而电性连接于配线M1的配线部M1a，进一步，经由插塞13c而电性连接于电容元件C4的下部电极61。而且，电容元件C2的第二电极(由配线M2～M6的金属图案MP2、MP4所构成的第二电极)经由插塞16而电性连接于配线M1的配线部M1b，且经由插塞13d而电性连接于电容元件C4的上部电极63。因此，如图26所示，电容元件C2与电容元件C4并联连接着。将电容元件C2、C4并联连接的电路利用配线M1～M6和比所述配线M1～M更上层的配线层中的一层或多层配线(未图示)等，并根据需要而与形成在半导体装置内的其他区域上的元件或者焊垫等电性连接。

[0230] 这样，本实施方式中，种类彼此不同的多个电容元件C4、C2堆积配置在半导体基板1上且并联连接着。由此，在相同平面区域的不同层上配置有电容元件C4、C2。而且，电容元件C4与电容元件C2是种类彼此不同且特性(C-V特性，即电容的电压依存性)也不同的电容元件。因此，本实施方式中，特性彼此不同的多个电容元件C4、C2堆积配置在半导体基板1上且并联连接着。

[0231] 本实施方式中，也可获得与所述实施方式1大致相同的效果。其中，当电容元件C1与电容元件C4的平面尺寸相同时，可使电容值更大的电容元件是容易使电容绝缘膜变薄的MOS型电容元件，即电容元件C1。因此，为了使电容器形成区域的每单位面积的电容值增大，有利的是使用电容元件C1的所述实施方式1，当优先考虑半导体装置的小面积化时，优选使用所述实施方式1。另一方面，对于电容元件C1与电容元件C4的电气特性(C-V特性)而言，较好的是电容元件C4(与电容元件C1相比，电容元件C4的C-V特性较接近平稳，且电容值的电压依存性较小)。因此，当优先考虑电气特性时，有利的是使用电容元件C4的本实施方式。本实施方式中，通过将多个电容元件C4、C2堆积且并联连接，不仅可在较小的平面区域内形成大容量的电容元件，而且使用与MOS型电容元件相比电容值的电压依存性易较小的PIP型电容元件，即电容元件C4之后，可使得电容值难以依存于偏压值，从而能进一步提高使用有电容元件的电路的特性。因此，可实现总电容量较大且具有平坦的C-V特性(电压依存性较小的C-V特性)的电容元件(由并联连接的电容元件C4、C2所构成的电容元件)。

[0232] 而且，在本实施方式中，利用形成在半导体基板上的配置在彼此不同的层上且在平面上重叠的位置上的多个配线部(配线M1的配线部M1a、配线M2～M6的配线部MC1和MC3，及配线M1的配线部M1b、配线M2～M6的配线部MC2和MC4)，来连接多个电容元件C4、C2。具体而言，将形成在彼此不同层上的配线M1的配线部M1a、配线M2的配线部MC1、配线M3的配线部MC3、配线M4的配线部MC1、配线M5的配线部MC3、和配线M6的配线部MC1配置在平面上重叠(优选相同)的位置上，并利用所述多个配线部使电容元件C4、C2的一个电极彼此电性连接。进一步，将形成在彼此不同层上的配线M1的配线部M1b、配线M2的配线部MC2、配线M3的配线部MC4、配线M4的配线部MC2、配线M5的配线部MC4、和配线M6的配线部MC2配置在平面上重叠(优选相同)的位置上，并利用所述多个配线部使电容元件C4、C2的另一个电极彼此电性连接。这样使多个电容元件C4、C2并联连接。通过所述方式，可将多个电容元件C4、C2有效地并联连接，从而可进一步缩短用以并联连接的配线的引绕长度，且可进一步减小寄生电阻成分，因此可使电容元件C4、C2并联连接所形成的电路的特性进一步提高。

[0233] (实施方式6)

[0234] 图30是本实施方式的半导体装置的主要部分电路图，而且是与所述实施方式3的图17相对应的图。图31和图32是本实施方式的半导体装置的主要部分截面图，而且是与所述实施方式3的图18和图19分别对应的图。

[0235] 所述实施方式3中，在电容器形成区域内形成了电容元件C1、C2、C3，与此相对，本实施方式中取代电容元件C1，对应地形成与所述实施方式5相同的PIP型电容元件C4。

[0236] 即，根据图31和图32也可知，本实施方式的半导体装置中，绝缘膜33、配线M6和所述绝缘膜33、配线6以下的构造与所述实施方式5的半导体装置相同，在绝缘膜33和配线M6上形成(配置)有所述实施方式3的绝缘膜33和配线M6以上的构造。

[0237] 本实施方式中，与所述实施方式5相同，电容元件C2的第一电极(由配线M2～M6的金属图案MP1、MP3所构成的第一电极)经由插塞16、配线M1的配线部M1a和插塞13c而电性连接于电容元件C4的下部电极61。而且，本实施方式中，与所述实施方式5相同，电容元件C2的第二电极(由配线M2～M6的金属图案MP2、MP4所构成的第二电极)经由插塞16、配线M1的配线部M1b和插塞13d而电性连接于电容元件C4的上部电极63。进一步，本实施方式中，与所述实施方式3、4相同，电容元件C3的下部电极43电性连接于电容元件C2的第一电极(由配线M2～M6的金属图案MP1、MP3所构成的第一电极)。而且，本实施方式中，与所述实施方式3、4相同，电容元件C3的上部电极49是与电容元件C2的第二电极(由配线M2～M6的金属图案MP2、MP4所构成)电性连接着。

[0238] 因此，本实施方式中，电容元件C3的下部电极43、电容元件C2的第一电极(由配线M2～M6的金属图案MP1、MP3所构成的第一电极)、和电容元件C4的下部电极61彼此电性连接着。而且，电容元件C3的上部电极49、电容元件C2的第二电极(由配线M2～M6的金属图案MP2、MP4所构成)、和电容元件C4的上部电极63彼此电性连接着。因而，如图30所示，电容元件C4、电容元件C2和电容元件C3也并联连接着。将电容元件C2、C3、C4并联连接的电路利用配线M1～M7中的一层或多层配线(未图示)等，并根据需要而与形成在半导体装置内的其他区域的元件或者焊垫等电性连接。

[0239] 这样，在本实施方式中，种类彼此不同的多个电容元件C4、C2、C3堆积配置在半导体基板1上且并联连接着。因此，电容元件C4、C2、C3配置在相同平面区域的不同层上。而且，电容元件C4、电容元件C2和电容元件C3是种类彼此不同且特性(C-V特性，即电容的电压依存性)也不同的电容元件。因而本实施方式中，特性彼此不同的多个电容元件C4、C2、C3堆积配置在半导体基板1上且并联连接着。

[0240] 本实施方式中，除了电容元件C4、C2之外，进一步将电容元件C3配置在电容元件C4、C2上，并使所述多个电容元件C4、C2、C3并联连接，因此除了所述实施方式5所获得的效果之外，还可进一步将大容量的电容元件(由并联连接的电容元件C2、C3、C4所构成的电容元件)形成在较小的平面区域内。因此在使具有电容元件的半导体装置小面积化方面极为有利。而且在实现电容元件的大容量化和半导体装置的小面积化此两者并存之方面极为有利。

[0241] 而且，在本实施方式中，也利用形成在半导体基板上的配置在彼此不同的层上且平面上重叠的位置上的多个配线部(配线M1的配线部M1a、配线M2～M6的配线部MC1和MC3、及配线M7的配线部M7a，与配线M1的配线部M1b、配线M2～M6的配线部MC2和MC4、及配线M7的配线部M7b)，来连接多个电容元件C4、C2、C3。具体而言，将形成在彼此不同层上的配线M1的配线部M1a、配线M2的配线部MC1、配线M3的配线部MC3、配线M4的配线部MC1、配线M5的配线部MC3、配线M6的配线部MC1和配线M7的配线部M7a配置在平面上重叠(优选相同)的位置上，并利用所述多个配线部使电容元件C4、C2、C3的一个电极彼此电性连接。进一步，使形成在彼此不同层上的配线M1的配线部M1b、配线M2的配线部MC2、配线M3的配线部MC4、配线M4的配线部MC2、配线M5的配线部MC4、配线M6的配线部MC2和配线M7的配线部M7b配置在平面上重叠(优选相同)的位置上，并利用所述多个配线部使电容元件C4、C2、C3的另一个电极彼此连接。这样使多个电容元件C4、C2、C3并联连接。通过所述方式，可将多个电容元件C4、C2、C3有效地并联连接，从而可进一步缩短用以并联连接的配线的引绕长度，且可进一步减小寄生电阻成分，因此可使电容元件C4、C2、C3并联连接所形成的电路的特性进一步提高。

[0242] (实施方式7)

[0243] 以上所说明的实施方式1～6中种类彼此不同的多个电容元件(在所述实施方式1、2中，是与电容元件C1、C2相对应；在所述实施方式3中，是与电容元件C1、C2、C3相对应；在所述实施方式4中，是与电容元件C2、C3相对应；在所述实施方式5中，是与电容元件C4、C2相对应；在所述实施方式6中，是与电容元件C4、C2、C3相对应)堆积配置在半导体基板1上，且并联连接着。而且，所述多个电容元件C1～C4是种类彼此不同的电容元件，而且是特性(C-V特性，即电容的电压依存性)也彼此不同的电容元件。

[0244] 堆积且并联连接的多个电容元件包含如下三种电容元件中的至少两种电容元件，即，第一种类的电容元件，其由MOS型电容元件(与电容元件C1相对应)或PIP型电容元件(与电容元件C4相对应)所构成；第二种类的电容元件，其利用了同层的金属图案之间的电容(与电容元件C2相对应)；和第三种类的电容元件，其利用了下部金属电极和所述下部金属电极上的上部金属电极之间的电容(与电容元件C3相对应)。所述实施方式1～6中显示了各种变化。第一至第三种类的电容元件配置在相同平面区域的不同层上，根据所述实施方式1～6可明确了解，所述第一种类的电容元件(电容元件C1或电容元件C4)配置在比所述第二种类的电容元件(电容元件C2)更下层，所述第三种类的电容元件(电容元件C3)配置在比所述第二种类的电容元件(电容元件C2)更上层。

[0245] 而且，堆积配置在半导体基板1上且并联连接的多个电容元件(在所述实施方式1、2中，是与电容元件C1、C2相对应；在所述实施方式3中，是与电容元件C1、C2、C3相对应；在所述实施方式4中，是与电容元件C2、C3相对应；在所述实施方式5中，是与电容元件C4、C2相对应；在所述实施方式6中，是与电容元件C4、C2、C3相对应)是配置在相同平面区域的不同层上，但更优选平面尺寸相同(大致相同)。本实施方式中，将对所述实施方式1～6中所说明的电容元件C1～C4的图案的较佳设计方法加以说明。

[0246] 图33～图36表示相同区域(电容器形成区域)的不同层的平面图。图33中显示电容器形成区域内的配线M7、下部电极43和上部电极49的平面布局，图34中显示配线M2、M4、M6的平面布局，图35中显示配线M3、M5的平面布局，图36中显示上部电极6、n型半导体区域71和配线M1的平面布局。图33～图36是平面图，为了容易看清附图，对配线M1～M7画上影线。而且，图33中以虚线表示下部电极43，以两点划线表示上部电极49。另外，图36中以虚线表示上部电极6，以两点锁线表示n型半导体区域71。再者，图36所示的n型半导体区域71是将所述n型半导体区域4与n型半导体区域7合并而成的区域，n型半导体区域71中的位于上部电极6下方的部分对应于所述n型半导体区域4应，而与上部电极6不重叠的部分对应于所述n型半导体区域7。

[0247] 如所述实施方式3所说明，电容元件C3的下部电极43可使用镶嵌技术而形成，但如果下部电极43的平面尺寸过大，则在下部电极43形成时的CMP步骤中可能会产生凹状缺陷的问题。因此，当使形成电容元件C3的电容器形成区域的面积增大且使电容元件C3的电容值增大时，如图33所示，更优选将下部电极43分割为多个(换言之，设置多个下部电极43)，由此可防止在形成下部电极43时产生凹状缺陷。

[0248] 与所述实施方式3中所说明的情况相同，分割成多个的各下部电极43经由所述插塞40而与向各下部电极43的下方延伸的配线M7的配线部M7c电性连接。本实施方式中，如图33所示，向各下部电极43的下方延伸的配线部M7c与配线M7的配线部M7a形成为一体，且电性连接着。因此，多个下部电极43经由所述插塞40和配线部M7c而彼此电性连接，且进一步电性连接于配线部M7a。

[0249] 上部电极49可通过图案化而形成，所以不会产生凹状缺陷的问题，从而可形成一体的大面积图案。因此，如图33所示，以覆盖多个下部电极43全体的方式而形成有上部电极49。图33中，电容绝缘膜(所述绝缘膜46)也可覆盖多个下部电极43全体且形成在上部电极49的下方(未图示)。这样，利用多个下部电极43和上部电极49形成电容元件C3，该上部电极49隔着电容绝缘膜(所述绝缘膜46)而形成在多个下部电极43上。

[0250] 图33中，图示了由X方向上5行、Y方向上2列的总计10个下部电极43和1个上部电极49而形成电容元件C3的情形，但不限于所述情形，下部电极43的数目可根据需要而变更，当如图33所示设置多个下部电极43时，也可如所述实施方式3中所说明，电容元件C3的多个下部电极43和电容元件C2的第一电极(由配线M2～M6的金属图案MP1、MP3所构成的第一电极)经由形成在平面上重叠(优选相同)的位置上的配线M2～M6的配线部MC1、MC3、配线M7的配线部M7a、以及连接所述配线部之间的插塞而电性连接。而且，如所述实施方式3中所说明，电容元件C3的多个上部电极49、电容元件C2的第二电极(由配线M2～M6的金属图案MP2、MP4所构成的第二电极)经由形成在平面上重叠(优选相同)的位置上的配线M2～M6的配线部MC2、MC4、配线M7的配线部M7b以及连接所述配线部之间的插塞而电性连接。

[0251] 因此，如图33～图35所示，优选使电容元件C3的平面尺寸与电容元件C2的平面尺寸相一致，这样可增大电容元件C2、C3的容量，并且可使电容元件C2与电容元件C3的并联连接变得容易，且可减少配线的引绕长度，还可使经由所述配线M2～M6的配线部MC1～MC4和配线M7的配线部M7a、M7b所进行的电容元件C2、C3之间的连接变得容易。而且，可实现形成电容元件C2、C3所需的平面区域(占据在半导体基板1的主面上的面积)的最小化和电容值的最大化。

[0252] 例如，当像图33那样在Y方向上配置多个下部电极43且电容元件C3在X方向的尺寸L3变长时，如图34和图35所示，优选使电容元件C2在X方向的尺寸L2也同样变长，且使两者(L2和L3)大致相同。因为对配线M2～M6的金属图案MP1～MP4在X方向尺寸的设计自由度较高，所以可根据X方向的下部电极43的尺寸和由下部电极43的排列数目而决定的电容元件C3在X方向的尺寸L3，来设计配线M2～M6的金属图案MP1～MP2在X方向的尺寸(配线部MD1～MD4在X方向的长度)，这样，可使电容元件C3在X方向的尺寸L3和电容元件C2在X方向的尺寸L2大致相同。

[0253] 而且，同样地，如图33～图35所示，优选使电容元件C2在Y方向的尺寸W2和电容元件C3在Y方向的尺寸W3大致相同。然而，配线M2、M4、M6的配线部MD1、MD2在Y方向的间距和配线M3、M5的配线部MD3、MD4在Y方向的间距是由光刻法等规定的，因而设计变更的自由度较小。因此，对配线M2、M4、M6的配线部MD1、MD2在Y方向的间距(即配线M3、M5的配线部MD3、MD4在Y方向的间距)和配线M2、M4、M6的配线部MD1、MD2的数目(即配线M3、M5的配线部MD3、MD4的数目)进行设计，这样可使电容元件C3在Y方向的尺寸W3和电容元件C2在Y方向的尺寸W2大致相同。

[0254] 由此，可确保布局的简易性，且不会产生无效空间，可形成更高密度(即每单位平面区域的电容值较大)的电容元件C2、C3。

[0255] 而且，不仅像所述图33那样在设置多个构成电容元件C3的下部电极43时，还像所述实施方式3的所述图21那样在设置一个构成电容元件C3的下部电极43时，优选使电容元件C3的平面尺寸(相当于L3、W3的电容元件C3于X方向和Y方向的尺寸)和电容元件C2的平面尺寸(相当于L2、W2的电容元件C2于X方向和Y方向的尺寸)相一致。

[0256] 而且，当设置电容元件C1时，优选使电容元件C2的平面尺寸与电容元件C1的平面尺寸相一致，这样可使电容元件C2与电容元件C1的并联连接变得容易，且可减少配线的引绕长度，还可使经由所述配线M2～M6的配线部MC1～MC4和配线M1的配线部M1a、M1b所进行的电容元件C1、C2之间的连接变得容易。另外，可实现形成电容元件C1、C2所需的平面区域(占据在半导体基板1的主面上的面积)的最小化和电容值的最大化。

[0257] 而且，与配线M2～M7的金属图案MP1～MP4相比，电容元件C1的图案(上部电极6和n型半导体区域7的图案)的设计自由度较高。因此，当设置电容元件C1时，根据电容元件C2在X方向的尺寸L2和在Y方向的尺寸W2而生成(设计)作为MOS型电容元件的电容元件C1的图案，这样，如图34～图36所示，可使电容元件C2在X方向的尺寸L2和电容元件C1在X方向的尺寸L1大致相同，且可使电容元件C2在Y方向的尺寸W2和电容元件C1在Y方向的尺寸W1大致相同。由此可确保布局的简易性，且不会产生无效空间，可形成更高密度(即每单位平面区域的电容值较大)的电容元件C1、C2。

[0258] 另外，当形成电容元件C1、C2、C3时，优选使电容元件C3的平面尺寸、电容元件C2的平面尺寸和电容元件C1的平面尺寸相一致。即，如图33～图36所示，优选使电容元件C1、C2、C3于X方向的尺寸L1、L2、L3大致相同，且使电容元件C1、C2、C3于Y方向的尺寸W1、W2、W3大致相同。这样，电容元件C1、C2、C3的并联连接变得容易，且可减少配线的引绕长度，还可使经由所述配线M7的配线部M7a、M7b、配线M2～M6的配线部MC1～MC4和配线M1的配线部M1a、M1b所进行的电容元件C1、C2、C3之间的连接变得容易。而且，可实现形成电容元件C1、C2、C3所需的平面区域(占据在半导体基板1的主面上的面积)的最小化和电容值的最大化。

[0259] 而且，当像所述实施方式5、6那样设置电容元件C4以取代电容元件C1时，优选使电容元件C4的平面尺寸与电容元件C2的平面尺寸相一致。即，优选使电容元件C4于X方向的尺寸和电容元件C2于X方向的尺寸L2大致相同，且使电容元件C4于Y方向的尺寸和电容元件C2于Y方向的尺寸W2大致相同。这样，电容元件C4和电容元件C2的并联连接变得容易，且可减少配线的引绕长度，还可使经由所述配线M1的配线部M1a、M1b和配线M2～M6的配线部MC1～MC4所进行的电容元件C2、C4之间的连接变得容易。而且，可实现形成电容元件C2、C4(或电容元件C2、C3、C4)所需的平面区域(占据在半导体基板1的主面上的面积)的最小化和电容值的最大化。

[0260] 另外，电容元件C1在X方向的尺寸(相当于所述L1)大致相当于上部电极6在X方向的尺寸。而且，电容元件C1在Y方向的尺寸(相当于所述W1)大致相当于n型半导体区域7占据在上部电极6上的区域在Y方向的尺寸(即n型半导体区域71在Y方向的尺寸)。而且，电容元件C2在X方向和Y方向的尺寸(相当于所述L2、W2)分别大致相当于配线M2～M6的金属图案MP1、MP2、MP3、MP4所占的平面区域(或者金属图案MP1、MP2、MP3、MP4和配线部MG所占的平面区域)在X方向和Y方向的尺寸。而且，电容元件C3在X方向和Y方向的尺寸(相当于所述L3、W3)分别大致相当于上部电极49在X方向和Y方向的尺寸。另外，电容元件C4在X方向和Y方向的尺寸分别大致相当于下部电极61在X方向和Y方向的尺寸。又，如果电容元件C1～C4在X方向的尺寸(相当于所述L1～L3等)彼此大致相同，且在Y方向的尺寸(相当于所述W1～W3等)彼此大致相同，则平面尺寸可视为大致相同。

[0261] 以上，根据实施方式对本发明者所完成的发明进行了具体的说明，但本发明并不限定于所述实施方式，当然在不脱离所述发明要旨的范围内可进行各种变更。

[0262] 本发明在应用于具有电容元件的半导体装置方面较为有效。