用于高速模数转换中插值电路的设计方法及插值电路转让专利
申请号 : CN200710087588.9
文献号 : CN101277114B
文献日 : 2010-06-09
发明人 : 张明皓 , 董吉江
申请人 : 无锡华芯美科技有限公司
摘要 :
本发明公开了设计高速集成电路的技术。根据本发明的一个方面，公开了一种插值电路。设计这种插值电路的方法包括确定插值电路中的所有电阻器的初始值、检查来自插值电路的输出是否在输入信号的整个预定范围均匀地间隔，并且在这些输出在输入信号的整个预定范围并不均匀地间隔时，参考这些输出对每个电阻器进行调节，以使这些输出在输入信号的整个预定范围均匀地间隔。
权利要求 :
1.一种用于高速模数转换中插值电路的设计方法，所述方法包括：确定用于所述插值电路中的所有电阻器的初始值；
检查来自所述插值电路的输出是否在输入信号的整个预定范围均匀地间隔；
当这些输出在输入信号的整个预定范围并不均匀地间隔时，参考这些输出对所述每个电阻器进行调节，以使这些输出在输入信号的整个预定范围均匀地间隔。
2.如权利要求1所述的插值电路的设计方法，其特征在于，具有初始值的电阻器之间的比率是一致的，调节后的电阻器之间的比率不再一致。
3.如权利要求1所述的插值电路的设计方法，其特征在于，所述插值电路包括至少两个电阻器插值段，所述两个电阻器插值段中的每一个：容纳至少两个互补输入，并
包括所述电阻器中的一部分，这部分电阻器用于插值来自所述两个互补输入的多个插值输出。
4.如权利要求3所述的插值电路的设计方法，其特征在于，两个相邻的电阻器插值段共享至少一个互补输入。
5.如权利要求4所述的插值电路的设计方法，其特征在于，两个电阻器插值段中的每一个通过比较器阵列产生输出，所述输出包括第一输出、第二输出和所述插值输出，所述第一输出直接来自所述两个互补输入中的一个，且所述第二输出直接来自所述两个互补输入中的另一个。
6.如权利要求3所述的插值电路的设计方法，其特征在于，所述两个电阻器插值段通过如下方式形成：所述两个电阻器插值段通过输入连接。
7.如权利要求3所述的插值电路的设计方法，其特征在于，如果为了产生N个输出来构造所述插值电路，那么至少有2N个这样的电阻器，每个电阻器插值段包括N个这样的电阻器。
8.一种用于高速模数转换中的插值电路，所述插值电路包括：分成两个组的电阻器，每个组中的电阻器串联，所述两个组分别容纳两个互补输入，插值输出从所述互补输入产生，其特征在于，将最初设计成相同的这些电阻器调节成相互不同，以使输出在所述输入信号的整个预定范围均匀地间隔。
9.如权利要求8所述的插值电路，其特征在于，参考输出对所述电阻器中的每一个进行调节，以使所述输出在所述输入信号的整个预定范围均匀地间隔。
10.如权利要求9所述的插值电路，其特征在于，最初设计的电阻器之间的比率是一致的，调节后的电阻器之间的比率不再一致。
11.如权利要求8所述的插值电路，其特征在于，所述插值电路包括至少两个电阻器插值段，所述两个电阻器插值段中的每一个：容纳至少两个互补输入，并
包括所述电阻器中的一部分，这部分电阻器用于插值来自所述两个互补输入的多个插值输出。
12.如权利要求11所述的插值电路，其特征在于，两个相邻的电阻器插值段共享至少一个互补输入。
13.如权利要求11所述的插值电路，其特征在于，两个电阻器插值段中的每一个通过比较器阵列产生输出，所述输出包括第一输出、第二输出和所述插值输出，所述第一输出直接来自所述两个互补输入中的一个，且所述第二输出直接来自所述两个互补输入中的另一个。
14.如权利要求13所述的插值电路，其特征在于，所述两个电阻器插值段通过如下方式形成：所述两个电阻器插值段通过输入连接。
说明书 :
技术领域
本发明总体上涉及集成电路设计领域。更具体地来讲，本发明涉及高速集成电路的设计，这些高速集成电路可包括但并不仅限于模数转换器(ADC)。
背景技术
制造高速高分辨率ADC的简单方法是使用如图1所示的全闪光结构，图1示出了具有255个比较器的阵列的8位分辨率。这种类型的转换器包括2^n-1个比较器的阵列，其中n是位数。出于处理高输入频率的目的，首先将输入信号提供给采样保持电路。每个比较器的一个输入端连接到参考电压。电阻梯级电路通常产生这种参考电压。然后，将比较器的输出提供到产生数据位的编码逻辑电路中。这种类型的全闪光转换器的优点包括它易于设计，但需要有偏移补偿，以避免由于匹配的原因而在比较器中使用大型晶体管。这种类型的全闪光转换器的缺点也很明显。例如，如果需要8位的精度，那么就要求255个比较器，这样就导致大的芯片区域和高功率消耗。
在图2中示出的折叠和插值技术具有数量比全闪光结构少的比较器，并因此而提供较低的功率消耗和较小区域的势能。“结合折叠和插值技术的8位视频ADC”一文对使用折叠和插值结构的ADC进行了描述，该文的作者是R.J.VAN DE GRIFT，于1987年12月在IEEE固态电路期刊SC-22卷第6期第944至953页发表，通过参考结合在本发明之中。
图2示出使用折叠和插值技术的8位ADC的简化框图。将输入电压加到用“折叠电路”表示的预处理电路，这种折叠电路输出端连接到5位精细ADC。输入信号也直接连接到3位粗精度ADC。折叠电路的应用在图3中示出，图3示出了折叠电路的转移函数。“Z”形转移曲线涵盖了输入Vin的整个范围(为了说明起见将其标准化)，且折叠电路的输出电压需要转换成仅32个电位，32个电位对应于ADC输出码的5个最低有效位(LSB)。为了区别于和相同折叠信号输出相对应的8个可能的输入电压，要求3位粗精度ADC产生ADC的3个最高有效位(MSB)。这种折叠转换器的比较器总量是32(精细)+8(粗精度)＝40，这个数量大大少于用于全闪光结构的255个比较器。现已注意到3个最高有效位和5个最低有效位同步产生，这样就基本不需要采样保持函数。折叠ADC处理能力等于全闪光结构的处理能力。示于图3中的折叠电路转移称为“8倍折叠”，因为对于每个折叠输出来讲有8个可能的输入电压。
图4示出了更详细的折叠放大器和电阻器插值ADC概念。发明人为TudyL.van de Plassche的美国专利No.4,831,379(专利’379)提供了详细的功能描述，该专利通过参考结合在本发明之中。虽然折叠放大器减少了比较器的数量，但所要求的比较器的数量仍旧很大。在折叠放大器之后的插值技术原理是通过简单地从每两个比较器中删去一个并通过在两个输出信号之间的插值来恢复遗漏信号来减少比较器的数量。通过在两个比较器的输出之间插入含有两个电阻器的电阻插值梯级电路可容易地实现这种插值。可将遗漏信号在这些电阻器的抽头处精确地修复。
发明人为Rudy L.van de Plassche的美国专利No.4,897,656(专利’656)对类似的ADC结构进行了描述，这种ADC结构具有延迟网络，这种延迟网络补偿专利’379所经历的延迟。用两对或更多的另外的阻抗元件对来形成这种延迟网络，这些阻抗元件对用于在多个对应的插值输出点对提供插值输出信号。不过，这种延迟网络仍包括数量相当大的阻抗元件。
因此迫切需要提供一种高速ADC结构，这种高速ADC结构具有数量少的器件，而并不降低高速ADC结构的性能。
在图2中示出的折叠和插值技术具有数量比全闪光结构少的比较器，并因此而提供较低的功率消耗和较小区域的势能。“结合折叠和插值技术的8位视频ADC”一文对使用折叠和插值结构的ADC进行了描述，该文的作者是R.J.VAN DE GRIFT，于1987年12月在IEEE固态电路期刊SC-22卷第6期第944至953页发表，通过参考结合在本发明之中。
图2示出使用折叠和插值技术的8位ADC的简化框图。将输入电压加到用“折叠电路”表示的预处理电路，这种折叠电路输出端连接到5位精细ADC。输入信号也直接连接到3位粗精度ADC。折叠电路的应用在图3中示出，图3示出了折叠电路的转移函数。“Z”形转移曲线涵盖了输入Vin的整个范围(为了说明起见将其标准化)，且折叠电路的输出电压需要转换成仅32个电位，32个电位对应于ADC输出码的5个最低有效位(LSB)。为了区别于和相同折叠信号输出相对应的8个可能的输入电压，要求3位粗精度ADC产生ADC的3个最高有效位(MSB)。这种折叠转换器的比较器总量是32(精细)+8(粗精度)＝40，这个数量大大少于用于全闪光结构的255个比较器。现已注意到3个最高有效位和5个最低有效位同步产生，这样就基本不需要采样保持函数。折叠ADC处理能力等于全闪光结构的处理能力。示于图3中的折叠电路转移称为“8倍折叠”，因为对于每个折叠输出来讲有8个可能的输入电压。
图4示出了更详细的折叠放大器和电阻器插值ADC概念。发明人为TudyL.van de Plassche的美国专利No.4,831,379(专利’379)提供了详细的功能描述，该专利通过参考结合在本发明之中。虽然折叠放大器减少了比较器的数量，但所要求的比较器的数量仍旧很大。在折叠放大器之后的插值技术原理是通过简单地从每两个比较器中删去一个并通过在两个输出信号之间的插值来恢复遗漏信号来减少比较器的数量。通过在两个比较器的输出之间插入含有两个电阻器的电阻插值梯级电路可容易地实现这种插值。可将遗漏信号在这些电阻器的抽头处精确地修复。
发明人为Rudy L.van de Plassche的美国专利No.4,897,656(专利’656)对类似的ADC结构进行了描述，这种ADC结构具有延迟网络，这种延迟网络补偿专利’379所经历的延迟。用两对或更多的另外的阻抗元件对来形成这种延迟网络，这些阻抗元件对用于在多个对应的插值输出点对提供插值输出信号。不过，这种延迟网络仍包括数量相当大的阻抗元件。
因此迫切需要提供一种高速ADC结构，这种高速ADC结构具有数量少的器件，而并不降低高速ADC结构的性能。
发明内容
本节是为了概述本发明某些方面并简要地介绍一些优选实施例。在本节以及说明书摘要或本说明书名称中可能进行简化或省略，以避免使本节、说明书摘要和名称的目的变得难以理解。这些简化或省略并不旨在限制本发明范围。
本发明总体上涉及包括但不限于模数转换器(ADC)的高速集成电路的设计技术。本发明一方面披露了一种用于高速模数转换中的插值电路。设计这种插值电路的方法包括确定插值电路中的所有电阻器的初始值、检查来自插值电路的输出是否在输入信号的整个预定范围均匀地间隔，并且当这些输出在输入信号的整个预定范围并不均匀地间隔时，参考这些输出对每个电阻器进行调节，以使这些输出在输入信号的整个预定范围均匀地间隔。
本发明有许多功能、好处和优点，其中之一是本发明以将包括插值输出的输出在插值电路的输入的整个预定范围均匀地间隔的方式提供调节插值电路中的电阻元件的技术。
根据一个实施例，本发明是一种用于高速模数转换中插值电路，这种插值电路包括分成两个组的电阻器，每组中的电阻器串联，这两个组分别容纳两个互补输入，插值输出从这些互补输入产生，其中，将这些最初设计成相同的电阻器调节成彼此并不相同，以使这些输出在输入信号的整个预定范围均匀地间隔。通过仔细研究下面对本发明的实施例的详细描述并结合附图，就会明白本发明的其它目的、特征和优点。
本发明总体上涉及包括但不限于模数转换器(ADC)的高速集成电路的设计技术。本发明一方面披露了一种用于高速模数转换中的插值电路。设计这种插值电路的方法包括确定插值电路中的所有电阻器的初始值、检查来自插值电路的输出是否在输入信号的整个预定范围均匀地间隔，并且当这些输出在输入信号的整个预定范围并不均匀地间隔时，参考这些输出对每个电阻器进行调节，以使这些输出在输入信号的整个预定范围均匀地间隔。
本发明有许多功能、好处和优点，其中之一是本发明以将包括插值输出的输出在插值电路的输入的整个预定范围均匀地间隔的方式提供调节插值电路中的电阻元件的技术。
根据一个实施例，本发明是一种用于高速模数转换中插值电路，这种插值电路包括分成两个组的电阻器，每组中的电阻器串联，这两个组分别容纳两个互补输入，插值输出从这些互补输入产生，其中，将这些最初设计成相同的电阻器调节成彼此并不相同，以使这些输出在输入信号的整个预定范围均匀地间隔。通过仔细研究下面对本发明的实施例的详细描述并结合附图，就会明白本发明的其它目的、特征和优点。
附图说明
通过下面的描述、所附的权利要求书和附图就会更好地理解本发明的这些和其它特征、方面和优点，在这些附图中：
图1是8位全闪光ADC的示范性框图；
图2是8位折叠和插值ADC的简化框图；
图3是与全闪光ADC的转移函数曲线(直线)相比的折叠电路的转移函数曲线(曲折线)；
图4是8位折叠和插值电阻器ADC的更详细框图；
图5A示出了根据本发明的一个实施例的示范性模拟折叠电路；
图5B示出了示于图5A中的输入与输出之间的对应转移函数；
图6A示出了示范性电阻插值电路；
图6B示出了怎样将信号插值；
图7是简化电阻器插值电路，该图示出了根据本发明的实施例对电阻器插值电路进行系统化调节；
图8示出了电阻器插值的波形；
图9是示出了电阻器插值的表列设计的表格，根据一个实施例，这种电阻器插值具有16个插值因数；
图10示出了系统化调节电阻器插值电路中的电阻器的设计流程图或程序。
图1是8位全闪光ADC的示范性框图；
图2是8位折叠和插值ADC的简化框图；
图3是与全闪光ADC的转移函数曲线(直线)相比的折叠电路的转移函数曲线(曲折线)；
图4是8位折叠和插值电阻器ADC的更详细框图；
图5A示出了根据本发明的一个实施例的示范性模拟折叠电路；
图5B示出了示于图5A中的输入与输出之间的对应转移函数；
图6A示出了示范性电阻插值电路；
图6B示出了怎样将信号插值；
图7是简化电阻器插值电路，该图示出了根据本发明的实施例对电阻器插值电路进行系统化调节；
图8示出了电阻器插值的波形；
图9是示出了电阻器插值的表列设计的表格，根据一个实施例，这种电阻器插值具有16个插值因数；
图10示出了系统化调节电阻器插值电路中的电阻器的设计流程图或程序。
具体实施方式
对本发明进行的详细描述在很大程度上以程序、步骤、逻辑块、处理或其它符号表示出现，这些程序、步骤、逻辑块、处理或其它符号表示直接或间接地类似于连接到光网络的光学装置或系统的运行。这些过程描述和表示典型地由本领域中熟练的技术人员所使用，以最有效地将他们的工作实质性地传递给本领域中其他的技术人员。本说明书中所采用的参考文字“一个实施例”或“实施例”是指所描述的与该实施例相关的特点、结构或特征可包括在本发明的至少一个实施例中。出现在本说明书中的不同位置的短语“在一个实施例中”并不一定都指相同的实施例，而且也不是指与其它实施例相互排斥的单独或替代实施例。
图5A示出了根据本发明的一个实施例的示范性模拟折叠电路。图5B示出了示于图5A中的输入与输出之间的对应转移函数。为了便于对折叠和插值运行的理解，图6A示出了示范性电阻插值电路，且图6B示出了怎样将信号插值。
在运行时，当输入电压小于所有的参考电压VR1、VR2和VR3时，晶体管M12、M22和M32都打开，且将会看到输出VOUTF是-2IoR、VOUTT是-IoR。差分输出VOUT等于VOUTF减去VOUTT，因此，VOUT输出为IoR。当输入电压达到VR1时，输出为0。当输入电压超过参考电压VR1并小于其它的参考电压VR2和VR3时，晶体管M11打开且晶体管M22和M32也打开，并且产生用于VOUTT的-2IoR和用于VOUTF的-IoR。因此，差分输出VOUT在-IoR。这个过程持续进行，直到达到输入的全标度。
然后，将来自各自折叠电路的两个输出提供给两个等值电阻器，这两个等值电阻器将这些输出插值以通过比较器产生插值信号，如图6A和图6B所示。
参看图7，该图示出了电阻器插值的示范性结构。为了便于理解，将图7简化以包括两个电阻器插值段1和2，这些电阻器插值段1和2具有4个输入信号VB0、VB1、VBN0和VBN1，其中，VB0和VBN0从一个折叠电路互补，VB1和VBN1从另一个折叠电路互补。通常产生两个输入信号对VB0/VBN0和VB1/VBN1以回应于折叠插值模数转换器(FIADC)中的模拟输入电压。这两个电阻器插值段中的每一个都具有是4的电阻器插值因数。换言之，这些电阻器插值段中的两个通过插值产生8个输出。
在电阻器插值段1中，将4个插值电阻器RI0、RI1、RI2和RI3连接到两个互补输入信号VB0/VBN0和VB1/VBN1。标注为VD0/VDN0和VD4/VDN4的信号与输入信号VB0/VBN0和VB1/VBN1相同。标注为VD1/VDN1、VD2/VDN2和VD3/VDN3的信号是插值信号。
在电阻器插值段2中，将4个插值电阻器RI4、RI5、RI6和RI7连接到两个互补输入信号VB1/VBN1和VBN0/VB0。标注为VD4/VDN4的信号与输入信号VB1/VBN1相同。标注为VD5/VDN5、VD6/VDN6和VD7/VDN7的信号是插值信号。需要注意这些输入信号中的一个在一端的极性反向。从VB0到VBN0或从VBN0到VB0看到的两个串联连接的电阻串，实质上变成电阻环。该电阻环使电阻器插值段1连接到电阻器插值段2、电阻器插值段2连接回电阻器插值段1。这就如图4所示那样，使插值能够在V1从VA0到VA63的范围内变化时在所有的VB循环中延伸。
从理论上讲，标注为RI0、RI1直至RI7的电阻器均具有相同的值。产生全部16个不同的电压VD0至VD7和VDN0至VDN7。比较器阵列730包括8个主从触发器比较器COMP0至COMP7。每个比较器COMPq将互补信号VDq和VDNq进行比较以产生数字位Dq，其中，q取值0到7。
同样从理论上讲，插值的采样在图8中示出，该图示出了插值电压VD1、VD2和VD3将会在输入电压VB0和VB1之间均匀地间隔，且插值电压VD5、VD6和VD7也将会在输入电压VB1和VB0之间均匀地间隔。
不过，实际上，由于以高频率运行的插值电阻器的固有寄生效应连同输入频率寄生效应以及输出负载的原因，插值电压VD1、VD2和VD3并不是在输入电压VB0和VB1之间均匀地间隔，且插值电压VD5、VD6和VD7也并不是在输入电压VB1和VB0之间均匀地间隔。因此，这样进行设计而产生的ADC会由于遗漏码而不能够运行。
本发明的重要特征之一是改变插值电阻器梯级电路中的电阻器的值以克服或避免所有的共同寄生和/或负载效应，以使插值输出在预定输入范围之间精确而均匀地间隔。
为了便于对本发明进行描述，假定插值电阻器RI0、RI1、RI2和RI3上的电压降限定到VRI0、VRI1、VRI2和VRI3。由于寄生效应和负载的原因，电压VRI0、VRI1、VRI2和VRI3不再均匀地间隔。根据一个实施例，当检测到插值电阻器中的一个RI2上的电压降VRI2大于其它电压降时，那么就需要降低电阻器RI2的电阻，以使RI2上的电压降变小。类似的程序也可用于电阻器插值段1的余下的插值电阻器，直到插值电阻器上的电压降都相等。同样，类似的调节程序也适用于电阻器插值段2中的电阻器。
由于插值电阻器具有环型结构，所以电阻器插值段1可影响来自电阻器插值段2的已经均匀地间隔的结果；而且电阻器插值段2的调节也可影响从电阻器插值段1得到的已经均匀地间隔的结果。在一个实施例中，对每个电阻器插值段进行精细调谐均有必要。
根据一个实施例，如果将所有的插值电阻器值标准化为1，那么就将来自电阻器插值段1的插值电阻器的比率设计成RI0∶RI1∶RI2∶RI3＝1.00∶1.00∶1.00∶1.00。在这些电阻器的系统化调节之后，插值电阻器的比率就变成了RI0∶RI1∶RI2∶RI3＝0.99∶1.00∶1.01∶1.00。且设计成RI4∶RI5∶RI6∶RI7＝1.00∶1.00∶1.00∶1.00的电阻器插值段2的插值电阻器的比率也变成了1.00∶1.00∶1.01∶0.99。应注意到这些插值电阻器之间的比率相当随意，没有固定比率或可以预先确定的比率。换言之，在考虑到特定的高频率连同输入频率时的实际的固有寄生、负载或其它效应时，必须对这些插值电阻器分别进行调节。
图9示出了电阻器插值的表列设计的表格，根据一个实施例，这种电阻器插值具有16个插值因数。所有的插值电阻器均已标准化，其中，电阻器RI111被选取以标准化为1。本领域中熟练的技术人员应理解，这种排列仅是为了图示的目的，人们可选择任何插值电阻器来标准化为1。从该表格中可以理解，已经将假定相同的插值电阻器改变。例如，已将电阻器插值段1中的前4个插值电阻器RI111、RI112、RI113和RI114改变成1.000、0.8011、0.6183和0.50000；且已将电阻器插值段2中的前4个插值电阻器RI211、RI212、RI213和RI214改变成0.9624、0.7634、0.6075和0.4893。因此，已将由寄生和负载所导致的不均匀插值间隔校正，而并不增加额外的延迟器件来补偿现有技术设计中所经历的传输延迟。
根据本发明的一个方面，对每个电阻器插值段中的插值电阻器进行调节，以实现高水平输出信号质量，在如功能性地连接到每个电阻器插值段的输出负载和相互作用这样的变质效应出现时均匀间隔的插值电压。
正如前面所描述的那样，通过对每个电阻器插值段中的插值电阻器的比率进行系统化调节，就可以实现高度均匀间隔的插值信号，而并不增加额外的器件。这对用于高速折叠插值模数转换器的高转换率的应用来讲尤为重要。
已利用具有插值因数为4的两个电阻器插值段对本发明进行了描述。不过，本领域中熟练的技术人员可以理解，可容易地对该实施例进行修改和扩展以适合于其它用途，而并不背离本发明的精神和范围。例如，本发明可用于具有两个电阻器插值段的电阻器插值电路，这两个电阻器插值段具有为8的插值因数。这样就可以实现高分辨率FIADC。同样，将类似的程序用于具有四个电阻器插值段的电阻器插值电路，这四个电阻器插值段具有是16的插值因数，这样就可设计较高分辨率的FIADC。
参看图10，该图示出了系统化调节电阻器插值电路中的电阻器的设计流程图或程序1000。程序1000可用在电路700中。按照理论设计，所有的插值电阻器值在1010设定为相同(如1KΩ)。电阻器插值段在1020确定。正如在前面所描述的那样，这些电阻器插值段通过输入信号连接。在给定设计参数的情况下，对一个段中包括插值信号的所有的输出信号在1030进行检查，以确定这些信号是否在整个输入范围均匀地间隔。如果这些信号均匀地间隔，那么，程序1000就从1030转1060，程序1000在1060确定该段是否是最后的段。如果不是最后的段，那么，程序1000到达下一个段1070并继续检查在1030的输出信号。
如果在1030对一个段中包括插值信号的所有的输出信号进行检查以确定这些信号在整个输入范围并不均匀地间隔，那么就参考输出信号在1040对最初所确定的等值电阻器分别进行调节。最后，在1050将这个段中包括插值信号的所有的输出信号在整个输入范围均匀地间隔。这样，最初所确定的等值电阻器的值就不再相同。实质上对它们最初的一致比率也在改变了，以减少输入和输出寄生效应以及输出负载。
现已通过具有某种程度上的特性的足够细节对本发明进行了描述。本领域中熟练的技术人员可用理解，仅作为示例公开了本发明的实施例，且可进行排列和部件的组合中的多种变化，而并不背离所主张的本发明的精神和范围。因此。本发明的范围由所附的权利要求书而不是由前面所进行的对实施例的描述所限定。
图5A示出了根据本发明的一个实施例的示范性模拟折叠电路。图5B示出了示于图5A中的输入与输出之间的对应转移函数。为了便于对折叠和插值运行的理解，图6A示出了示范性电阻插值电路，且图6B示出了怎样将信号插值。
在运行时，当输入电压小于所有的参考电压VR1、VR2和VR3时，晶体管M12、M22和M32都打开，且将会看到输出VOUTF是-2IoR、VOUTT是-IoR。差分输出VOUT等于VOUTF减去VOUTT，因此，VOUT输出为IoR。当输入电压达到VR1时，输出为0。当输入电压超过参考电压VR1并小于其它的参考电压VR2和VR3时，晶体管M11打开且晶体管M22和M32也打开，并且产生用于VOUTT的-2IoR和用于VOUTF的-IoR。因此，差分输出VOUT在-IoR。这个过程持续进行，直到达到输入的全标度。
然后，将来自各自折叠电路的两个输出提供给两个等值电阻器，这两个等值电阻器将这些输出插值以通过比较器产生插值信号，如图6A和图6B所示。
参看图7，该图示出了电阻器插值的示范性结构。为了便于理解，将图7简化以包括两个电阻器插值段1和2，这些电阻器插值段1和2具有4个输入信号VB0、VB1、VBN0和VBN1，其中，VB0和VBN0从一个折叠电路互补，VB1和VBN1从另一个折叠电路互补。通常产生两个输入信号对VB0/VBN0和VB1/VBN1以回应于折叠插值模数转换器(FIADC)中的模拟输入电压。这两个电阻器插值段中的每一个都具有是4的电阻器插值因数。换言之，这些电阻器插值段中的两个通过插值产生8个输出。
在电阻器插值段1中，将4个插值电阻器RI0、RI1、RI2和RI3连接到两个互补输入信号VB0/VBN0和VB1/VBN1。标注为VD0/VDN0和VD4/VDN4的信号与输入信号VB0/VBN0和VB1/VBN1相同。标注为VD1/VDN1、VD2/VDN2和VD3/VDN3的信号是插值信号。
在电阻器插值段2中，将4个插值电阻器RI4、RI5、RI6和RI7连接到两个互补输入信号VB1/VBN1和VBN0/VB0。标注为VD4/VDN4的信号与输入信号VB1/VBN1相同。标注为VD5/VDN5、VD6/VDN6和VD7/VDN7的信号是插值信号。需要注意这些输入信号中的一个在一端的极性反向。从VB0到VBN0或从VBN0到VB0看到的两个串联连接的电阻串，实质上变成电阻环。该电阻环使电阻器插值段1连接到电阻器插值段2、电阻器插值段2连接回电阻器插值段1。这就如图4所示那样，使插值能够在V1从VA0到VA63的范围内变化时在所有的VB循环中延伸。
从理论上讲，标注为RI0、RI1直至RI7的电阻器均具有相同的值。产生全部16个不同的电压VD0至VD7和VDN0至VDN7。比较器阵列730包括8个主从触发器比较器COMP0至COMP7。每个比较器COMPq将互补信号VDq和VDNq进行比较以产生数字位Dq，其中，q取值0到7。
同样从理论上讲，插值的采样在图8中示出，该图示出了插值电压VD1、VD2和VD3将会在输入电压VB0和VB1之间均匀地间隔，且插值电压VD5、VD6和VD7也将会在输入电压VB1和VB0之间均匀地间隔。
不过，实际上，由于以高频率运行的插值电阻器的固有寄生效应连同输入频率寄生效应以及输出负载的原因，插值电压VD1、VD2和VD3并不是在输入电压VB0和VB1之间均匀地间隔，且插值电压VD5、VD6和VD7也并不是在输入电压VB1和VB0之间均匀地间隔。因此，这样进行设计而产生的ADC会由于遗漏码而不能够运行。
本发明的重要特征之一是改变插值电阻器梯级电路中的电阻器的值以克服或避免所有的共同寄生和/或负载效应，以使插值输出在预定输入范围之间精确而均匀地间隔。
为了便于对本发明进行描述，假定插值电阻器RI0、RI1、RI2和RI3上的电压降限定到VRI0、VRI1、VRI2和VRI3。由于寄生效应和负载的原因，电压VRI0、VRI1、VRI2和VRI3不再均匀地间隔。根据一个实施例，当检测到插值电阻器中的一个RI2上的电压降VRI2大于其它电压降时，那么就需要降低电阻器RI2的电阻，以使RI2上的电压降变小。类似的程序也可用于电阻器插值段1的余下的插值电阻器，直到插值电阻器上的电压降都相等。同样，类似的调节程序也适用于电阻器插值段2中的电阻器。
由于插值电阻器具有环型结构，所以电阻器插值段1可影响来自电阻器插值段2的已经均匀地间隔的结果；而且电阻器插值段2的调节也可影响从电阻器插值段1得到的已经均匀地间隔的结果。在一个实施例中，对每个电阻器插值段进行精细调谐均有必要。
根据一个实施例，如果将所有的插值电阻器值标准化为1，那么就将来自电阻器插值段1的插值电阻器的比率设计成RI0∶RI1∶RI2∶RI3＝1.00∶1.00∶1.00∶1.00。在这些电阻器的系统化调节之后，插值电阻器的比率就变成了RI0∶RI1∶RI2∶RI3＝0.99∶1.00∶1.01∶1.00。且设计成RI4∶RI5∶RI6∶RI7＝1.00∶1.00∶1.00∶1.00的电阻器插值段2的插值电阻器的比率也变成了1.00∶1.00∶1.01∶0.99。应注意到这些插值电阻器之间的比率相当随意，没有固定比率或可以预先确定的比率。换言之，在考虑到特定的高频率连同输入频率时的实际的固有寄生、负载或其它效应时，必须对这些插值电阻器分别进行调节。
图9示出了电阻器插值的表列设计的表格，根据一个实施例，这种电阻器插值具有16个插值因数。所有的插值电阻器均已标准化，其中，电阻器RI111被选取以标准化为1。本领域中熟练的技术人员应理解，这种排列仅是为了图示的目的，人们可选择任何插值电阻器来标准化为1。从该表格中可以理解，已经将假定相同的插值电阻器改变。例如，已将电阻器插值段1中的前4个插值电阻器RI111、RI112、RI113和RI114改变成1.000、0.8011、0.6183和0.50000；且已将电阻器插值段2中的前4个插值电阻器RI211、RI212、RI213和RI214改变成0.9624、0.7634、0.6075和0.4893。因此，已将由寄生和负载所导致的不均匀插值间隔校正，而并不增加额外的延迟器件来补偿现有技术设计中所经历的传输延迟。
根据本发明的一个方面，对每个电阻器插值段中的插值电阻器进行调节，以实现高水平输出信号质量，在如功能性地连接到每个电阻器插值段的输出负载和相互作用这样的变质效应出现时均匀间隔的插值电压。
正如前面所描述的那样，通过对每个电阻器插值段中的插值电阻器的比率进行系统化调节，就可以实现高度均匀间隔的插值信号，而并不增加额外的器件。这对用于高速折叠插值模数转换器的高转换率的应用来讲尤为重要。
已利用具有插值因数为4的两个电阻器插值段对本发明进行了描述。不过，本领域中熟练的技术人员可以理解，可容易地对该实施例进行修改和扩展以适合于其它用途，而并不背离本发明的精神和范围。例如，本发明可用于具有两个电阻器插值段的电阻器插值电路，这两个电阻器插值段具有为8的插值因数。这样就可以实现高分辨率FIADC。同样，将类似的程序用于具有四个电阻器插值段的电阻器插值电路，这四个电阻器插值段具有是16的插值因数，这样就可设计较高分辨率的FIADC。
参看图10，该图示出了系统化调节电阻器插值电路中的电阻器的设计流程图或程序1000。程序1000可用在电路700中。按照理论设计，所有的插值电阻器值在1010设定为相同(如1KΩ)。电阻器插值段在1020确定。正如在前面所描述的那样，这些电阻器插值段通过输入信号连接。在给定设计参数的情况下，对一个段中包括插值信号的所有的输出信号在1030进行检查，以确定这些信号是否在整个输入范围均匀地间隔。如果这些信号均匀地间隔，那么，程序1000就从1030转1060，程序1000在1060确定该段是否是最后的段。如果不是最后的段，那么，程序1000到达下一个段1070并继续检查在1030的输出信号。
如果在1030对一个段中包括插值信号的所有的输出信号进行检查以确定这些信号在整个输入范围并不均匀地间隔，那么就参考输出信号在1040对最初所确定的等值电阻器分别进行调节。最后，在1050将这个段中包括插值信号的所有的输出信号在整个输入范围均匀地间隔。这样，最初所确定的等值电阻器的值就不再相同。实质上对它们最初的一致比率也在改变了，以减少输入和输出寄生效应以及输出负载。
现已通过具有某种程度上的特性的足够细节对本发明进行了描述。本领域中熟练的技术人员可用理解，仅作为示例公开了本发明的实施例，且可进行排列和部件的组合中的多种变化，而并不背离所主张的本发明的精神和范围。因此。本发明的范围由所附的权利要求书而不是由前面所进行的对实施例的描述所限定。