共享运算放大器的乘法数字模拟转换电路

摘要

本发明涉及数字信号处理技术领域，公开了一种运放共享的MDAC电路，该电路包括：第一级MDAC电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1和out2输出给第二级MDAC；第二级MDAC电路，用于对接收自第一级MDAC的差分信号out1和out2进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点out1和out2输出。本发明同时公开了一种应用运放共享乘法数字模拟转换电路的流水线ADC。利用本发明，实现了对传统运放共享MDAC电路的改进，在与传统运放共享MDAC电路具有相同功耗优化的同时提高运放共享MDAC电路的精度和速度。

权利要求

1.一种共享运算放大器的乘法数字模拟转换电路，其特征在于，该电路包括：

第一级乘法数字模拟转换MDAC电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1和out2输出给第二级MDAC；

第二级MDAC电路，用于对接收自第一级MDAC的差分信号out1和out2进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点out1和out2输出；

其中，所述第一级MDAC电路和第二级MDAC电路共用一时钟控制的双输入端运算放大器，该时钟控制的双输入端运算放大器采用时钟控制的双输入端折叠型运算放大器，或采用时钟控制的双输入端折叠型增益提升运算放大器；时钟控制的双输入端折叠型运算放大器或时钟控制的双输入端折叠型增益提升运算放大器具有两对完全相同的输入，当处于ph1相时，输入对第一MOS管(M1)和第二MOS管(M2)工作，而opin1和opin2接到共模点进行复位，第二相位MOS管(Mph2)断开，没有电流流过第三MOS管(M3)和第四MOS管(M4)；

当处于ph2相时则相反，输入对第三MOS管(M3)和第四MOS管(M4)工作，而opin1_2和opin2_2接到共模点进行复位，第一相位MOS管(Mph1)断开，没有电流流过第一MOS管(M1)和第二MOS管(M2)。

2.根据权利要求1所述的共享运算放大器的乘法数字模拟转换电路，其特征在于，所述第一级MDAC电路包括：第一差分开关电容单元、第二差分开关电容单元和一时钟控制的双输入端运算放大器，所述第一差分开关电容单元、第二差分开关电容单元和一时钟控制的双输入端运算放大器共同实现差分信号in1和in2的采样和余差放大。

3.根据权利要求1所述的共享运算放大器的乘法数字模拟转换电路，其特征在于，所述第二级MDAC电路包括第三差分开关电容单元和一时钟控制的双输入端运算放大器，所述第三差分开关电容单元与时钟控制的双输入端运算放大器共同实现差分信号out1和out2的采样和余差放大。

说明书

共享运算放大器的乘法数字模拟转换电路

技术领域

[0001] 本发明涉及数字信号处理技术领域，尤其涉及一种共享运算放大器的乘法数字模拟转换电路(Multiplying Digital to Analog Circuit，MDAC)，以及应用该MDAC电路的流水线模数转换器(Analog to Digital Circuit，ADC)。

背景技术

[0002] 目前，随着数字信号处理技术在通信领域的广泛应用，高速调制解调器、宽带有线与无线通讯系统对中等精度、高速模数转换器的需求越来越大。在各种结构的ADC中，流水线ADC以其在速度、功耗和面积方面特有的折中优势而被广泛采用。

[0003] 如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采样/保持(S/H)电路、若干个子级(STAGE1、STAGE2、……、STAGE k-1、FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端S/H电路和最后一级的低位快闪式ADC(即FLASH)外，其余各级(STAGE1、STAGE2、……、STAGE k-1)均包含S/H电路、子数模转换器(SubDAC)、子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传统的流水线ADC结构中各子级的结构示意图。

[0004] 在图2中，ph1和ph2是两相不交叠时钟，奇数级用ph1来控制采样，偶数级和前端S/H电路用ph2来控制采样，即相邻两级的控制时钟相是相反的。一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差放大器合为MDAC。

[0005] 流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生B1+r1位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余r1差放大器中乘以2 ，再被送入STAGE2进行处理，该过程重复一直到STAGE k-1级，最后一级仅进行模数转换，产生Bk位数字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理后输出最终的数字码。

[0006] 高速高精度流水线ADC需要高速高精度的余差放大器，这对进行余差放大的运算放大器提出了较高的要求，而对运算放大器的精度和速度要求越高，运算放大器的功耗越大，因此在运算放大器功耗一定的条件下，减少运算放大器的个数对于减小整个ADC的功耗是非常有效的。

[0007] 传统的MDAC电路如图3所示，图3为传统的MDAC电路的结构示意图。在图3中，ph1和ph2表示两个不交叠的时钟相，ph1e比ph1稍微提前打开，ph1和ph1e控制的开关导通时为采样相，ph2控制的开关导通时为放大相。可以看到，运算放大器在采样相处于复位状态，只在放大相工作。利用运算放大器在采样相不工作的特点，运算放大器共享技术在时钟相相反的两级共用一个运算放大器，使得运算放大器在两个时钟相一直处于工作状态，从而使运算放大器的数目减少了一半。

[0008] 传统的运算放大器共享MDAC电路如图4所示，图4为传统的运算放大器共享MDAC电路的结构示意图。在图4中，时钟信号ph2e比ph2稍微提前打开，in1是时钟相ph1 MDAC的输入电压，在时钟相ph2 MDAC的输入电压为上一相的输出。这个电路存在的主要问题有两个：一是由于运算放大器始终处于工作状态，运算放大器输入端的寄生电容保存了上一相的信息，尤其当运算放大器的增益和带宽都比较大的时候运算放大器输入端寄生电容很大，严重影响了MDAC的精度；二是当MDAC电路处于放大相时，与输入端串连的开关(即图中ph1和ph2控制的开关switch1和switch2)的导通电阻影响了MDAC的速度。

发明内容

[0009] (一)要解决的技术问题

[0010] 有鉴于此，本发明的一个目的在于提供一种运算放大器共享的MDAC电路，以实现对传统运算放大器共享MDAC电路的改进，在与传统运算放大器共享MDAC电路具有相同功耗优化的同时提高运算放大器共享MDAC电路的精度和速度。

[0011] (二)技术方案

[0012] 为达到上述一个目的，本发明提供了一种运算放大器共享的乘法数字模拟转换电路，该电路包括：

[0013] 第一级乘法数字模拟转换(MDAC)电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1和out2输出给第二级MDAC；

[0014] 第二级MDAC电路，用于对接收自第一级MDAC的差分信号out1和out2进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点out1和out2输出；

[0015] 其中，所述第一级MDAC电路和第二级MDAC电路共用一时钟控制的双输入端运算放大器，该时钟控制的双输入端运算放大器采用时钟控制的双输入端折叠型运算放大器，或采用时钟控制的双输入端折叠型增益提升运算放大器，时钟控制的双输入端折叠型运算放大器或时钟控制的双输入端折叠型增益提升运算放大器具有两对完全相同的输入，当处于ph1相时，输入对第一MOS管M1和第二MOS管M2工作，而opin1和opin2接到共模点进行复位，第二相位MOS管Mph2断开，没有电流流过第三MOS管M3和第四MOS管M4；当处于ph2相时则相反，输入对第三MOS管M3和第四MOS管M4工作，而opin1_2和opin2_2接到共模点进行复位，第一相位MOS管Mph1断开，没有电流流过第一MOS管M1和第二MOS管M2。

[0016] 上述方案中，所述第一级MDAC电路包括：第一差分开关电容单元、第二差分开关电容单元和一时钟控制的双输入端运算放大器，所述第一差分开关电容单元、第二差分开关电容单元和一时钟控制的双输入端运算放大器共同实现差分信号in1和in2的采样和余差放大。

[0017] 上述方案中，所述第二级MDAC电路包括第三差分开关电容单元和一时钟控制的双输入端运算放大器，所述第三差分开关电容单元与时钟控制的双输入端运算放大器共同实现差分信号out1和out2的采样和余差放大。

[0018] (三)有益效果

[0019] 从上述技术方案可以看出，本发明具有以下有益效果：

[0020] 1、利用本发明，由于每个时钟周期opin1、opin2和opin1_2、opin2_2都有一个接到共模点复位的过程，输入端寄生电容不会保存上一相的信息，从而有效的提高了MDAC的精度。

[0021] 2、利用本发明，由于在高速流水线模数转换器中两相不交叠时钟的不交叠时间很短，运算放大器的尾电流在两对输入交换时基本保持不变，而且消除了输入端串连的开关，所以这种结构有效的提高了MDAC的速度。

[0022] 3、利用本发明，由于两级共用一个运算放大器，运算放大器共享技术将运算放大器的数目减少了一半，有效的缩短了设计周期，也大大减小芯片了面积，降低了成本。

附图说明

[0023] 图1为传统的流水线ADC的结构示意图；

[0024] 图2为传统的流水线ADC结构中各子级的结构示意图；

[0025] 图3为传统的MDAC电路的结构示意图；

[0026] 图4为传统的运算放大器共享MDAC电路的结构示意图；

[0027] 图5为本发明提供的运算放大器共享MDAC电路的结构示意图；

[0028] 图6为时钟控制的双输入端折叠型运算放大器的电路结构图；

[0029] 图7为时钟控制的双输入端折叠型增益提升运算放大器的电路结构图；

[0030] 图8为本发明提供的应用运算放大器共享MDAC电路的流水线ADC的结构示意图。

具体实施方式

[0031] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，以每级输出2比特1比特有效的MDAC电路为例，对本发明进一步详细说明。

[0032] 如图5所示，图5为本发明提供的运算放大器共享MDAC电路的结构示意图。该运算放大器共享MDAC电路包括第一级MDAC电路和第二级MDAC电路。其中，第一级MDAC电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1和out2输出给第二级MDAC。第一级MDAC电路包括：第一差分开关电容单元2、第二差分开关电容单元3和一时钟控制的双输入端运算放大器1，所述第一差分开关电容单元2、第二差分开关电容单元3和一时钟控制的双输入端运算放大器1共同实现差分信号in1和in2的采样和余差放大。

[0033] 第二级MDAC电路用于对接收自第一级MDAC的差分信号out1和out2进行余差放大，并在不交叠的另一时钟相将得到的差分信号在同一对差分节点out1和out2输出。第二级MDAC电路包括第三差分开关电容单元4和一时钟控制的双输入端运算放大器1，所述第三差分开关电容单元4和一时钟控制的双输入端运算放大器1共同实现差分信号out1和out2的采样和余差放大。

[0034] 第一级MDAC电路和第二级MDAC电路共用一时钟控制的双输入端运算放大器，该时钟控制的双输入端运算放大器可以采用时钟控制的双输入端折叠型运算放大器，也可以采用时钟控制的双输入端折叠型增益提升运算放大器。如图6和图7所示，图6为时钟控制的双输入端折叠型运算放大器的电路结构图，图7为时钟控制的双输入端折叠型增益提升运算放大器的电路结构图。

[0035] 图5中的节点opin1、opin2、opin1_2、opin2_2、ph1、ph2、out1、out2分别对应于图6和图7中的节点opin1、opin2、opin1_2、opin2_2、ph1、ph2、out1、out2。

[0036] 在图6和图7中，运算放大器有两对完全相同的输入，当处于ph1相时，输入对管M1和M2工作，而opin1和opin2接到共模点进行复位，Mph2断开，没有电流流过M3和M4；当处于ph2相时则相反，输入对管M3和M4工作，而opin1_2和opin2_2接到共模点进行复位，Mph1断开，没有电流流过M1和M2。

[0037] 在第一级MDAC电路中，Cs1、Cf1的上极板和Cs2、Cf2的上极板分别接到节点opin1、opin2上。在ph1相，节点opin1、opin2接共模，in1和in2分别被接到电容Cs1、Cf1和Cs2、Cf2的底极板进行采样；在ph2相，Cf1和Cf2的底极板分别接到out1和out2，Cs1和Cs2的底极板分别接DAC1的输出。第一级MDAC电路的输入为ph1相的in1和in2，输出为ph2相的out1和out2。

[0038] 在第二级MDAC电路中，Cs1_2、Cf1_2的上极板和Cs2_2、Cf2_2的上极板分别接到节点opin1_2、opin2_2上。在ph2相，节点opin1_2、opin2_2接共模，out1和out2分别被接到电容Cs1_2、Cf1_2和Cs2_2、Cf2_2的底极板进行采样；在ph2相，Cf1_2和Cf2_2的底极板分别接到out1和out2，Cs1_2和Cs2_2的底极板分别接DAC2的输出。第二级MDAC电路的输入为ph2相的out1和out2，输出为ph1相的out1和out2。

[0039] 由于每个时钟周期opin1、opin2和opin1_2、opin2_2都有一个接到共模点复位的过程，输入端寄生电容不会保存上一相的信息，从而有效的提高了MDAC的精度；由于在高速流水线模数转换器中两相不交叠时钟的不交叠时间很短，运算放大器的尾电流在两对输入交换时基本保持不变，而且消除了输入端串连的开关，所以这种结构有效的提高了MDAC的速度。

[0040] 由于两级共用一个运算放大器，运算放大器共享技术将运算放大器的数目减少了一半，有效的缩短了设计周期，也大大减小芯片了面积，降低了成本。

[0041] 基于上述本发明提供的运算放大器共享的MDAC电路，本发明还提供了一种应用运算放大器共享乘法数字模拟转换电路的流水线ADC，该流水线ADC包括前端S/H电路、流水子级、延时同步寄存器阵列和数字纠错模块。

[0042] 其中，前端S/H电路用于对接收自ADC输入端的Vin信号进行采样和保持，将得到的输出给流水子级中的第一级。流水子级用于对接收自采样保持电路的模拟信号分级进行模数转换和余差放大，将得到的数字输出给延时同步寄存器阵列，模拟输出给下一级流水子级。延时同步寄存器阵列用于对接收自各流水子级的数字信号进行延时对准，将得到的数字输出给数字纠错模块。数字纠错模块用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。

[0043] 如图8所示，图8为本发明提供的应用运算放大器共享MDAC电路的流水线ADC的结构示意图。该流水线ADC是一个10位流水线ADC，由前端S/H电路、9个流水子级(即STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6、STAGE7、STAGE8和FLASH)、延时同步寄存器阵列和数字纠错模块组成。

[0044] 在图8中，ph1和ph2表示两个不交叠的时钟相，奇数级用ph1来控制采样，偶数级和采样保持电路(S/H)用ph2来控制采样。STAGE1、STAGE2、……、STAGE8均包含一个子模数转换器和一个MDAC电路，每级输出2位，1位有效，冗余位用来进行数字纠错。最后一级(FLASH)是2比特flash结构的ADC，输出2位有效。

[0045] 输入信号首先由S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第8级，最后一级仅进行模数转换，产生2位数字码送入延时同步寄存器序列，不进行余差放大。各级所产生的所有18位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的10位数字码。

[0046] STAGE1、STAGE2、……、STAGE8这8级相邻两级的MDAC电路共用运算放大器。由于前面各级对运算放大器精度要求较高，STAGE1的MDAC电路、STAGE2的MDAC电路、STAGE3的MDAC电路和STAGE4的MDAC电路共用一个图7所示的时钟控制的折叠增益提升型运算放大器STAGE5的MDAC电路、STAGE6的MDAC电路、STAGE7的MDAC电路和STAGE8的MDAC电路共用一个图6所示的时钟控制的折叠型运算放大器。

[0047] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。