一种用于集成电路的I/O单元的ESD保护系统。以一组单元(201)形式的I/O单元包括具有ESD触发器电路的第一类型的I/O单元(211)和具有ESD箝位器件(241)的第二类型的I/O单元。在一个实施例中，所述第一类型的ESD触发器电路位于与用于第二类型I/O单元的ESD箝位器件的平面布置中的区域相同的有源电路平面布置区域中。
多个I/O单元，所述多个I/O单元中的每个I/O单元是第一类型或第二类型之一，其中：所述第一类型的每个I/O单元包括用于检测ESD事件的ESD触发器电路；
所述第二类型的每个I/O单元包括ESD箝位器件，其用于提供响应通过第一类型I/O单元的ESD触发器电路检测到ESD事件而根据ESD事件放电的放电路径，所述第二类型的每个I/O单元不包括由I/O单元的ESD箝位器件对其进行响应的ESD触发器电路；
所述第一类型的每个I/O单元具有按照第一有源电路平面布置的有源电路物理布局，其中对于所述第一类型的每个I/O单元，所述ESD触发器电路的电路处在该第一有源电路平面布置的第一指定区域处；
所述第二类型的每个I/O单元具有按照第二有源电路平面布置的有源电路物理布局，该第一有源电路平面布置具有与第二有源电路平面布置相同的尺寸和形状，其中对于所述第二类型的每个I/O单元，所述ESD箝位器件占用该第二有源电路平面布置的第二指定区域处；
其中该第一有源电路平面布置中的第一指定区域的位置是与第二有源电路平面布置中的第二指定区域的位置对应的位置。
2.根据权利要求1所述的集成电路，其中所述第二类型的每个I/O单元的ESD箝位器件包括晶体管，该晶体管包括与总线耦接的控制端，所述第一类型的I/O单元的每个ESD触发器电路包括与所述总线耦接的输出。
3.根据权利要求2所述的集成电路，其中所述第一类型的I/O单元的ESD触发器电路响应ESD事件的检测并行地操作，以驱动所述总线从而使所述第二类型I/O单元的ESD箝位器件导电。
4.根据权利要求1所述的集成电路，其中所述多个I/O单元是以一组I/O单元的形式实现的，其中所述组中的第二类型的I/O单元的数量与所述组中的第一类型的I/O单元的数量之比为N，其中N为1或更大。
5.根据权利要求1所述的集成电路，其中所述第一类型的每个I/O单元包括ESD箝位器件，其用于提供响应通过ESD触发器电路检测到ESD事件而根据ESD事件放电的放电路径。
6.根据权利要求5所述的集成电路，其中所述第一类型的I/O单元的每个ESD箝位器件具有比第二类型的I/O单元的每个ESD箝位器件小的有源电路物理布局区域。
多个I/O单元，包括第一子集I/O单元和第二子集I/O单元；
其中第一子集I/O单元中的每个单元都具有按照第一有源电路平面布置的有源电路物理布局，其中所述第一子集I/O单元中的每一个都包括占有所述第一有源电路平面布置的第一指定区域的ESD箝位器件；
其中第二子集I/O单元中的每个单元都具有按照第二有源电路平面布置的有源电路物理布局，其中所述第二子集I/O单元的每一个都包括在第二有源电路平面布置的第二指定区域处的用于ESD触发器电路的电路；
其中该第一有源电路平面布置中的第一指定区域的位置是与第二有源电路平面布置中的第二指定区域的位置对应的位置。
所述第一子集的ESD箝位器件被导电以响应第二子集的ESD触发器电路检测到ESD事件而根据ESD事件放电。
9.根据权利要求7所述的集成电路，其中所述多个I/O单元是以集成电路的单元组的形式实现的。
10.根据权利要求7所述的集成电路，其中所述多个I/O单元中的每一个都包括I/O焊盘。
11.根据权利要求10所述的集成电路，其中对于所述多个I/O单元中的每个I/O单元，所述I/O焊盘通过I/O单元的第一二极管与第一总线耦接并通过I/O单元的第二二极管与第二总线耦接；
其中，对于所述第一子集I/O单元，第一二极管位于第一有源电路平面布置的第三指定区域中，而第二二极管位于第一有源电路平面布置的第四指定区域中；
其中，对于所述第二子集I/O单元，第一二极管位于第二有源电路平面布置的第五指定区域中，而第二二极管位于第二有源电路平面布置的第六指定区域中；
其中该第一有源电路平面布置中的第三指定区域的位置是与第二有源电路平面布置中的第五指定区域的位置对应的位置；
其中该第一有源电路平面布置中的第四指定区域的位置是与第二有源电路平面布置中的第六指定区域的位置对应的位置。
对于所述多个I/O单元的每个I/O单元，所述I/O焊盘通过I/O单元的第三二极管与第三总线耦接；
对于第一子集I/O单元，第三二极管位于第一有源电路平面布置的第七指定区域中；
对于第二子集I/O单元，第三二极管位于第二有源电路平面布置的第八指定区域中；
该第一有源电路平面布置中的第七指定区域的位置是与第二有源电路平面布置中的第八指定区域的位置对应的位置；
对于所述第二子集的每个I/O单元，ESD触发器电路检测关于第一总线和第三总线的ESD事件。
13.根据权利要求7所述的集成电路，其中所述第二子集的每个I/O单元通过第一子集的至少一个I/O单元而彼此分开。
14.根据权利要求7所述的集成电路，其中所述第二子集的每个I/O单元通过第一子集的至少两个I/O单元而彼此分开。
15.根据权利要求7所述的集成电路，其中第二子集的每个I/O单元包括位于其有源电路平面布置的第二指定区域处的ESD箝位器件。
16.根据权利要求15所述的集成电路，其中第二子集的ESD箝位器件的面积小于第一子集的ESD箝位器件。
17.根据权利要求7所述的集成电路，其中所述多个I/O单元是以一组单元的形式实现的，其中所述组中的第一子集的I/O单元的数量与所述组中的第二子集的I/O单元的数量之比为N，其中N为1或更大。
18.根据权利要求17所述的集成电路，其中N为4或更大。
用于对该单元组中的I/O单元进行ESD保护的所有有源电路都被包含在所述单元组中。
20.根据权利要求7所述的集成电路，其中所述多个I/O单元是以一组单元的形式实现的，其中在所述单元组中没有安置电力单元和接地单元。
位于单元组中的多个I/O单元，所述多个I/O单元中的每个I/O单元包括I/O焊盘，并且所述多个I/O单元中的每个I/O单元是第一类型或第二类型之一，：所述第一类型的每个I/O单元具有按照第一有源电路平面布置的有源电路物理布局，所述第一类型的每个I/O单元包括用于检测ESD事件的ESD触发器电路，其中对于第一类型的每个I/O单元，ESD触发器电路的电路位于第一有源电路平面布置的第一指定区域处；
所述第二类型的每个I/O单元具有按照第二有源电路平面布置的有源电路物理布局，所述第二类型的每个I/O单元包括ESD箝位器件，其用于提供响应通过第一类型I/O单元的ESD触发器电路检测到ESD事件而根据ESD事件放电的放电路径，所述第二类型的每个I/O单元不包括由I/O单元的ESD箝位器件对其进行响应的ESD触发器电路，其中对于第二类型的每个I/O单元，ESD箝位器件占有有源电路平面布置的第二指定区域处；
其中该第一有源电路平面布置中的第一指定区域的位置是与第二有源电路平面布置中的第二指定区域的位置对应的位置。
I/O单元ESD系统
技术领域
[0001] 本发明一般涉及静电放电(ESD)，更加具体的说，涉及集成电路中的ESD电路装置。
背景技术
[0002] 集成电路在装配和测试期间或在最终的系统应用中可能会遭受到制造过程中的破坏性静电放电(ESD)事件。在传统的集成电路(IC)ESD保护方案中，通常使用特殊的箝位电路来避开电源轨道之间的ESD电流，并由此保护内部元件免受破坏。一种已知为有源金属氧化物半导体场效应晶体管(MOSFECT)箝位电路的ESD箝位电路典型的包括两个部分：触发器电路和大MOSFET箝位晶体管。箝位晶体管的传导性由触发器电路控制。可在沿电力总线分布的网络中使用有源MOSFET箝位电路来为IC中的所有输入/输出(I/O)焊盘提供耐用且一致的ESD保护。在标题为“Electrostatic Discharge(ESD)Protection Circuit)的美国专利US6385021和标题为“ElectrostaticDischarge Protection and Method of Operation”的美国专利US6724603中示出了这种网络的多个实施例。上述两个专利都转让给本受让人。
[0003] 图1表示用于保护一组I/O单元中的多个I/O焊盘的位于IC中的一个这种分布式ESD网络100。在图1中示出了五个I/O单元110-114。然而，所述分布网络可在IC外围区域附近包含更大组的I/O单元，如由点表示的被放置在图1所示的元件的左右侧。I/O单元110包括外部连接(I/O)焊盘120，其分别通过二极管122和123耦接在Vss总线102和VDD总线103之间。一个箝位N沟道MOSFET(NMOSFECT)125连接在Vss总线和VDD总线之间。箝位 NMOSFET125的栅极与触发总线109连接。在I/O单元110中没有示出，但假设存在用于正常(即，非ESD)的I/O单元操作的电路。I/O单元111-114每个都与I/O单元110相同。I/O单元是包括用于传输输入信号、输出信号或输入信号和输出信号的单元。 [0004] 除了I/O单元之外，IC周围附近的I/O环典型的包含若干个电力单元(VDD)和接地单元(Vss)。在图1中示出了一个示例VDD单元116和Vss单元117。VDD单元包括与单片VDD总线103连接的外部连接VDD焊盘130，而Vss单元包括与单片Vss总线102连接的外部连接Vss焊盘132。VDD单元包含通过VDD总线和Vss总线供电并提供驱动触发总线109的输出信号的触发器电路135。VDD单元还包含一个箝位NMOSFET136。箝位NMOSFET136的栅极(MOSFET的控制端)与触发总线连接。Vss单元包含触发器电路140和箝位NMOSFET141，它们与VDD单元中的触发器电路和箝位器件类似。
[0005] 集成电路通常在耦接到标注为接地Vss的I/O焊盘上的正ESD事件期间最容易遭受损坏。ESD网络100对图1中施加到I/O焊盘120的该事件的响应如下。作为I/O焊盘电压的二极管123正向偏压非常快速的斜线上升到大约0.8V以上。这在VDD总线103上产生随时间的快速增压(dV/dt或电压压摆率)。触发器电路135和140可以是这样一种触发器电路，其包含基于电阻器-电容器(RC)的电压压摆率检测器和一系列用于驱动触发器电路输出的反相缓冲器级，所述电压压摆率检测器被调整只对非常快速ESD相关的瞬变现象做出响应。响应VDD总线上的ESD dV/dt瞬变值，触发器电路135和140将触发器总线109驱动至VDD总线电压。这会分别开启分布在I/O和电力/接地单元中的多个箝位NMOSFET125、136和141。一旦开启，箝位NMOSFET的这个累积网络用作VDD总线和Vss总线之间的低阻抗分流。箝位NMOSFET保持导电达一个由触发器电路的RC时间常数确定的期间。触发器电路应该驱动箝位NMOSFET一个时期，该时期超过ESD事件的典型持续时间(例如，300-600纳秒)，还要避免在VDD总线的正常斜线上升期间发生箝位NMOSFET的错误触发。通过 一些示例，在正常操作期间的VDD斜线上升典型的需要1-5微秒。
[0006] 在一些IC设计中，有很少或没有放置在I/O环中的电力或接地焊盘单元。这对于图1的ESD网络方案来说是一个问题，因为触发器电路必需典型的对每10-15个I/O单元放置至少一次以便有效的驱动分布在附近I/O单元中的箝位NMOSFET。例如，将难于ESD保护在没有任何中间电力或接地单元的情况下放置的未破损的、紧密邻接的由20或更多I/O单元构成的组。另外，先进的封装选项通常会全部消除I/O环中的电力或接地单元。例如，在为倒装片封装设计的IC中，典型的使与电力和接地总线的片外连接直接下至IC核心区域中的总线上，而在I/O单元组中并不需要任何外围电力或接地单元。因此尤其需要新的ESD网络通路，其能在没有任何中间电力或接地单元的情况下完全保护很大组的紧密邻接的I/O单元。
附图说明
[0007] 通过参照附图，本发明可被更好的理解，并且本发明的数个目的、特征和优点对于本领域技术人员来说将变得显而易见。
[0008] 图1为表示现有的ESD保护网络的电路示意图；
[0009] 图2为表示根据本发明的ESD保护网络的一个实施例的电路示意图； [0010] 图3为表示根据本发明的ESD保护网络的另一个实施例的电路示意图； [0011] 图4为根据本发明的ESD触发器电路的一个实施例的示意图；
[0012] 图5为根据本发明的集成电路的有源电路的一个实施例的局部顶视图； [0013] 图6为表示根据本发明的ESD保护网络的另一个实施例的电路示意图。 [0014] 除非特别指出，在不同的附图中使用相同的参考符号表示相同的项。所述各附图不一定是按比例绘制的。
具体实施方式
[0015] 下面阐述用于执行本发明的模式的详细说明。所述说明趋于阐释本发明而不应看作是限制。
[0016] 在本发明的一个实施例中，在I/O单元组的每四个或五个I/O单元中就安置一个ESD触发器电路，而所述组中的剩余I/O单元包括ESD箝位NMOSFET(或另一种类型的ESD箝位装置)，其中ESD触发器电路驱动相邻I/O单元中的NMOSFET。按照一些实施例，触发器总线用于将第一类型的I/O单元(即带有触发器电路的那些单元)中的触发器电路的输出端与分布在第二类型的I/O单元(即带有箝位NMOSFET的那些单元)中的箝位NMOSFET(或其它类型的ESD箝位装置)的栅极耦接。在一些实施例中，两种类型的I/O单元在所有其它方面可以是相同的。在一些实施例中，在I/O单元组的一个I/O单元中的ESD触发器电路可至少驱动相邻I/O单元中的两个箝位NMOSFET。至少一些实施例实现ESD保护网络使得在没有任何中间电力或接地单元的情况下而可以保护一大组紧密相邻的I/O单元。在现有的ESD保护网络中已经将电力和接地单元用于触发器单元放置。
[0017] 图2表示根据本发明一个实施例的在一个集成电路中的以一组I/O单元形式的ESD保护网络。每个I/O单元不但可以示意的形式进行说明，如图2所示，而且可以物理布局的形式(例如，参见图5)进行说明，所述物理布局形式在IC外围占有特定的面积。如图2的实施例所示，组201包括具有I/O焊盘和ESD元件的I/O单元。在图2的I/O单元中没有示出，但假设存在期望受保护免受ESD损坏的I/O电路，类似例如P沟道MOSFET(PMOSFET)和N沟道MOSFET(NMOSFET)输出驱动器、输入缓冲器和典型包括用于正常I/O操作的其它电路部件。在一个实施例中，组201是如由放在图2中所示的元件左右侧的点表示的IC外围区域附近的较大I/O单元组的一部分。术语“I/O单元”包含只输入的单元、只输出的单元或输入和输出单元。术语“I/O焊盘”包含只传输输入信号、只传输输出信号或传输输入信号和输出信号的焊盘。
[0018] 每个I/O焊盘(例如，243)通过对于每个单元指定为二极管A1的二极管(例如，二极管245)而与VDD电源总线203耦接，并且通过指定为二极管B(例如，二极管247)的二极管而与VSS电源总线207耦接。在其它实施例中，每个I/O焊盘可包括多个焊盘，例如两个I/O焊盘或一个I/O焊盘和一个电力焊盘(电压或接地焊盘)。
[0019] 组201包括两种类型的I/O单元。第一类型I/O单元(例如，单元211，221)(此后称之为触发器I/O单元)包括ESD触发器电路(例如，231，232)。第二类型I/O单元(例如，单元209、213、215、217、219和223)(此后称之为箝位I/O单元)包括ESD箝位器件(指定为M1)，所述ESD箝位器件在所示的实施例中以NMOSFET(例如，NMOSFET241)来实现。其它实施例可包括其它类型的ESD箝位器件，例如PMOSFET、双极晶体管或半导体受控整流器(SCR)。
[0020] 触发器I/O单元(211和221)中的每个ESD触发器电路(231和232)包括用于检测ESD事件的电路。在一个实施例中，将ESD事件定义为具有例如100皮秒至60纳秒的快速上升时间特性的事件。然而，在其它实施例中ESD事件可被定义成具有其它上升时间或者通过其它特性来定义。响应于检测到ESD事件，触发器电路驱动触发器总线205至近似等于VDD总线203的电压电平以使箝位I/O单元(例如，209、213、215、217、219和223)的M1箝位器件导电，从而从VDD总线203至Vss总线207使ESD事件的电流放电。 [0021] 在示出组201中的ESD保护网络的操作的一个例子中，正ESD事件关于接地Vss总线207而与I/O焊盘233耦接。这通过正向偏压A1二极管235而在VDD总线203上产生具有较大压摆率(dV/dt)的电压。触发器电路231和232检测VDD总线203上的快速dV/dt，并且相应的将触发器总线205驱动至近似等于VDD总线203的电压电平的电压电平，这使得每个M1箝位NMOSFET都导电。以这种方式，VDD总线203通过并行操作的多个M1箝位NMOSFETDE漏极到源极电导而向地放电。图2中所示的ESD网络也对其它类型的ESD事件放电。
[0022] 图2所示实施例的一个优点是用于保护I/O单元组201的ESD网络的所有元件都存在于I/O单元本身内。注意在图2的实施例中对于ESD保护不需要电力或接地单元。在一些实施例中，这对于现有技术的分布式轨道箝位网络也可以是极大的改进。 [0023] 图2示出了组201中的八个I/O单元。然而，组201可包括两个以上的触发器和箝位单元，它们定位于与单元209和单元223相邻。在一个实施例中，触发器I/O单元对于大约每四个或五个箝位I/O单元被放置一次。在其它实施例中，可以改变该放置频率。在一些实施例中，所述放置频率可以在每一个至二十个箝位I/O单元一个触发器I/O单元的范围内。在一个实施例中，组201可通过成百个或甚至上千个I/O单元在整个IC周围形成一个闭合的环。在这种情况下，VDD总线203和Vss总线207还可以在IC外围形成未破损的环。在其它实施例中，一个IC可包含多组类似于图2的I/O单元或者具有其它设计。这多个I/O组中的每一个可以利用相同或不同的VDD总线和Vss总线。在一些实施例中，I/O组只安置在集成电路的外围附近。在其它实施例中，I/O组可被部分或专有的安置在IC核心区域内。
[0024] 图3表示根据本发明的集成电路的一组I/O单元301的另一个实施例。在图3的实施例中，ESD保护网络包括一个额外的升压总线302。与图2的网络相比，升压总线302而非VDD总线303对触发器电路(例如，I/O单元315中的触发器电路331)供电。所述组301中的每个I/O焊盘通过A2二极管(例如，I/O单元313中的二极管329)与升压总线
302耦接。
[0025] 该网络的一个特征是ESD触发器电路现在通过升压总线302与任何受力I/O焊盘耦接，所述升压总线302与较高ESD电流的VDD总线303分开。在例如施加给关于接地的Vss总线307的I/O焊盘321的正ESD事件期间，初级(较高电流)ESD路径通过正向偏压A1二极管327到达VDD总线，然后通过每个M1箝位电路到达Vss总线307。由于较高的ESD电流(例如，2-4安培或更大)，沿该路经会发生极大的IR压降，使得M1箝位NMOSFET漏极到源极电压(Vds) 通常是受力I/O焊盘上的电压的一半或更小。次级(较低电流)ESD路径是通过正向偏压A2二极管329到达升压总线302，其用于给触发器供电。然后触发器电路检测升压总线302上的dV/dt瞬变值，并通过触发器总线305将M1箝位栅极近似驱动至升压总线电压。驱动M1箝位栅极需要非常小的电流。因此，由于沿升压总线和触发器总线发送的非常小的ESD电流，所以A2二极管会引发二极管压降(～0.8V)，但在受力I/O焊盘321和M1箝位的栅极之间存在非常小的IR压降。实际上在ESD事件期间没有给予任何极大IR压降的情况下，可以使升压总线和触发器总线非常窄且有抵抗力。因此，由于触发器电路通过低IR压降升压总线302而不是通过高IR压降VDD总线303而与受力I/O焊盘耦接这样的事实，用于多个M1箝位电路的栅极到源极电压(Vgs)典型的大于漏极到源极电压(Vds)。在这些偏压条件下，箝位NMSFET的内阻(on-resistance)近似与Vgs成反比。这有助于使分布式轨道箝位网络性能最大化且使执行给定性能等级的耐用ESD保护电路所需的布局区域最小化。图3中所示的“升压”ESD网络可提供比图2中所示的非升压电路增强的ESD保护。升压ESD保护网络的更详细解释和例子可见诸于美国专利号6724603。 [0026] 如在图2的ESD网络中，组301包括两种类型的I/O单元，例如触发器I/O单元和箝位I/O单元。在图3中示出了具有触发器电路331的单触发器I/O单元315。还示出了带有指定为M1(例如，323)的ESD箝位器件(在所示的实施例中以NMOSFET实现)的多个箝位I/O单元(例如，309、311、313、317)。图3示出了组301中的五个I/O单元。组301可包含如通过在I/O单元309的左侧和在I/O单元317的右侧示出的三点表示的两种类型的附加I/O单元。在图3的ESD网络中，I/O组中的每四个或五个I/O单元包含一个触发器电路，用于驱动剩余邻近I/O单元中的箝位NMOSFET。然而，在其它实施例中，在箝位I/O单元中放置触发器I/O单元的频率可以改变。组301可在整个IC四周形成一个闭合环，或者可以形成IC中的多个I/C组 之一。注意在图3中没有示出电力单元或接地单元。用于保护I/O单元组301的ESD网络的所有元件都存在于I/O单元自身内。
[0027] 在一个实施例中，多个ESD触发器电路可并行操作来驱动单触发器总线(例如，305)。在另一个实施例中，触发器总线可被分割使得单触发器电路(例如，331)驱动触发器总线分割段。在本实施例中，每个ESD箝位器件将由单触发器电路驱动。在其它实施例中，升压总线(例如，302)也可被分割。
[0028] 图2和3中所示的ESD网络的优点是：在I/O组内对于电力或接地单元放置频率没有任何ESD特定规则的情况下，它们可为IC设计提供鲁棒的ESD保护。这可大大增加I/O环设计者的设计选择和灵活性。在一个实施例中，可在I/O环中非常稀少的放置电力或接地单元(即，对于每20个I/O单元或更多放置一次)。在另一个实施例中，I/O环可不包含任何电力或接地单元，如可以是用于对于倒装晶片封装所结合的一些集成电路的情况。由于不要求触发器和箝位I/O单元中之外的ESD元件，用于一个I/O单元组的完全有源MOSFET轨道箝位ESD保护电路可被整体包含在所述组中的I/O单元的物理限度内。 [0029] 图4为ESD触发器电路331的一个实施例的电路示图。触发器电路331包括由电容元件405和电阻元件407构成的RC电路，用于检测升压总线302上的dV/dt瞬变值。如果电压上升时间足够快(例如，60ns或更少)，则晶体管409被开启足够长的时间以便将节点410降低至Vss总线307的电压(逻辑电平低)。然后反相器417输出大约等于升压总线302的电压(逻辑电平高)到触发器总线305上以开启M1箝位器件(例如，图3中的323)。
电流源411和电容元件415用作一个延时电路(delay-on circuit)，用于将反相器417的输入在适于使ESD事件完全放电的时期内(例如，对于一些实施例典型的为300-600ns)保持较低的状态。
[0030] 在一些实施例中，触发器电路331还可包括VDD升压电路(图4中未示)。VDD升压电路可用于将升压总线电压提高至在直接施加给 VDD总线的正ESD事件期间施加给VDD总线的电压。升压电路可包括电压比较电路，并且如果VDD总线的电压在ESD事件期间超过升压总线，则升压电路将升压总线上拉至VDD总线的电压。
[0031] 图4表示可在图3的ESD保护网络中执行的一种类型的ESD触发器电路。通过使用VDD总线而非升压总线给触发器电路供电，而可将该触发器电路用于图2的非升压网络。其它实施例可实现其它类型的ESD触发器电路，例如包括其它类型的RC或瞬变检测器触发电路或电压阈值检测器触发电路。
[0032] 图5为在集成电路501的I/O单元组(例如301)内的两个I/O单元的有源电路(例如，晶体管、电容器、电阻器、二极管)的物理布局的局部顶视图。在一个实施例中，所述有源电路包括具有在如使用体半导体(例如，硅、SiGe、GaAs)器件的衬底的半导体材料中实现的部分的器件。在另一个实施例中，所述有源器件可以绝缘体上覆硅(SOI)结构实现。图5表示对于两个I/O单元(箝位I/O单元313和触发器I/O单元315)的有效面积的物理布局的部分。假设可在图5所示的单元的左侧和右侧发现其他(两种类型的)I/O单元。
在一个实施例中，I/O单元313和315位于IC的外围I/O环中。
[0033] 如图5所示，用于单元313和315的有源电路物理布局每个都是按照一个有源电路平面布置布置的，所述有源电路平面布置对于两种类型的I/O单元是类似的。例如，两个单元的A1二极管(327和337)都位于每个平面布置的相同区域中。此外，B二极管(例如，325和335)、A2二极管(329和339)、NMOSFET缓冲器(单元313的缓冲器507和单元315的缓冲器514)和PMOSFET缓冲器(单元313的缓冲器505和单元315的缓冲器511)位于所述平面布置的相同区域中。此外，单元313包括附加的I/O电路539，单元315包括附加的I/O电路541，它们在图5中都是被部分示出的，并且位于所述平面布置的相同区域中。 [0034] 在所示的实施例中，箝位I/O单元313包括位于NMOS输出缓冲器507和PMOS输出缓冲器505之间的M1箝位器件323。对于组 301的其它箝位I/O单元(例如，单元309、
311和317)，M1箝位器件位于与在单元313中的平面布置的相同区域中。 [0035] 在所示的实施例中，触发器I/O单元315的触发器电路331位于NMOS输出缓冲器
514和PMOS输出缓冲器511之间的区域531中。区域531驻存在与M1箝位器件323驻存在箝位I/O单元313内相同的触发器I/O单元315的有源电路平面布置的区域中。图5中所示的区域531包括若干个有源器件(如矩形所示)，例如包括电容元件405和电阻元件
407。器件545是反相器417中的PMOSFET上拉晶体管。如果存在，组301的其它触发器I/O单元还包括位于与在单元315中相同的平面布置区域(例如531)中的ESD触发器电路。
区域531在其它实施例中可包括其它器件。
[0036] 在图5的实施例中，箝位I/O单元313中的M1箝位器件323和触发器I/O单元315的区域531中的触发器电路331具有大约相同的物理尺寸，并占用它们各自I/O单元的平面布置的相同物理布局面积。由于这个原因，在该箝位/触发器电路区域中什么也不放也可以产生单个基础I/O单元平面布置的设计布局。可通过插入M1箝位器件(例如，323)或触发器电路(例如331)从该基础I/O单元平面布置设计箝位I/O单元或触发器I/O单元。对于I/O组(例如，图3中的I/O组301)的设计那么就可通过根据需要放置箝位I/O单元或触发器I/O单元而容易的产生。这种利用具有可互换M1箝位或触发器电路的基础I/O单元平面布置的处理方案提供了在I/O单元组中执行ESD网络的非常有效的装置。 [0037] 在一些实施例中，基础I/O单元的平面布置被配置使得在将要由M1箝位器件或触发器电路占用的区域内可容易的对升压总线302、VDD总线303、触发器总线305和Vss总线
307做出连接。
[0038] 在一些实施例中，触发器电路331和M1箝位器件323占用I/O单元的平面布置的相同布局面积。另外，两个ESD元件中的较小者可能浪费I/O单元中的一些区域，因为基础I/O单元平面布置必须适应两个ESD元件中的较大者。因此，当在例如SPICE中运行ESD网 络电路模拟以确定M1箝位器件的尺寸、触发器电路元件的尺寸和在一组I/O单元中的最佳触发器电路放置频率(触发器I/O单元放置频率)时，该相等区域的考虑可能是一个约束。 [0039] 再参照图5，集成电路的其它组的其它I/O单元可具有带有不同平面布置的其它物理布局。例如，图5的布局示出了与ESD电路(例如，M1箝位器件、A1二极管、A2二极管、B二极管和触发器电路)混合的PMOSFET缓冲器(例如，505)和NMOSFET缓冲器(例如，507)。然而，在其它实施例中，这些区域可与ESD器件分开，或者在其它配置中混合。而且在其它实施例中，ESD器件可与I/O单元的其它I/O电路(例如，539和541)混合，而不是如图5所示的分开。另外在其它实施例中，I/O单元的平面布置可具有除图5所示之外其它的形式。例如，被设定仅作为输入的I/O单元并不需要包括PMOSFET和NMOSFET输出缓冲器。I/O单元的其它实施例可包括其它电路。
[0040] 图6为根据本发明的集成电路的一组I/O单元601的另一个实施例的电路图。图6的ESD保护网络类似于图3的ESD保护网络，除了具有ESD触发器电路(例如，625)的第一类型的I/O单元(例如，615)还包括一个箝位器件，其被指定为M2箝位器件(例如621)且通过NMOSFET来实现。第二类型的I/O单元(例如，613)与前述相同，也带有M1箝位器件(例如，623)。在一个实施例中，M2箝位器件占用的I/O单元的物理布局面积比M1箝位器件小。
[0041] 当触发器电路625和M2箝位器件621的组合物理布局面积大约等于M1箝位器件(例如，623)的物理布局面积时，图6的实施例是最有效的。类似于参照图5所述的构成，可产生基础I/O单元平面布置，其允许可互换地放置例如在区域531中的组合触发器电路和M2箝位器件(用于产生第一类型的I/O单元或M1箝位器件(用于产生第二类型的I/O单元)。
[0042] 对于一些IC应用，包括第一类型的I/O网络中的M2箝位器件和触发器电路和第二类型的I/O单元中的M1箝位器件可对整个网络有利的提供更大的放电能力，同时使组合ESD元件的物理布局面积最小。
[0043] 在一个实施例中，集成电路包括多个I/O单元。所述多个I/O单元中的每个I/O单元是第一类型或第二类型之一。所述第一类型的每个I/O单元包括用于检测ESD事件的ESD触发器电路。所述第二类型的每个I/O单元包括ESD箝位器件，其用于提供响应通过第一类型I/O单元的ESD触发器电路检测到ESD事件而根据ESD事件放电的放电路径。所述第二类型的每个I/O单元不包括由I/O单元的ESD箝位器件对其进行响应的ESD触发器电路。
[0044] 在一个实施例中，集成电路包括多个I/O单元。每个单元都具有按照有源电路平面布置的有源电路物理布局。所述多个I/O单元的第一子集I/O单元中的每一个在其有源电路平面布置的相同指定区域处都包括ESD箝位器件。所述多个I/O单元的第二子集I/O单元的每一个在其有源电路平面布置的相同指定区域处包括用于ESD触发器电路的电路。 [0045] 在一个实施例中，集成电路包括位于单元组中的多个I/O单元。所述多个I/O单元中的每个I/O单元包括I/O焊盘，并且所述多个I/O单元中的每个I/O单元是第一类型或第二类型之一。所述多个I/O单元的每个I/O单元具有按照有源电路平面布置的有源电路物理布局。所述第一类型的每个I/O单元包括用于检测ESD事件的ESD触发器电路。对于第一类型的每个I/O单元，ESD触发器电路的电路位于其有源电路平面布置的相同指定区域处。所述第二类型的每个I/O单元包括用于响应通过第一类型I/O单元的ESD触发器电路检测到ESD事件而根据ESD事件放电的放电路径的ESD箝位器件。所述第二类型的每个I/O单元不包括由I/O单元的ESD箝位器件对其进行响应的ESD触发器电路。对于第二类型的每个I/O单元，ESD箝位器件位于其有源电路平面布置的相同指定区域处。 [0046] 虽然已经示出和说明了本发明的特定实施例，但本领域技术人员应该意识到，基于此处的教导，在不脱离本发明和其更宽方面的情况 下，可做出进一步的变化和修改，因此，后附权利要求在其范围内包括在本发明真实精神和范围内的所有这种变化和修改。
