本发明涉及一种像素单元阵列架构，其具有离子植入区作为所述阵列中像素的相邻有源区之间的隔离区。在一个示范性实施例中，本发明提供使邻近像素单元的n型感光区分离的经离子掺杂的p-阱区。所述像素单元具有增加的填充因数而不会遇到与常规的浅沟槽隔离区相关联的缺点。
1.一种隔离区，其用于隔离两个相邻的像素单元，所述区包含：一材料层，其经掺杂为第一导电类型；
至少三个植入区的垂直叠加，所述至少三个植入区经掺杂为所述第一导电类型，所述至少三个植入区形成于所述材料层中且使所述相邻像素单元的相邻有源装置隔离，所述至少三个植入区至少延伸到所述有源装置的底部；及一经掺杂的表面层，其通过掺杂所述材料层形成并布置于所述垂直叠加上且延伸到所述材料层的顶表面，以在所述相邻有源装置之间提供隔离。
2.根据权利要求1所述的隔离区，其中所述材料层为形成于半导体衬底上的p型外延层。
3.根据权利要求2所述的隔离区，其中所述至少三个植入区包含多个p型植入区。
4.根据权利要求2所述的隔离区，其中所述至少三个植入区包含p阱区。
5.根据权利要求1所述的隔离区，其中所述至少三个植入区位于相邻像素单元的n型电荷积聚区之间。
一光传感器，其形成于第一导电类型的材料层中，所述光传感器包含：一第二导电类型的有源电荷积聚区；
一第一增强层，其位于所述有源电荷积聚区上且经掺杂为所述第一导电类型；及一隔离区，其位于与所述光传感器的一侧相邻处，所述隔离区包含：多个植入区，其经掺杂为所述第一导电类型和掺杂到相同的第一浓度；及一经掺杂的表面层，其通过掺杂所述材料层形成，其中，所述经掺杂的表面层布置于所述多个植入区上且延伸到所述材料层的顶表面，且其中所述经掺杂的表面层经掺杂为所述第一导电类型和掺杂到高于所述第一浓度的第二浓度。
7.根据权利要求6所述的像素单元，其中所述多个植入区形成p阱区。
8.根据权利要求6所述的像素单元，其中所述第一增强层为p+增强层。
9.根据权利要求6所述的像素单元，其进一步包含具有栅极的转移晶体管，所述栅极位于所述电荷积聚区的与所述隔离区相反的一侧上。
10.根据权利要求9所述的像素单元，其中所述转移晶体管栅极相对于所述光传感器成一角度。
11.根据权利要求10所述的像素单元，其中所述转移栅极位于所述光传感器的拐角处。
12.根据权利要求9所述的像素单元，其中所述转移晶体管为所述像素的第一有源区的一部分，且其中所述像素的与所述第一有源区物理上分离的第二有源区包含至少一个用于从所述像素单元产生信号的晶体管。
13.根据权利要求11所述的像素单元，其中所述第一和第二有源区通过导电互连件电连接。
14.根据权利要求12所述的像素单元，其中所述导电互连件包含内埋式导体。
15.根据权利要求12所述的像素单元，其中所述导电互连件包含金属化层。
至少三个植入区，其经掺杂为第一导电类型并垂直地布置于所述衬底中相邻像素单元的光传感器的至少部分之间，且至少延伸到所述相邻像素单元的底部；及一经掺杂的表面层，其通过掺杂所述材料层形成，所述经掺杂的表面层布置于所述至少三个植入区上且延伸到所述衬底的顶表面，用作所述相邻像素单元的所述光传感器的部分之间的隔离区。
17.根据权利要求16所述的像素阵列，其中所述至少三个植入区形成p阱区。
18.根据权利要求16所述的像素阵列，其中所述至少三个植入区包含：至少一个p型离子植入区，其经掺杂到第一浓度；及所述掺杂的表面层为p+型增强层，其恰好位于所述表面下方且经掺杂到高于所述第一浓度的第二浓度。
19.根据权利要求16所述的像素阵列，其中所述至少三个植入区形成于所述光传感器的两个电荷积聚区之间，所述电荷积聚区经掺杂为第二导电类型。
20.根据权利要求16所述的像素阵列，每一像素单元进一步包含用于将光电荷转移到存储节点的转移晶体管栅极，其中所述转移栅极的至少一部分相对于所述光传感器成一角度。
21.根据权利要求20所述的像素阵列，其中所述两个相邻像素单元共享用于从每一像素产生信号的共用像素组件。
22.根据权利要求21所述的像素阵列，其中所述共用像素组件布置于分裂式主干布局中。
23.根据权利要求16所述的像素阵列，其中浅沟槽隔离区使所述相邻像素单元的其它部分隔离。
一成像装置，其电耦合到所述处理器，所述成像装置包含像素阵列，所述阵列包含：多个像素单元，其形成于第一导电类型的且具有第一掺杂浓度的材料层中，每一像素单元均具有包含光电荷积聚区的光传感器，以用于响应于光而产生光电荷；及一隔离区，其形成于相邻像素单元的两个电荷积聚区之间，所述隔离区包含：至少三个植入区，其经掺杂为所述第一导电类型并延伸到所述电荷积聚区下方，掺杂到高于所述第一掺杂浓度的浓度；及一经掺杂的表面层，其通过掺杂所述材料层形成并布置于所述至少三个植入区上且延伸到所述材料层的顶表面，且经掺杂为所述第一导电类型，掺杂到高于所述第一掺杂浓度的浓度。
25.根据权利要求24所述的系统，其中所述至少三个植入区包含位于两个n型电荷积聚区之间的多个p型掺杂区。
26.根据权利要求24所述的系统，其中浅沟槽隔离区形成于所述相邻像素单元之间，以隔离除所述电荷积聚区之外的区域。
多个像素单元，其形成于第一导电类型的且具有第一掺杂浓度的材料层中，每一像素单元均具有包含光电荷积聚区的光传感器，以用于响应于光而产生光电荷；及一隔离区，其形成于相邻像素单元的两个电荷积聚区之间，所述隔离区包含：至少三个植入区的垂直叠加，所述至少三个植入区经掺杂为所述第一导电类型，所述至少三个植入区形成于所述材料层中且延伸到所述电荷积聚区下方，且经掺杂为所述第一导电类型，掺杂到高于所述第一掺杂浓度的浓度；及一经掺杂的表面层，其通过掺杂所述材料层形成并布置于所述至少三个植入区上且延伸到所述材料层的顶表面，且经掺杂为所述第一导电类型，掺杂到高于所述第一掺杂浓度的浓度。
28.根据权利要求27所述的成像器，其中所述多个像素单元为CMOS像素单元。
在第一导电类型的材料层中形成光传感器，所述光传感器包括经掺杂为第二导电类型的电荷积聚区；
在所述材料层中执行第一离子植入以在相邻所述电荷积聚区的第一侧处形成所述第一导电类型的第一植入区；及在所述材料层中所述第一植入区上方执行第二离子植入以形成第二植入区，所述第二植入区也经掺杂为所述第一导电类型；
在所述材料层中所述第二植入区上方执行第三离子植入以形成第三植入区，所述第三植入区也经掺杂为所述第一导电类型；
在所述材料层中所述第三植入区上方执行第四离子植入以形成经掺杂的表面层，所述经掺杂的表面层布置在和延伸到所述材料层的表面处，所述第四植入区也经掺杂为所述第一导电类型。
30.根据权利要求29所述的方法，其进一步包含形成第一和第二晶体管的动作，其中所述晶体管分别位于所述像素的第一和第二有源区中，所述第一和第二有源区物理分离。
31.根据权利要求29所述的方法，其进一步包含形成具有栅极的转移晶体管的动作，所述栅极至少部分地相对于所述光传感器成一角度。
32.根据权利要求31所述的方法，其中所述转移晶体管栅极经形成以使得其由相邻所述像素单元的另一像素单元所共享。
33.根据权利要求31所述的方法，其中所述执行所述第一离子植入、第二离子植入、第三离子植入和第四离子植入的动作包含形成p阱区的动作，且所述执行第四离子植入的动作包含在所述第三植入区上方形成p+增强区的动作。
34.根据权利要求31所述的方法，其中所述形成所述第四植入层的动作包含在所述第三植入区和所述电荷积聚区上方执行硼离子的毯覆式沉积。
35.根据权利要求31所述的方法，其进一步包含在所述像素单元中形成浅沟槽隔离区。
一像素阵列，其包含形成于衬底中且以行和列形式布置的多个像素单元，所述阵列包含：第一对相邻像素单元，其形成于衬底中；
至少三个植入区，其经掺杂为所述第一导电类型并垂直地形成于所述衬底中所述相邻像素单元的光传感器的至少部分之间，所述至少三个植入区从所述衬底的表面延伸进入所述衬底到所述光传感器的至少一底部，且用作所述相邻像素单元的所述光传感器的所述至少部分之间的隔离区；及一经掺杂的表面层，其通过掺杂所述衬底形成，所述经掺杂的表面层布置于所述至少三个植入区上且延伸到所述衬底的顶表面，以在所述相邻像素单元的所述光传感器的所述至少部分之间提供隔离。
37.根据权利要求36所述的成像器装置，其中所述成像器为CMOS成像器，且所述像素单元为CMOS像素。
38.根据权利要求36所述的成像器装置，其进一步包含第二对相邻像素单元，其中所述隔离区形成于所述第一和所述第二对相邻像素单元中的每一对的至少一部分之间的区域中。
39.根据权利要求38所述的成像器装置，其中所述第一和所述第二对像素单元包括列相邻的像素单元。
40.根据权利要求36所述的成像器装置，其中所述隔离区包含恰好形成于所述衬底的所述表面下面的掺杂区。
成像器像素的植入式隔离区
技术领域
[0001] 本发明大体上来说涉及数字图像传感器，且更明确地说，本发明涉及成像器阵列中的隔离的像素单元。
背景技术
[0002] 通常，数字成像器阵列包括像素单元的焦平面阵列，所述单元中的每一者均包括例如光栅极、光导体或光电二极管的光传感器。在CMOS成像器中，读出电路连接到每一像素单元，其通常包括源极跟随器输出晶体管。光传感器将光子转换成电子，所述电子通常被转移到一连接到源极跟随器输出晶体管的栅极的存储区(例如，浮动扩散区)。可包括电荷转移装置(例如，晶体管)以用于将电荷从光传感器转移到浮动扩散区。另外，所述成像器单元通常具有用于在电荷转移之前将浮动扩散区重置到预定电荷电平的晶体管。源极跟随器晶体管的输出通过行选择晶体管门控为像素输出信号。
[0003] 举例来说，在美国专利第6,140,630号、美国专利第6,376,868号、美国专利第6,310,366号、美国专利第6,326,652号、美国专利第6,204,524号和美国专利第6,333,205号中描述了示范性CMOS成像电路、其处理步骤和成像电路的各种CMOS元件的功能的详细描述，每一者均转让给Micron Technology，Inc。前述专利中的每一者的揭示内容的全文以引用的方式并入本文中。
[0004] 参看图1和图2，其分别说明常规的CMOS像素传感器单元100的俯视图和横截面图，当入射光187照射光电二极管光传感器120的表面时，在硅中产生电子/空穴对。所产生的电子(光电荷)收集在恰好处于光电二极管光传感器120的p+表面层123下方的n型积聚区122中。光电荷经由转移晶体管106而从初始电荷积聚区122移动到浮动扩散区110。浮动扩散区110处的电荷通常通过源极跟随器晶体管108而转换成像素输出电压，且随后经由行选择晶体管109而在列输出线111上输出。
[0005] 常规的CMOS图像(例如图1中所示)通常实现约百分之五十或更小的填充因数，意味着小于像素100的一半被用作将光转换成电荷载流子的光传感器。如图1中所示，仅单元100的一小部分包含感光元件(即，光传感器120)。像素单元100的剩余部分包括展示为衬底101中的浅沟槽隔离(STI)区或硅局部氧化(LOCOS)区的隔离区102(图2)、耦合到转移晶体管106的转移栅极106′的浮动扩散区110，以及具有各自的栅极107′、108′和109′的重置晶体管107、源极跟随器晶体管108和行选择晶体管109的源极/漏极区115。
此外，随着总的像素面积不断减少(归因于所期望的缩放)，已变得日益重要的是制造利用最小数量的表面积的高灵敏度光传感器，和/或开发针对单元中的非感光组件的更有效的像素阵列布局，从而为感光区提供增加的尺寸。
[0006] 如以上所简要提及的，浅沟槽隔离(STI)是一项可用于使像素阵列中的像素彼此隔离或使其它集成结构彼此隔离的技术。如图2中所描述，STI区102通常形成为形成于衬底101中的隔离沟槽117，以使一个像素的有源区与其它像素单元的有源区隔离。在典型STI隔离结构102中，沟槽117蚀刻于衬底101中且填充有一个或一个以上介电材料层125，以在衬底内在相邻有源区之间提供物理和电势垒。举例来说，可通过蚀刻沟槽117并接着以电介质125(例如化学气相沉积(CVD)或高密度等离子(HDP)氧化硅或二氧化硅(SiO2))来填充沟槽117而形成STI结构102。接着通过化学机械平坦化(CMP)或回蚀工艺使经填充的沟槽平坦化，以使得电介质125仅保留在沟槽117中，且其上表面保持与硅衬底101的表面齐平。为进一步增强隔离，可在直接处于沟槽117下面的区域140中将离子植入硅衬底101中。
[0007] 此外，尽管较深的STI区102可提供更好的隔离，但存在关于可形成的STI区102的深度的限制。如果STI区102过于深，则以氧化物层125填充沟槽117可能会在经填充的沟槽117中产生空隙或裂痕116。另外，形成过于宽的隔离沟槽117占用像素单元100中本可作为感光区的区域，从而减少了像素100的填充因数。
[0008] 因此需要一种具有充分的像素隔离且具有增加的填充因数的像素阵列。
发明内容
[0009] 在各种示范性实施例中，本发明提供一种像素单元阵列架构，其具有离子植入区作为所述阵列中的像素的相邻有源区之间的隔离区。举例来说，在一个示范性实施例中，本发明提供使邻近像素的光传感器分离的经离子掺杂的阱区。使用植入式隔离区减少了光传感器之间所必需的间距，从而为像素提供增加了的填充因数，而不会遇到与常规的浅沟槽隔离区相关联的某些缺点。
[0010] 根据本发明的示范性实施例，为进一步改进光传感器的填充因数，邻近像素单元可共享包括操作以读出来自像素的信号的部件的像素组件。另外，还可使用成角度的转移栅极。
附图说明
[0011] 从以下说明本发明的优选实施例的详细描述和附图中将显而易见本发明的额外优点和特征，在附图中：
[0012] 图1为常规CMOS像素单元的俯视图；
[0013] 图2为沿线I-I′截取的图1的像素单元的横截面图；
[0014] 图3为根据本发明第一示范性实施例所构造的两个相邻像素单元的一部分的横截面图；
[0015] 图4为根据本发明第二示范性实施例所构造的像素阵列的一部分的俯视图；
[0016] 图5为根据本发明第三示范性实施例所构造的像素阵列的一部分的俯视图；
[0017] 图6为根据本发明第四示范性实施例所构造的像素阵列的一部分的俯视图；
[0018] 图7为具有根据本发明所构造的像素单元阵列的CMOS成像器芯片的框图；和[0019] 图8为采用根据本发明所构造的CMOS成像器的处理系统的示意图。
具体实施方式
[0020] 在以下详细描述中，参看附图，所述附图形成本文的一部分且通过说明来展示可实践本发明的特定实施例。充分详细地描述所述实施例以使得所属领域的技术人员能够实践本发明，且应理解可利用其它实施例，且可在不偏离本发明的精神和范围的情况下进行结构、逻辑和电方面的改变。所描述的处理步骤的进行例示本发明的实施例；然而，步骤的顺序并不限于本文所阐述的顺序，且除必需以特定次序发生的步骤以外，可如此项技术中所已知地来改变步骤的顺序。
[0021] 如本文所使用的术语“晶片”和“衬底”应理解为包括硅、外延硅、绝缘体上硅(SOI)或蓝宝石上硅(SOS)技术、掺杂和非掺杂半导体，和其它半导体结构。此外，当在以下描述中提及“晶片”或“衬底”时，可能已利用先前的处理步骤以在基础半导体结构或基底之中或之上形成区、接面或材料层。另外，半导体不必基于硅，而可基于硅锗、锗、砷化镓或其它半导体。
[0022] 如本文所使用的术语“像素”是指含有用于将光子转换为电信号的光传感器和相关联的晶体管的光电元件单位单元。出于说明目的，图中说明代表性像素且在本文中描述其形成；然而，多个相同像素的制造通常同时进行。因此，以下详细描述不应被视为是限制性的，且本发明的范围仅由所附权利要求书界定。
[0023] 如本文所使用的术语“成一角度”、“成角度”及“倾斜”应解释为意味着相对于某一规定参考点成任意角度，不完全平行或不完全垂直。因此，当物件的一部分与某一参考点相交而形成非0°、90°或180°的角度时，认为所述物件相对于所述参考点“成角度”、“成一角度”或“倾斜”。
[0024] 现参看图式，图中相同数字表示相同元件，图3描述根据本发明构造的两个相邻像素单元301、302的横截面图，所述两个相邻像素单元301、302具有被隔离区222分离的光传感器303、304。明确地说，隔离区222由至少一个p阱离子植入物250组成，所述至少一个p阱离子植入物250形成在处于p+衬底上方的p型外延层300中的两个n型电荷积聚区313、314之间。所说明的隔离区222开始于外延层300的上表面处，且结束于外延层300中比相邻电荷积聚区313、314的深度更深的某一深度处。
[0025] 根据优选实施例，隔离区222由若干p阱离子植入物250形成，所述p阱离子植入物250有效地形成固态p阱隔离区222。每一离子植入区250通过将适当离子(例如硼)3 11 15
植入p型外延层300的预定区域中而形成。植入物250的掺杂浓度可在每cm 约1e 到1e个原子的范围内。光传感器303具有上部p+增强层323，且类似地，光传感器304具有p+增强层324，每个层恰好位于外延层300的上表面下方。类似地，离子植入式隔离区222在接近外延层300的表面处具有p+增强层251。应理解，尽管所述p+增强层以不同数字323、
324及251来表示，但其可形成为一个或一个以上毯覆式增强沉积层。另外，p+增强层251的离子浓度可高于植入区250的离子浓度。
[0026] 每一像素单元301、302均具有用于响应于入射光产生光电荷的光传感器303、304。光传感器303、304说明性地为p-/n-/n+光电二极管，但应理解，本发明并不限于光电二极管光传感器或具有特定n型或p型浓度的光电二极管。光电荷积聚在n型积聚区313、
314中，且分别由转移晶体管315、316转移到相关联的浮动扩散区309、310。其它像素电路(未展示)连接到每一浮动扩散区309、310，用以产生并读出表示转移到浮动扩散区309、
310的电荷量的信号。此读出电路可包括如上文参看图1所描述的源极跟随器晶体管和行选择晶体管，及例如上文提及的专利中描述的其它已知四晶体管(4T)像素单元电路。
[0027] 根据此示范性实施例，相比上文所论述的常规STI区102(图2)，本发明的离子植入式隔离区222具有如果干优点。首先，植入式隔离区222的形成除减少与STI沟槽中氧化物层的沉积相关联的裂痕和/或空隙外，还减轻与STI沟槽相关联的应力和硅错位。实际上，隔离区222可形成于外延层300中比常规STI区(图2中的102)更深，从而防止在隔离区222下面的不需要的电荷流动。
[0028] 其次，尽管常规STI区常常为电子产生/反应(其导致暗电流)之处，但以离子植入式隔离区222替代STI区可将此暗电流分量从热点缺陷(hot pixel defect)消除。因为对于离子植入式隔离区222，暗电流或电子产生均不是主要关心的，所以相邻单元301、302中的每一光传感器303、304的有源区(即，n型积聚区313、314)可经定位而比当使用常规隔离沟槽时更靠近彼此且更靠近隔离区222的侧壁。因此，隔离区222与每一n型积聚区313、314之间所必需的间距可减半，其有利地增加像素单元301、302的填充因数，这是因为更多的像素表面面积可为感光性的。
[0029] 另外，应理解，其它隔离技术(包括但不限于STI)可结合本发明使用，以在像素阵列的其它区域中提供隔离。举例来说，尽管植入式隔离区222优选用于使邻近光传感器303、304彼此隔离，但其它像素组件(如晶体管)可用其它隔离技术(包括但不限于STI区或LOCOS区)来分离。
[0030] 图4表示根据本发明第二示范性实施例所构造的像素阵列198的一部分的俯视图。如图4中所示，两个邻近像素单元201、202各分别具有关联的光传感器203、204。光传感器203、204的有源区(因为其在所述单元的俯视透视图中不可见而被描述为虚线)可能包含(例如)光电二极管的积聚区。光传感器203、204被隔离区320(其优选为STI隔离区)分离。
[0031] 延伸到隔离区320中的是与像素阵列198的相邻行中的像素对相关联的主干区(trunkregion)340。主干区340可包括用于像素的晶体管和浮动扩散区(与那些由像素201、202所共享的晶体管和浮动扩散区类似)的有源区。
[0032] 根据本发明的离子植入式隔离区222位于光传感器203、204的与隔离区320相反的任一侧上。离子植入式隔离区222用于使光传感器203、204与阵列198的同一列中的相邻像素上的各自的光传感器区隔离。当光传感器203、204的有源区为n型积聚区时，离子植入式隔离区222可包含p阱区，所述p阱区在p阱的顶部上具有p+增强层。因此，植入式隔离区222可与以上参看图3所论述的隔离区222相同。
[0033] 在图4的实施例中，每一像素单元201、202具有用于个别对转移晶体管的转移栅极215、216；转移栅极的至少一个边缘229优选地相对于光传感器203、204成角度，以改进像素单元201、202的填充因数。位于光传感器203、204的拐角处的转移晶体管将由光传感器203、204产生的光电荷经由转移栅极215、216而转移到共享浮动扩散区210，所述浮动扩散区210用作像素201、202的共用存储节点。此实施例中的其它共享的像素组件包括具有栅极206′的重置晶体管206，其位于浮动扩散区210的与光传感器203、204相反的一侧上。源极/漏极区217位于重置晶体管栅极206′的第二侧上，且能够接收电源电压Vaa-pix。浮动扩散区210还电连接到源极跟随器晶体管207的栅极207′，所述源极跟随器晶体管
207具有耦合到Vaa-pix的漏极。源极跟随器晶体管207基于存储在浮动扩散区210处的电荷产生电压输出信号。具有栅极208′的行选择晶体管208具有连接到源极跟随器晶体管
207的源极的漏极，用以选择性地将像素信号读出到列线220。
[0034] 图5以俯视图展示本发明的第三示范性实施例。应理解，虽然有可能此第三实施例的横截面可如图3中所说明地来绘制，但所述第三实施例包括并未在图3中展示的保留像素组件的独特布局。第三示范性实施例包括分别具有关联的光传感器213、214的两个邻近像素单元211、212。光传感器213、214被隔离区320(其可为STI区)分离。如以上参看图4所论述，用于相邻行中的像素的主干区340可延伸到隔离区320中。
[0035] 每一像素单元211、212分别具有关联的转移栅极215、216。在优选实施例中，转移栅极215、216相对于关联的光传感器213、214成角度。剩余的像素单元组件在两个像素单元211、212之间共享。图5的实施例还在“分裂主干(split trunk)”架构中展示共享的像素组件，其意味着包括第一有源区227的第一主干与包括第二有源区228的第二主干物理分离但彼此电连接，其中转移晶体管、共享的浮动扩散区210和重置晶体管206位于第一有源区227处。第二主干包括源极跟随器晶体管207和行选择晶体管208的栅极。第二主干228可位于隔离区320中，位于与像素211上的光传感器213相邻处。使两个主干电连接的连接器290可呈在接近衬底表面处的内埋式互连件的形式，或呈在衬底上方的金属化布线层的形式。
[0036] 应理解，其它分裂主干设计布局也在本发明的范围内。关于“分裂主干”像素单元的实施例的更详尽的论述请参见美国申请案XX/XXX,XXX(代理人案号M4065.1128)，所述申请案也转让给美光科技公司(Micron Technology，Inc)且以引用的方式并入本文中。分裂主干设计为像素单元211、212的感光区提供增加的阵列表面面积，从而改进像素阵列
199的填充因数。
[0037] 参看图6，现描述本发明的第四示范性实施例。图6展示像素阵列550的一部分的俯视图。像素阵列550的架构包括在具有各自的光传感器601、602、603、604的个别像素单元中像素组件的4路共享。所述四个像素具有由图6中的虚线区710所示的共享架构。所述共享架构包括线性延伸的主干，所述主干位于所述对光传感器601、603与所述对光传感器602和604之间的区域内。根据本发明的隔离区222位于每两个相邻的光传感器之间。举例来说，在光传感器对601与521之间和在522与523之间。还可使用其它类型的隔离区320(例如)以隔离电容器518或电路的其它部件。所述隔离区320可为STI区或LOCOS区。
[0038] 每一像素单元均具有用于转移来自光传感器601、602、603、604的电荷的关联的转移晶体管栅极605、606、607、608。如图6中所示，每一转移栅极605、606、607、608的至少一部分(例如边缘692)优选地相对于光传感器601、602、603、604成一角度692。还应注意，此实施例的转移晶体管栅极605、606、607、608的每一者也在一列中的两个相邻像素之间共享。举例来说，列相邻的像素光传感器601和521每一者共享转移栅极605。然而，共享转移晶体管栅极(605)的两个所说明的像素(具有关联的光传感器601、521)并不共享浮动扩散区或读出电路。确切地说，此实施例具有：具有共享第一浮动扩散区610的光传感器601和602的两个行相邻的像素，以及共享第二浮动扩散区620的两个行相邻的光传感器603和604。
[0039] 两个浮动扩散区610、620经由形成于像素阵列550的表面上方的第一金属化层而彼此电连接，且电连接到关联的电容器518的一个电极和源极跟随器晶体管514。如图6中所示，每一电容器518另一侧经由第二金属化层而连接到接收源极/漏极区513处的源极电压(例如，Vaa-pix)的触点。
[0040] 一个具有栅极512的重置晶体管用于重置在浮动扩散区610、620和关联的电容器518处的电荷。能够接收电源电压Vaa-pix的源极/漏极区513在重置栅极512的一侧。具有关联的光传感器601、602、603、604的四个像素单元共享共用读出电路，所述读出电路包括具有栅极514的源极跟随器晶体管和具有栅极516的行选择晶体管。所述四个像素还共享可选电容器518，所述可选电容器518可增加两个关联的浮动扩散区510、520的存储容量。
[0041] 本文说明性地描述的四路共享像素布局具有共享一组读出电路710的四个像素，所述四个像素具有各自的光传感器601、602、603、604。光传感器601和602在同一行中相邻。直接在光传感器601和602上方或下方的光传感器603和604在同一行中相邻。光传感器601、603与光传感器602、604列相邻。因此，根据此示范性实施例，在阵列中仅每隔一列需要一列输出线Vout。
[0042] 所说明的4路共享像素阵列配置具有以下至少两个明显优点：其在周边中在列方向上允许较大间距的电路，且其减少在像素阵列550的表面上方的层中所需要的金属化层，同时增加了超出常规像素阵列的感光区且因此增加了量子效率。另外，例如在光传感器602、604的经修剪边缘711处所示，每一电容器518有效地位于四个光传感器的拐角处。此定位在不牺牲感光区或藉此减少像素阵列550的填充因数的情况下允许最大化的电容器区。
[0043] 图7说明示范性CMOS成像器500的框图，所述CMOS成像器500具有像素阵列400，所述像素阵列400具有根据以上所描述的实施例所构造的像素。像素阵列400包含以预定数目的列和行布置的多个像素(未图示)。如本文所描述，信号处理电路附接到阵列400。阵列400中每一行的像素通过行选择线全部同时接通，且每一列的像素通过各自的列选择线选择性地输出。为整个阵列400提供多个行线和列线。通过行驱动器410响应于行地址解码器420来选择性地启动行线。由列驱动器460响应于列地址解码器470来选择性地启动列选择线。因此，为每一像素提供行地址和列地址。
[0044] CMOS成像器500由定时和控制电路450操作，所述定时和控制电路450控制地址解码器420、470以用于为像素成像和读出选择适当的行线和列线。控制电路450还控制行驱动器电路410和列驱动器电路460，以使得所述驱动器电路将驱动电压施加到选定的行线和列线的驱动晶体管。由与列驱动器460相关联的取样和保持电路465来读取通常包括像素重置信号(Vrst)和像素图像信号(Vsig)的像素列信号。通过差分放大器467为每一像素产生差分信号(Vrst-Vsig)，所述差分信号(Vrst-Vsig)通过模拟-数字转换器475(ADC)数字化。所述模拟-数字转换器475将数字化的像素信号供应到图像处理器480，所述图像处理器480形成并输出数字图像。
[0045] 图8展示处理器系统508，其包括根据本发明的实施例构造的成像装置500。所述处理器系统508可为数字相机、计算机或其它成像或处理系统的一部分。成像装置500可从系统508接收控制或其它数据。系统508包括用于图像处理或其它处理操作的处理器502(例如中央处理单元(CPU))。处理器502经由总线504与各种装置通信。连接到总线
504的某些装置将通信提供到系统508中和从系统508中提供出；输入/输出(I/O)装置
506和成像装置500即为所述通信装置。连接到总线504的其它装置提供存储器，例如随机存取存储器(RAM)510或可拆卸存储器515。
[0046] 以上所描述的处理和装置说明可使用的许多方法中的优选方法，和可生产的许多装置中的典型装置。以上描述和图式说明实现本发明的目的、特征和优势的实施例。然而，不希望本发明严格限于以上所描述和说明的实施例。举例来说，尽管植入式隔离区仅展示于CMOS像素成像器单元的情形中，但应理解本发明可具有更广泛的应用范围，其可用作用于隔离任何固态成像装置中的像素或光传感器的隔离技术。另外，应理解其它隔离技术可结合本发明使用，如以上参看图3所提及的。在所附权利要求书的精神和范围内的本发明的任何其它修改尽管当前无法预料，但其仍应被视为本发明的一部分。
