显示装置

摘要

本发明提供一种显示装置。将输入数据作为当前帧数据写入RAM(203)，并将写入RAM(203)的输入数据作为前一帧数据读出，用修正电路(304)对当前帧数据和前一帧数据进行加法运算来进行过驱动处理。将被过驱动处理后的修正数据(318)作为当前帧修正数据写入RAM(203)，将写入RAM(203)的修正数据作为前一帧修正数据读出来进行倍速驱动处理。

权利要求

1.一种显示装置，其特征在于：

包括图像处理电路，该图像处理电路向用于存储输入数据和对上述输入数据进行处理后得到的修正数据的1个存储单元至少进行4次以上的读/写存取来输出输出数据，包括上述输出数据的读存取时间在内的读/写存取时间包含在从外部CPU输入的1行期间内。

2.根据权利要求1所述的显示装置，其特征在于：进行上述写存取的数据是当前帧的输入数据和当前帧的修正数据，进行上述读存取的数据是前一帧的输入数据和前一帧的修正数据。

3.根据权利要求2所述的显示装置，其特征在于：用于向上述1个存储单元进行上述读/写存取的总线存取顺序是：第一行为前一帧的输入数据、前一帧的修正数据，第二行为当前帧的输入数据、前一帧的修正数据、当前帧的修正数据。

4.根据权利要求2所述的显示装置，其特征在于：用于向上述1个存储单元进行上述读/写存取的总线存取顺序是：前一帧的输入数据、前一帧的修正数据、当前帧的修正数据、当前帧的输入数据。

5.根据权利要求2所述的显示装置，其特征在于：用于向上述1个存储单元进行上述读/写存取的总线存取顺序是：第一行为前一帧的输入数据、前一帧的修正数据、前一帧的修正数据、当前帧的修正数据，第二行为当前帧的输入数据、前一帧的修正数据、前一帧的修正数据、当前帧的修正数据。

6.根据权利要求2所述的显示装置，其特征在于：用于向上述1个存储单元进行上述读/写存取的总线存取顺序是：第一行为前一帧的输入数据、前一帧的修正数据、当前帧的修正数据、当前帧的输入数据，第二行为前一帧的输入数据、前一帧的修正数据、当前帧的输入数据。

7.根据权利要求1所述的显示装置，其特征在于：进行上述写存取的数据是当前帧的输入数据和当前帧的修正数据，进行上述读存取的数据是前一帧的输入数据、前两帧的输入数据和前一帧的修正数据。

8.根据权利要求7所述的显示装置，其特征在于：用于向上述1个存储单元进行上述读/写存取的总线存取顺序是：第一行为前一帧的输入数据、前一帧的修正数据、前两帧的输入数据，第二行为当前帧的输入数据、前一帧的修正数据、当前帧的修正数据。

9.根据权利要求7所述的显示装置，其特征在于：用于向上述1个存储单元进行上述读/写存取的总线存取顺序是：前两帧的输入数据、前一帧的输入数据、前一帧的修正数据、前一帧的修正数据、当前帧的修正数据、当前帧的输入数据。

10.根据权利要求2所述的显示装置，其特征在于：用于向上述1个存储单元进行上述读/写存取的总线存取顺序是：第一行为前一帧的修正数据、前一帧的输入数据、前一帧的修正数据、当前帧的修正数据，第二行为前一帧的修正数据、当前帧的输入数据、前一帧的修正数据、当前帧的修正数据。

11.根据权利要求1所述的显示装置，其特征在于：对向上述1个存储单元写入的输入数据实施压缩处理。

12.根据权利要求1所述的显示装置，其特征在于：对要从上述1个存储单元读出的经压缩处理后的输入数据实施扩展处理。

13.根据权利要求11所述的显示装置，其特征在于：在上述压缩处理中，以2行为单位对输入数据进行压缩处理，并输出对每2行进行1次压缩处理后的输入数据。

14.根据权利要求11所述的显示装置，其特征在于：在上述压缩处理中，以1行为单位对输入数据进行压缩处理，并输出对每1行进行压缩处理后的输入数据。

15.一种显示装置，其特征在于：

包括

图像处理电路，对输入数据进行处理来生成修正数据，并对修正数据进行处理来输出输出数据；

存储单元，存储来自上述图像处理电路的输入数据和修正数据；

信号线驱动电路，输入来自上述图像处理电路的输出数据；

扫描线驱动电路，输入来自上述信号线驱动电路的同步信号；以及显示板，由来自上述扫描线驱动电路的扫描信号和来自信号线驱动电路的数据信号驱动，上述图像处理电路向上述存储单元至少进行4次以上的读/写存取来输出输出数据，使包括上述输出数据的读存取时间在内的读/写存取时间包含在从外部CPU输入的1行期间内。

说明书

显示装置

技术领域

[0001] 本发明涉及改善活动图像模糊的显示装置，尤其涉及在液晶显示装置中改善活动图像的响应速度的技术。

背景技术

[0002] 以往的液晶显示装置中，动作较快的活动图像会出现模糊。因此，在美国专利第6756955号(日本特开2003-202845号公报)中记载有如下的液晶显示装置：对于改善活动图像的响应速度的过驱动处理，通过对输入到在1帧期间进行延迟处理的延迟单元(存储单元)的图像数据进行编码而减少了延迟单元(存储单元)的电容。

[0003] 另外，在液晶显示装置中，公知有为了改善活动图像的响应速度，使用存储单元，将1帧分为两个子帧(明暗两个子帧)来进行驱动的倍速驱动处理。

发明内容

[0004] 为了改善活动图像模糊，同时进行过驱动(OverDrive)处理和倍速驱动处理时，需要过驱动处理用存储单元和倍速驱动处理用存储单元这两个存储单元。

[0005] 因此，本发明的目的在于提供一种使用一个存储单元进行过驱动处理和倍速驱动处理的显示装置。

[0006] 本发明的图像处理电路，向用于存储输入数据的一个存储单元(RAM)的至少进行4次以上的读/写存取，其特征在于，在1行期间(1H期间或1水平期间)内输出修正数据。
向该RAM写入的写入数据是当前帧的输入数据和当前帧的修正数据，读出数据是前一帧的输入数据和当前帧的修正数据。

[0007] 以上，根据本发明，达到以下(1)～(4)的效果。

[0008] (1)可用一个RAM进行过驱动处理和倍速驱动处理，从而能够实现低成本化。

[0009] (2)由于使用一个RAM，因此能够减少I/O管脚，且能够减小芯片尺寸，能够降低成本和安装面积。

[0010] (3)能够实现低成本化，并提高显示品质。

[0011] (4)除了能够用于进行倍速驱动的脉冲式显示装置之外，还可用于保持式显示装置。

附图说明

[0012] 图1A和图1B是本发明的显示装置的概略图。

[0013] 图2是图1所示的图像处理电路202的构成图。

[0014] 图3是由图2所示的控制信号生成电路301将1H期间分成3部分而生成的信号的时序图。

[0015] 图4是表示在图2所示的压缩处理电路1、2的压缩方法(BTC(Block Truncation Coding：区块截短码)方式)的图。

[0016] 图5是图2所示的频率转换电路1的输入输出信号的时序图。

[0017] 图6是图2所示的频率转换电路2的输入输出信号的时序图。

[0018] 图7是图2所示的扩展处理电路1的输入输出信号的时序图。

[0019] 图8是图2所示的修正电路304的输入输出信号的时序图。

[0020] 图9是图2所示的频率转换电路3的输入输出信号的时序图。

[0021] 图10是图2所示的频率转换电路4的输入输出信号的时序图。

[0022] 图11是图2所示的扩展处理电路2的输入输出信号的时序图。

[0023] 图12是图2所示的模拟脉冲驱动电路305的输入输出信号的时序图。

[0024] 图13是图2所示的选择电路312的输入输出数据总线325的时序图。

[0025] 图14是由图2所示的控制信号生成电路301将1H期间分成5部分而生成的信号的时序图。

[0026] 图15是表示在图2所示的压缩处理电路1、2中的压缩方法(YUV411方式)的图。

[0027] 图16是图2所示的频率转换电路1的输入输出信号的时序图。

[0028] 图17是图2所示的频率转换电路2的输入输出信号的时序图。

[0029] 图18是图2所示的扩展处理电路1的输入输出信号的时序图。

[0030] 图19是图2所示的修正电路304的输入输出信号的时序图。

[0031] 图20是图2所示的频率转换电路3的输入输出信号的时序图。

[0032] 图21是图2所示的频率转换电路4的输入输出信号的时序图。

[0033] 图22是图2所示的扩展处理电路2的输入输出信号的时序图。

[0034] 图23是图2所示的选择电路312的输入输出数据总线325的时序图。

[0035] 图24是由图2所示的控制信号生成电路301将1H期间分成4部分而生成的信号的时序图。

[0036] 图25是图2所示的频率转换电路1的输入输出信号的时序图。

[0037] 图26是图2所示的频率转换电路2的输入输出信号的时序图。

[0038] 图27是图2所示的频率转换电路3的输入输出信号的时序图。

[0039] 图28是图2所示的频率转换电路4的输入输出信号的时序图。

[0040] 图29是图2所示的选择电路312的输入输出数据总线325的时序图。

[0041] 图30是图1所示的图像处理电路202的构成图。

[0042] 图31是由图30所示的控制信号生成电路301将1H期间分成3部分而生成的信号的时序图。

[0043] 图32是图30所示的频率转换电路5的输入输出信号的时序图。

[0044] 图33是图30所示的扩展处理电路3的输入输出信号的时序图。

[0045] 图34是图30所示的修正电路304的输入输出信号的时序图。

[0046] 图35是图30所示的选择电路312的输入输出数据总线325的时序图。

[0047] 图36是由图30所示的控制信号生成电路301将1H期间分成6部分而生成的信号的时序图。

[0048] 图37是图30所示的频率转换电路5的输入输出信号的时序图。

[0049] 图38是图30所示的扩展处理电路3的输入输出信号的时序图。

[0050] 图39是图30所示的修正电路304的输入输出信号的时序图。

[0051] 图40是图30所示的选择电路312的输入输出数据总线325的时序图。

[0052] 图41是图1所示的图像处理电路202的构成图。

[0053] 图42是由图41所示的控制信号生成电路301将1H期间分成4部分而生成的信号的时序图。

[0054] 图43是图41所示的频率转换电路1的输入输出信号的时序图。

[0055] 图44是图41所示的频率转换电路2的输入输出信号的时序图。

[0056] 图45是图41所示的频率转换电路3的输入输出信号的时序图。

[0057] 图46是图41所示的频率转换电路4的输入输出信号的时序图。

[0058] 图47是图41所示的选择电路312的输入输出数据总线325的时序图。

[0059] 图48是由图2所示的控制信号生成电路301将1H期间分成4部分而生成的信号的时序图。

[0060] 图49是图2所示的频率转换电路1的输入输出信号的时序图。

[0061] 图50是图2所示的频率转换电路2的输入输出信号的时序图。

[0062] 图51是图2所示的频率转换电路3的输入输出信号的时序图。

[0063] 图52是图2所示的频率转换电路4的输入输出信号的时序图。

[0064] 图53是图2所示的选择电路312的输入输出数据总线325的时序图。

具体实施方式

[0065] 以下，使用附图说明本发明的实施例。

[0066] 实施例1

[0067] 图1A是本发明的显示装置的概略图，图1B表示图1A所示的存储单元(RAM)203的压缩数据存储用的存储器区域Bank_A和修正数据存储用的存储器区域Bank_B。

[0068] 在图1A中，从外部的CPU200经由系统总线201向图像处理电路202供给输入数据、同步信号及寄存器(resist)数据。图像处理电路202使用RAM203对输入数据经输入输出数据总线325进行读/写，从而将实施了过驱动处理和倍速驱动处理的输出数据324供给到信号线驱动电路204。

[0069] 信号线驱动电路204将同步信号供给到扫描线驱动电路205，并向液晶显示板206的信号线208施加数据信号。扫描线驱动电路205基于同步信号对液晶显示板206的扫描线207施加扫描信号。在多个扫描线207与信号线208的交叉部，连接有薄膜晶体管(TFT)209，对液晶元件210进行驱动。液晶元件210的另一电极与Vcom连接。

[0070] 在图1B中，RAM203的压缩数据存储用的存储器区域Bank_A存储有经压缩处理后的输入数据，RAM203的修正数据存储用的存储器区域Bank_B存储有在图像处理电路202被实施了过驱动处理的修正数据。

[0071] 图2是图1所示的图像处理电路202的构成图。在图2中，来自图1所示的CPU200的记录数据被寄存器300保持，并被输出到各电路。各电路基于输入的记录数据确定各电路的处理的通断。如图3所示，控制信号生成电路301基于同步信号(VCLK、HCLK、DTMG)向各电路输入读/写定时信号(VCLK_D、HCLK_D、DTMG_D)。

[0072] 输入数据被压缩处理电路1(302)压缩，并被频率转换电路1(308)转换了频率，经选择电路312存储于RAM203中。存储于RAM203的前一帧的转换数据经选择电路312被频率转换电路2(309)转换了频率，而被扩展处理电路1(303)扩展，从而被输入到修正电路304。在该修正电路304经2行锁存电路350而接收输入数据。在压缩处理电路1中设有行存储器。

[0073] 在此，输入数据、压缩处理电路1(302)的输出数据313、扩展处理电路1(303)的输入输出数据316、317的工作时钟频率是50MHz。频率转换电路1(308)的输出数据314、频率转换电路2(309)的输入数据315、RAM203的输入输出数据总线325的工作时钟频率是113MHz。各数据的红(R)、绿(G)、蓝(B)数据分别是8位，共计是24位。

[0074] 修正电路304使用来自2行锁存电路350的当前帧的2行锁存数据、和来自扩展处理电路1(303)的前一帧的扩展数据，输出实施了过驱动处理的修正数据318。该修正数据318被压缩处理电路2(306)压缩，被频率转换电路3(310)转换了频率，经选择电路312而存储于RAM203中。存储于RAM203的前一帧的修正数据经选择电路312被频率转换电路4(311)转换了频率，而被扩展处理电路2(307)扩展，从而被输入到模拟脉冲驱动电路305。
该模拟脉冲驱动电路305输出实施了倍速驱动处理的输出数据324。在压缩处理电路2中设有行存储器。

[0075] 在此，修正电路304的输出数据318、压缩处理电路2(306)的输出数据319的工作时钟频率是50MHz。频率转换电路3(310)的输出数据320、频率转换电路4(311)的输入数据321的工作时钟频率是113MHz。扩展处理电路2(307)的输入数据322和模拟脉冲驱动电路305的输入输出数据323、324的工作时钟频率是100MHz。各数据的红(R)、绿(G)、蓝(B)数据分别是8位，共计是24位。

[0076] 图3是由图2所示的控制信号生成电路301将1H期间分成3部分而生成的信号的时序图。在图3中，控制信号生成电路301基于输入同步信号(VCLK、HCLK、DTMG)生成向图2所示的压缩处理电路1、2的行存储器读/写的读/写定时信号(VCLK_D、HCLK_D、DTMG_D)、和选择电路312的选择信号即SEL_314/SEL_315/SEL_320/SEL_321、以及倍速驱动用同步信号(VCLK_F、HCLK_F、DTMG_F)。

[0077] 图4是表示在图2所示的压缩处理电路1、2的压缩方法(BTC(Block Truncation Coding：区块截短码)方式)的图。在图4中，与由图2所示的控制信号生成电路301生成的读/写定时信号(HCLK_D、DTMG_D)同步，压缩处理电路1对输入数据和1行前的1行锁存数据进行压缩，对2行输入1次压缩数据313。同样，压缩处理电路2对修正数据318和所修正的1行前的1行锁存数据进行压缩，对2行输入1次压缩数据319。

[0078] 在此，设工作时钟DCLK的频率为50MHz，与读/写定时信号(HCLK_D、DTMG_D)同步地、将R(Red)数据、G(Green)数据和B(Blue)数据分别与1行前的各1行锁存数据合并，而将4dot×2line×8bit(64bit)压缩成1工作表。压缩数据313、319按工作时钟DCLK的4个时钟(4×24bit＝96bit)中的3个时钟(3×24bit＝72bit)输出，因此，数据压缩率是72bit/96bit＝0.75。

[0079] 图5是图2所示的频率转换电路1的输入输出信号的时序图。在图5中，频率转换电路1基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，对每一行使2行的当前帧压缩数据313与选择信号SEL_314同步而成为当前帧转换数据314。当前帧压缩数据313的工作时钟是50MHz，当前帧转换数据314的工作时钟是113MHz。该当前帧转换数据314被写入到图2所示的RAM203中。

[0080] 图6是图2所示的频率转换电路2的输入输出信号的时序图。在图6中，频率转换电路2基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_315同步地从图2所示的RAM203读出的前一帧转换数据315为前一帧压缩数据316。前一帧转换数据315的工作时钟是113MHz，前一帧压缩数据316的工作时钟是50MHz。

[0081] 图7是图2所示的扩展处理电路1的输入输出信号的时序图。在图7中，扩展处理电路1基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，对来自频率转换电路2的每1行处的2行的前一帧压缩数据316进行扩展，作为每1行的前一帧扩展数据317。

[0082] 图8是图2所示的修正电路304的输入输出信号的时序图。在图8中，修正电路304基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，对使输入数据延迟了2行的2行锁存数据和来自扩展处理电路1的扩展数据317进行运算，输出修正数据318。

[0083] 图9是图2所示的频率转换电路3的输入输出信号的时序图。在图9中，频率转换电路3基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使来自压缩处理电路2的每1行处的2行的当前帧压缩修正数据319与选择信号SEL_320同步而成为当前帧转换修正数据320。当前帧压缩修正数据319的工作时钟是50MHz，当前帧转换修正数据320的工作时钟是113MHz。该转换修正数据320被写入图2所示的RAM203中。

[0084] 图10是图2所示的频率转换电路4的输入输出信号的时序图。在图10中，频率转换电路4基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_321同步地从图2所示的RAM203读出的前一帧转换修正数据321为前一帧压缩修正数据322。前一帧转换修正数据321的工作时钟是113MHz，前一帧压缩修正数据322的工作时钟是100MHz。

[0085] 图11是图2所示的扩展处理电路2的输入输出信号的时序图。在图11中，扩展处理电路2基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使来自频率转换电路4的每1行处的2行前一帧压缩修正数据322与倍速驱动用同步信号(VCLK_F、HCLK_F、DTMG_F)同步、并进行扩展，输出每1行的前一帧扩展修正数据323。前一帧压缩修正数据322和前一帧扩展修正数据323的工作时钟是100MHz。

[0086] 图12是图2所示的模拟脉冲驱动电路305的输入输出信号的时序图。在图12中，模拟脉冲驱动电路305基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使来自扩展处理电路2的前一帧扩展修正数据323为模拟脉冲数据324。前一帧扩展修正数据323和模拟脉冲数据324的工作时钟是100MHz。

[0087] 图13是图2所示的选择电路312的输入输出数据总线325的时序图。在图13中，选择电路312基于读/写定时信号(HCLK_D、DTMG_D)和输入数据，与选择信号SEL_314同步地将当前帧转换数据314写入RAM203。与选择信号SEL_315同步地从RAM203读出前一帧转换数据315。与选择信号SEL_320同步地将当前帧转换修正数据320写入RAM203。与选择信号SEL_321同步地从RAM203读出前一帧转换修正数据321。如此，前一帧转换修正数据321成为在每一水平期间从RAM203读出的、被修正后的显示数据。

[0088] 如图13所示，作为向RAM203存取数据的存取顺序，第一行是：(1)前一帧转换数据(读存取)；(2)前一帧转换修正数据(读存取)，第二行是：(1)当前帧转换数据(写存取)；(2)前一帧转换修正数据(写存取)；(3)当前帧转换修正数据(读存取)，以后，按照该顺序，向RAM203反复进行存取。

[0089] 例如在输入了XGA(1024dot(+水平回扫期间61dot)×768line)的显示数据时，从CPU输入的1H期间是1085×(1/50MHz)＝21.7μs，对此，在该1H期间，向RAM203存取的三个显示数据分别是1024×0.75＝768，而且，在一般的对RAM的读/写指令发布期间分别是30CLK左右时，向RAM203存取的读/写时间为(768+30)×3×(1/113MHz)≈21.2μs，则向RAM203存取的读/写时间被包括在从CPU输入的1H期间内。

[0090] 以上，表示可以用1个RAM进行显示数据的修正处理及模拟脉冲驱动。在本实施例中，使用了外加RAM203，但不限于此，也可以在图像处理电路202中设置内置RAM。作为压缩处理方法，不限于采用BTC方式，也可以采用以2行单位进行压缩处理、且显示数据的压缩率为0.75以下的压缩方式。所输入的显示数据的分辨率是XGA，但不限于此，只要是分辨率XGA以下即可。使选择信号SEL_XXX为“高”有效，但可以是“低”有效。

[0091] 本实施例适用于如下的图像处理电路202，即该图像处理电路202具有：基于延迟了1帧期间的前一帧显示数据和当前帧显示数据来进行当前帧显示数据的修正的修正电路304；将1帧分为两个子帧，对每一帧切换两种灰阶电压而输出到显示装置的模拟脉冲驱动电路305。在该图像处理电路202中设置图2所示的压缩处理电路1和压缩处理电路2，如图13所示，能够使向RAM203的多次读/写存取时间包括在从CPU200输入的1H期间内。

[0092] 以往，不设置压缩处理电路1和压缩处理电路2而使用修正处理用的RAM和模拟脉冲驱动用的RAM这两个RAM，并且模拟脉冲驱动用RAM的数据总线工作时钟频率为150MHz，使用到接近通常的现有RAM的工作频率范围界限(160MHz左右)，因此，若进一步提高工作频率，则可能会发生EMI(Electro Magnetic Interference)及串线等问题。

[0093] 实施例2

[0094] 本实施例中，取代实施例1中的图2所示的压缩处理电路1、2的BTC压缩方式，采用以1行单位进行压缩的YUV411压缩方法。在本实施例中，RAM203的数据总线工作时钟频率是125MHz。其他工作与实施例1相同。

[0095] 图14是由图2所示的控制信号生成电路301将1H期间分成5部分而生成的信号的时序图。在图14中，基于输入同步信号(VCLK、HCLK、DTMG)生成向图2所示的压缩处理电路1、2的行存储器读/写的读/写定时信号(VCLK_D、HCLK_D、DTMG_D)、和选择电路312的选择信号、即SEL_314/SEL_315/SEL_320/SEL_321、倍速驱动用同步信号(VCLK_F、HCLK_F、DTMG_F)。

[0096] 图15是表示在图2所示的压缩处理电路1、2的压缩方法(YUV411方式)的图。在图15中，与由图2所示的控制信号生成电路301生成的读/写定时信号(HCLK_D、DTMG_D)同步地、压缩处理电路1对输入数据进行压缩，输出压缩数据313。同样，压缩处理电路2对修正数据318进行压缩，输出压缩数据319。

[0097] 在此，设工作时钟DCLK的频率为50MHz，与读/写定时信号(HCLK_D、DTMG_D)同步地、对输入数据或修正数据318进行压缩，而将4dot×24bit＝96bit压缩成1工作表。压缩数据被压缩到48bit，数据压缩率是48bit/96bit＝0.5。因此，RAM203的数据总线工作时钟频率是0.5(数据压缩率)×5(1H期间中的R/W工作数)×50MHz(输入工作时钟频率)＝125MHz。

[0098] 图16是图2所示的频率转换电路1的输入输出信号的时序图。在图16中，频率转换电路1基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使当前帧压缩数据313与选择信号SEL_314同步而成为当前帧转换数据314。当前帧压缩数据313的工作时钟是50MHz，当前帧转换数据314的工作时钟是125MHz。该当前帧转换数据314被写入到图2所示的RAM203中。

[0099] 图17是图2所示的频率转换电路2的输入输出信号的时序图。在图17中，频率转换电路2基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_315同步地从图2所示的RAM203读出的前一帧转换数据315为前一帧压缩数据316。前一帧转换数据315的工作时钟是125MHz，前一帧压缩数据316的工作时钟是50MHz。

[0100] 图18是图2所示的扩展处理电路1的输入输出信号的时序图。在图18中，扩展处理电路1基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，将来自频率转换电路2的前一帧压缩数据316扩展，形成为前一帧扩展数据317。

[0101] 图19是图2所示的修正电路304的输入输出信号的时序图。在图19中，修正电路304基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，对使输入数据延迟了2行的2行锁存数据和来自扩展处理电路1的扩展数据317进行运算，输出修正数据318。

[0102] 图20是图2所示的频率转换电路3的输入输出信号的时序图。在图20中，频率转换电路3基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使来自压缩处理电路2的当前帧压缩修正数据319与选择信号SEL_320同步而成为当前帧转换修正数据320。当前帧压缩修正数据319的工作时钟是50MHz，当前帧转换修正数据320的工作时钟是125MHz。该转换修正数据320被写入图2所示的RAM203中。

[0103] 图21是图2所示的频率转换电路4的输入输出信号的时序图。在图21中，频率转换电路4基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_321同步地从图2所示的RAM203读出的2行的前一帧转换修正数据321分别为倍速驱动用的1行的前一帧压缩修正数据322。前一帧转换修正数据321的工作时钟是125MHz，前一帧压缩修正数据322的工作时钟是100MHz。

[0104] 图22是图2所示的扩展处理电路2的输入输出信号的时序图。在图22中，扩展处理电路2基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使来自频率转换电路4的前一帧压缩修正数据322与倍速驱动用同步信号(VCLK_F、HCLK_F、DTMG_F)同步、并进行扩展，输出前一帧扩展修正数据323。前一帧压缩修正数据322和前一帧扩展修正数据323的工作时钟是100MHz。

[0105] 图2所示的模拟脉冲驱动电路305的输入输出信号的时序图与图12所示的时序图相同。

[0106] 图23是图2所示的选择电路312的输入输出数据总线325的时序图。在图23中，选择电路312基于读/写定时信号(HCLK_D、DTMG_D)和输入数据，与选择信号SEL_314同步地将当前帧转换数据314写入RAM203。与选择信号SEL_315同步地从RAM203读出前一帧转换数据315。与选择信号SEL_320同步地将当前帧转换修正数据320写入RAM203。与选择信号SEL_321同步地从RAM203读出2行的前一帧转换修正数据321。如此，2行的前一帧转换修正数据321成为在每一水平期间从RAM203读出2次的、被修正后的显示数据。

[0107] 如图23所示，作为向RAM203存取显示数据的存取顺序，第一行是：(1)前一帧转换数据(读存取)；(2)前一帧转换修正数据(读存取)；(3)前一帧转换修正数据(读存取)；(4)当前帧转换修正数据(写存取)；(5)当前帧转换数据(写存取)，以后，按照该顺序，向RAM203反复进行存取。

[0108] 例如在输入了XGA(1024dot(+水平回扫期间61dot)×768line)显示数据时，从CPU输入的1H期间是1085×(1/50MHz)＝21.7μs，对此，在该1H期间，向RAM203存取的显示数据及修正数据是1024×0.5＝512，而且，在一般的对RAM的读/写指令发布期间分别是30CLK左右时，向RAM203存取的读/写时间为(512+30)×5×(1/125MHz)≈21.7μs，则向RAM203存取的读/写时间被包括在从CPU输入的1H期间内。

[0109] 根据以上可知，即使在压缩方法采用以1行单位进行压缩的方法(YUV411)时，也可以用1个RAM进行显示数据的修正处理及模拟脉冲驱动。在本实施例中，采用YUV411方式作为压缩处理方法，但不限于此，也可以采用以1行单位进行压缩处理、且显示数据的压缩率为0.5以下的压缩方式。

[0110] 实施例3

[0111] 本实施例中，图2所示的压缩处理电路1采用实施例1的BTC压缩方法，图2所示的压缩处理电路2采用实施例2的YUV411压缩方法。在本实施例中，RAM203的数据总线工作时钟频率是113MHz。即，压缩处理电路1中的采用BTC压缩方法压缩的数据压缩率是0.75，其数据在1H期间中的R/W数是1次，压缩处理电路2中的采用YUV411压缩方法压缩的数据压缩率是0.5，其数据在1H期间中的R/W数是3次，输入工作的时钟频率是50MHz时，成为(0.75×1+0.5×3)×50MHz≈113MHz。其他工作与实施例1相同。

[0112] 图24是由图2所示的控制信号生成电路301将1H期间分成4部分而生成的信号的时序图。在图24中，基于输入同步信号(VCLK、HCLK、DTMG)生成向图2所示的压缩处理电路1、2的行存储器读/写的读/写定时信号(VCLK_D、HCLK_D、DTMG_D)、和选择电路312的选择信号、即SEL_314/SEL_315/SEL_320/SEL_321/HEE、以及倍速驱动用同步信号(VCLK_F、HCLK_F、DTMG_F)。

[0113] 图25是图2所示的频率转换电路1的输入输出信号的时序图。在图25中，频率转换电路1基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，对每一行使2行的当前帧压缩数据313与选择信号SEL_314同步而成为当前帧转换数据314。当前帧压缩数据313的工作时钟是50MHz，当前帧转换数据314的工作时钟是113MHz。该当前帧转换数据314写入图2所示的RAM203中。

[0114] 图26是图2所示的频率转换电路2的输入输出信号的时序图。在图26中，频率转换电路2基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_315同步地从图2所示的RAM203读出的前一帧转换数据315为前一帧压缩数据316。前一帧转换数据315的工作时钟是113MHz，前一帧压缩数据316的工作时钟是50MHz。

[0115] 图27是图2所示的频率转换电路3的输入输出信号的时序图。在图27中，频率转换电路3基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使来自压缩处理电路2的当前帧压缩修正数据319与选择信号SEL_320同步而成为当前帧转换修正数据320。当前帧压缩修正数据319的工作时钟是50MHz，当前帧转换修正数据320的工作时钟是125MHz。该转换修正数据320被写入图2所示的RAM203中。

[0116] 图28是图2所示的频率转换电路4的输入输出信号的时序图。在图28中，频率转换电路4基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_321同步地从图2所示的RAM203读出的2行的前一帧转换修正数据321分别为倍速驱动用的1行的前一帧压缩修正数据322。前一帧转换修正数据321的工作时钟是113MHz，前一帧压缩修正数据322的工作时钟是100MHz。

[0117] 图29是图2所示的选择电路312的输入输出数据总线325的时序图。在图29中，选择电路312基于读/写定时信号(HCLK_D、DTMG_D)和输入数据，与选择信号SEL_314同步地将当前帧转换数据314写入RAM203。与选择信号SEL_315同步地从RAM203读出前一帧转换数据315。与选择信号SEL_320同步地将当前帧转换修正数据320写入RAM203。与选择信号SEL_321同步地从RAM203读出2行的前一帧转换修正数据321。如此，2行的前一帧转换修正数据321成为在每一水平期间从RAM203读出2次的、被修正后的显示数据。

[0118] 如图29所示，作为向RAM203存取显示数据的存取顺序，第一行是：(1)前一帧转换数据(读存取)；(2)前一帧转换修正数据(读存取)；(3)前一帧转换修正数据(读存取)；(4)当前帧转换修正数据(写存取)，第二行是：(1)当前帧转换数据(写存取)；(2)前一帧转换修正数据(读存取)；(3)前一帧转换修正数据(读存取)；(4)当前帧转换修正数据(写存取)，以后，按照该顺序，向RAM203反复进行存取。

[0119] 例如在输入了XGA(1024dot(+水平回扫期间61dot)×768line)的显示数据时，从CPU输入的1H期间是1085×(1/50MHz)＝21.7μs，对此，在该1H期间，向RAM203存取的显示数据是1024×0.75＝768、修正数据是1024×0.5＝512，而且，在一般的对RAM的读/写指令发布期间分别是30CLK左右时，向RAM203存取的读/写时间为(768×1+512×3+30×4)×(1/113MHz)≈21.5μs，则向RAM203存取的读/写时间被包括在从CPU输入的1H期间内。

[0120] 根据以上可知，即使在压缩处理电路1采用BTC压缩方式、压缩处理电路2采用YUV411压缩方式时，也可以用1个RAM进行显示数据的修正处理及模拟脉冲驱动。在本实施例中，采用BTC压缩方式和YUV411压缩方式，但不限于此，也可以采用以2行或1行单位进行压缩处理、且显示数据的压缩率为0.75或0.5以下的压缩方式。

[0121] 实施例4

[0122] 图30是图1所示的图像处理电路202的构成图。在本实施例中，修正电路304对来自扩展处理电路1的前一帧扩展数据317加上来自新设置的频率转换电路5(3405)及扩展处理电路3(3406)的前两帧扩展数据3409，来生成修正数据318。其他构成与图2所示的相同。

[0123] 在图30中，在压缩处理电路1、2应用BTC压缩方式的情况下的RAM203的数据总线工作时钟频率是113MHz。在压缩处理电路1、2应用YUV411压缩方式的情况下的RAM203的数据总线工作时钟频率是150MHz。

[0124] 图31～图35表示在压缩处理电路1、2应用BTC压缩方式的情况下的时序图。

[0125] 图31是由图30所示的控制信号生成电路301将1H期间分成3部分而生成的信号的时序图。在图31中，控制信号生成电路301基于输入同步信号(VCLK、HCLK、DTMG)生成向图30所示的压缩处理电路1、2的行存储器读/写的读/写定时信号(VCLK_D、HCLK_D、DTMG_D)、和选择电路312的选择信号、即SEL_314/SEL_315/SEL_3407/SEL_320/SEL_321/HEE、倍速驱动用同步信号(VCLK_F、HCLK_F、DTMG_F)。

[0126] 图32是图30所示的频率转换电路5的输入输出信号的时序图。在图32中，频率转换电路5基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_3407同步地从图30所示的RAM203读出的前两帧转换数据3407为前两帧压缩数据3408。前两帧压缩数据3408的工作时钟是50MHz，前两帧转换数据3407的工作时钟是113MHz。即，数据压缩率0.75×1H期间中的R/W工作数3×输入工作时钟数50MHz≈113MHz。

[0127] 图33是图30所示的扩展处理电路3的输入输出信号的时序图。在图33中，扩展处理电路3基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，将来自频率转换电路5的每1行处的2行的前两帧压缩数据3408扩展，形成为每1行的前两帧扩展数据3409。

[0128] 图34是图30所示的修正电路304的输入输出信号的时序图。在图34中，修正电路304基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，对来自扩展处理电路3的前两帧扩展数据3409和来自扩展处理电路1的前一帧扩展数据317进行运算，输出前一帧修正数据318。

[0129] 图35是图30所示的选择电路312的输入输出数据总线325的时序图。在图35中，选择电路312基于读/写定时信号(HCLK_D、DTMG_D)和输入数据，与选择信号SEL_314同步地将当前帧转换数据314写入RAM203。与选择信号SEL_3407同步地从RAM203读出前两帧转换数据3407。与选择信号SEL_315同步地从RAM203读出前一帧转换数据315。与选择信号SEL_320同步地将当前帧转换修正数据320写入RAM203。与选择信号SEL_321同步地从RAM203读出前一帧转换修正数据321。如此，前一帧转换修正数据321成为在每一水平期间从RAM203读出的、被修正后的显示数据。

[0130] 如图35所示，作为向RAM203存取数据的存取顺序，第一行是：(1)前一帧转换数据(读存取)；(2)前一帧转换修正数据(读存取)；(3)前两帧转换数据(读存取)，第二行是：(1)当前帧转换数据(写存取)；(2)前一帧转换修正数据(读存取)；(3)当前帧转换数据(读存取)，以后，按照该顺序，向RAM203反复进行存取。

[0131] 例如在输入了XGA(1024dot(+水平回扫期间61dot)×768line)显示数据时，从CPU输入的1H期间是1085×(1/50MHz)＝21.7μs，对此，在该1H期间，向RAM203存取的显示数据及修正数据是1024×0.75＝768，而且，在一般的对RAM的读/写指令发布期间分别是30CLK左右时，向RAM203存取的读/写时间为(768+30)×3×(1/113MHz)≈21.2μs，则向RAM203存取的读/写时间被包括在从CPU输入的1H期间内。

[0132] 接着，图36～图40表示在压缩处理电路1、2应用YUV411压缩方式的情况下的时序图。

[0133] 图36是由图30所示的控制信号生成电路301将1H期间分成6部分而生成的信号的时序图。在图36中，控制信号生成电路301基于输入同步信号(VCLK、HCLK、DTMG)生成向图30所示的压缩处理电路1、2的行存储器读/写的读/写定时信号(VCLK_D、HCLK_D、DTMG_D)、和选择电路312的选择信号、即SEL_314/SEL_315/SEL_3407/SEL_320/SEL_321/HEE、以及倍速驱动用同步信号(VCLKF、HCLK_F、DTMG_F)。

[0134] 图37是图30所示的频率转换电路5的输入输出信号的时序图。在图37中，频率转换电路5基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_3407同步地从图30所示的RAM203读出的前两帧转换数据3407为前两帧压缩数据3408。前两帧压缩数据3408的工作时钟是50MHz，前两帧转换数据3407的工作时钟是150MHz。即，数据压缩率0.5×1H期间中的R/W工作数×输入工作时钟数50MHz＝150MHz。

[0135] 图38是图30所示的扩展处理电路3的输入输出信号的时序图。在图38中，扩展处理电路3基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，将来自频率转换电路5的前两帧压缩数据3408扩展，形成为前两帧扩展数据3409。

[0136] 图39是图30所示的修正电路304的输入输出信号的时序图。在图39中，修正电路304基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，对来自扩展处理电路3的前两帧扩展数据3409和来自扩展处理电路1的前一帧扩展数据317进行运算，输出前一帧修正数据318。

[0137] 图40是图30所示的选择电路312的输入输出数据总线325的时序图。在图40中，选择电路312基于读/写定时信号(HCLK_D、DTMG_D)和输入数据，与选择信号SEL_314同步地将当前帧转换数据314写入RAM203。与选择信号SEL_3407同步地从RAM203读出前两帧转换数据3407。与选择信号SEL_315同步地从RAM203读出前一帧转换数据315。与选择信号SEL_320同步地将当前帧转换修正数据320写入RAM203。与选择信号SEL_321同步地从RAM203读出前一帧转换修正数据321。如此，前一帧转换修正数据321成为在每一水平期间从RAM203读出的、被修正后的显示数据。

[0138] 作为向RAM203存取数据的存取顺序，第一行是：(1)前两帧转换数据(读存取)；(2)前一帧转换数据(读存取)；(3)前一帧转换修正数据(读存取)；(4)前一帧转换修正数据(读存取)；(5)当前帧转换修正数据(写存取)；(6)前一帧转换数据(写存取)，以后，按照该顺序，向RAM203反复进行存取。

[0139] 例如在输入了XGA(1024dot(+水平回扫期间61dot)×768line)显示数据时，从CPU输入的1H期间是1085×(1/50MHz)＝21.7μs，对此，在该1H期间，向RAM203存取的显示数据及修正数据是1024×0.5＝512，而且，在一般的对RAM的读/写指令发布期间分别是30CLK左右时，向上述RAM203存取的读/写时间为(512×6+30×6)×(1/150MHz)＝21.7μs，则向上述RAM203存取的读/写时间被包括在从CPU输入的1H期间内。

[0140] 在本实施例中，采用了BTC压缩方式或YUV411压缩方式，但不限于此，也可以采用以2行或1行单位进行压缩处理的压缩方式。在本实施例的RAM中，需要前两帧用的存储区域，因此，至少具有3个以上的Bank。

[0141] 实施例5

[0142] 图41是图1所示的图像处理电路202的构成图。在本实施例中，压缩处理电路2仅对来自修正电路304的修正数据318实施YUV411压缩处理。其他构成与图2所示相同。

[0143] 图42是由图41所示的控制信号生成电路301将1H期间分成4部分而生成的信号的时序图。在图42中，控制信号生成电路301基于输入同步信号(VCLK、HCLK、DTMG)生成向图41所示的压缩处理电路2的行存储器读/写的读/写定时信号(VCLK_D、HCLK_D、DTMG_D)、和选择电路312的选择信号、即SEL_314/SEL_315/SEL_320/SEL_321/HEE、以及倍速驱动用同步信号(VCLK_F、HCLK_F、DTMG_F)。

[0144] 图43是图41所示的频率转换电路1的输入输出信号的时序图。在图43中，频率转换电路1基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使输入数据与选择信号SEL_314同步而为当前帧转换数据314。输入数据的工作时钟是50MHz，当前帧转换数据314的工作时钟是150MHz。该当前帧转换数据314写入图41所示的RAM203中。

[0145] 图44是图41所示的频率转换电路2的输入输出信号的时序图。在图44中，频率转换电路2基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_315同步地从图41所示的RAM203读出的前一帧转换数据315为前一帧压缩数据316。前一帧转换数据315的工作时钟是150MHz，前一帧压缩数据316的工作时钟是50MHz。

[0146] 图45是图41所示的频率转换电路3的输入输出信号的时序图。在图45中，频率转换电路3基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使来自压缩处理电路2的当前帧压缩修正数据319与选择信号SEL_320同步而为当前帧转换修正数据320。当前帧压缩修正数据319的工作时钟是50MHz，当前帧转换修正数据320的工作时钟是150MHz。该转换修正数据320被写入图2所示的RAM203中。

[0147] 图46是图41所示的频率转换电路4的输入输出信号的时序图。在图46中，频率转换电路4基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_321同步地从图41所示的RAM203读出的前一帧转换修正数据321为前一帧压缩修正数据322。前一帧转换修正数据321的工作时钟是150MHz，前一帧压缩修正数据322的工作时钟是100MHz。

[0148] 图47是图41所示的选择电路312的输入输出数据总线325的时序图。在图47中，选择电路312基于读/写定时信号(HCLK_D、DTMG_D)和输入数据，与选择信号SEL_314同步地将当前帧转换数据314写入RAM203。与选择信号SEL_315同步地从RAM203读出前一帧转换数据315。与选择信号SEL_320同步地将当前帧转换修正数据320写入RAM203。与选择信号SEL_321同步地从RAM203读出2行的前一帧转换修正数据321。如此，前一帧转换修正数据321成为在每一水平期间从RAM203读出的、被修正后的显示数据。

[0149] 如图47所示，作为向RAM203存取显示数据的存取顺序，第一行是：(1)前一帧转换数据；(2)前一帧转换修正数据；(3)当前帧转换修正数据；(4)当前帧转换数据，第二行是：(1)前一帧转换数据；(2)前一帧转换修正数据；(3)当前帧转换数据，以后，按照该顺序，向RAM203反复进行存取。

[0150] 例如在输入了XGA(1024dot(+水平回扫期间61dot)×768line)的显示数据时，从CPU输入的1H期间是1085×(1/50MHz)＝21.7μs，对此，在该1H期间，向RAM203存取的修正数据是1024×0.5＝512，而且，在一般的对RAM的读/写指令发布期间分别是30CLK左右时，向RAM203存取的读/写时间为((512+30)×2+(1024+30)×2)×(1/150MHz)≈21.3μs，则向RAM203存取的读/写时间被包括在从CPU输入的1H期间内。在本实施例中采用了BTC压缩方式，但不限于此，也可以采用以2行单位进行压缩处理、且显示数据的压缩率为0.5以下的压缩方式。

[0151] 实施例6

[0152] 本实施例中，图2所示的压缩处理电路1采用实施例1的BTC压缩方法，图2所示的压缩处理电路2采用实施例2的YUV411压缩方法。在本实施例中，RAM203的数据总线工作时钟频率是113MHz。即，压缩处理电路1中的采用BTC压缩方法压缩的数据压缩率是0.75，其数据在1H期间中的R/W数是1次，压缩处理电路2中的采用YUV411压缩方法压缩的数据压缩率是0.5，其数据在1H期间中的R/W数是3次，输入工作的时钟频率是50MHz时，成为(0.75×1+0.5×3)×50MHz≈113MHz。其他工作与实施例1相同。

[0153] 图48是由图2所示的控制信号生成电路301将1H期间分成4部分而生成的信号的时序图。在图48中，基于输入同步信号(VCLK、HCLK、DTMG)生成向图2所示的压缩处理电路1、2的行存储器读/写的读/写定时信号(VCLK_D、HCLK_D、DTMG_D)、和选择电路312的选择信号、即SEL_314/SEL_315/SEL_320/SEL_321/HEE、倍速驱动用同步信号(VCLK_F、HCLK_F、DTMG_F)。

[0154] 图49是图2所示的频率转换电路1的输入输出信号的时序图。在图49中，频率转换电路1基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，对每一行与选择信号SEL_314同步地使2行的当前帧压缩数据313为当前帧转换数据314。当前帧压缩数据313的工作时钟是50MHz，当前帧转换数据314的工作时钟是113MHz。该当前帧转换数据314写入图2所示的RAM203中。

[0155] 图50是图2所示的频率转换电路2的输入输出信号的时序图。在图50中，频率转换电路2基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_315同步地从图2所示的RAM203读出的前一帧转换数据315为前一帧压缩数据316。前一帧转换数据315的工作时钟是113MHz，前一帧压缩数据316的工作时钟是50MHz。

[0156] 图51是图2所示的频率转换电路3的输入输出信号的时序图。在图51中，频率转换电路3基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使来自压缩处理电路2的当前帧压缩修正数据319与选择信号SEL_320同步而成为当前帧转换修正数据320。当前帧压缩修正数据319的工作时钟是50MHz，当前帧转换修正数据320的工作时钟是113MHz。该转换修正数据320被写入图2所示的RAM203中。

[0157] 图52是图2所示的频率转换电路4的输入输出信号的时序图。在图52中，频率转换电路4基于读/写定时信号(VCLK_D、HCLK_D、DTMG_D)，使与选择信号SEL_321同步地从图2所示的RAM203读出的2行的前一帧转换修正数据321分别为倍速驱动用的1行的前一帧压缩修正数据322。前一帧转换修正数据321的工作时钟是113MHz，前一帧压缩修正数据322的工作时钟是100MHz。

[0158] 图53是图2所示的选择电路312的输入输出数据总线325的时序图。在图53中，选择电路312基于读/写定时信号(HCLK_D、DTMG_D)和输入数据，与选择信号SEL_314同步地将当前帧转换数据314写入RAM203。与选择信号SEL_315同步地从RAM203读出前一帧转换数据315。与选择信号SEL_320同步地将当前帧转换修正数据320写入RAM203。与选择信号SEL_321同步地从RAM203读出2行的前一帧转换修正数据321。如此，2行的前一帧转换修正数据321成为在每一水平期间从RAM203读出2次的、被修正后的显示数据。

[0159] 如图53所示，作为向RAM203存取显示数据的存取顺序，第一行是：(1)前一帧转换修正数据(读存取)；(2)前一帧转换数据(读存取)；(3)前一帧转换修正数据(读存取)；(4)当前帧转换修正数据(写存取)，第二行是：(1)当前帧转换修正数据(读存取)；(2)旋帧转换数据(写存取)；(3)前一帧转换修正数据(读存取)；(4)当前帧转换修正数据(写存取)，以后，按照该顺序，向RAM203反复进行存取。

[0160] 例如在输入了XGA(1024dot(+水平回扫期间61dot)×768line)显示数据时，从CPU输入的1H期间是1085×(1/50MHz)＝21.7μs，对此，在该1H期间，向RAM203存取的显示数据是1024×0.75＝768、修正数据是1024×0.5＝512，而且，在一般的对RAM的读/写指令发布期间分别是30CLK左右时，向RAM203存取的读/写时间为(768×1+512×3+30×4)×(1/113MHz)≈21.5μs，则向RAM203存取的读/写时间被包括在从CPU输入的1H期间内。

[0161] 根据以上可知，即使在压缩处理电路1采用BTC压缩方式、压缩处理电路2采用YUV411压缩方式时，也可以用1个RAM进行显示数据的修正处理及模拟脉冲驱动。在本实施例中，采用BTC压缩方式和YUV411压缩方式，但不限于此，也可以采用以2行或1行单位进行压缩处理、且显示数据的压缩率为0.75或0.5以下的压缩方式。