半导体芯片的接合方法转让专利
申请号 : CN200810092994.9
文献号 : CN101295654B
文献日 : 2010-06-09
发明人 : 刘重希 , 余振华 , 米玉杰 , 孙元成
申请人 : 台湾积体电路制造股份有限公司
摘要 :
本发明公开一种半导体芯片的接合方法，包括：提供一真空环境；以及在该真空环境下执行一处理，其包括在该半导体芯片上至少进行氢气热退火、氢气等离子体处理与氨等离子体处理其中之一。本发明的优点为减少露出的导电材料的氧化，且大幅或完全消除湿气与化学残留物，如此可提供优选的附着，因而有优选的接合可靠度。本发明的更进一步优点为延长等候时间，因而减缓工艺中的时间限制且不会产生显著的额外成本。
权利要求 :
1.一种半导体芯片的接合方法，包括：
提供一真空环境于一真空环境处理室中；
在该真空环境处理室中执行一处理，其包括在该半导体芯片上至少进行氢气热退火、氢气等离子体处理与氨等离子体处理其中之一；以及将该半导体芯片与另一半导体芯片接合。
2.如权利要求1所述的半导体芯片的接合方法，在接合前还包括将半导体芯片从该真空环境处理室移进一接合室。
3.如权利要求1所述的半导体芯片的接合方法，其中该另一半导体芯片为形成在一半导体晶片上的半导体芯片。
4.如权利要求1所述的半导体芯片的接合方法，在该处理前还包括一化学浸泡。
5.如权利要求4所述的半导体芯片的接合方法，其中该化学浸泡包括柠檬酸。
6.如权利要求4所述的半导体芯片的接合方法，其中该化学浸泡包括盐酸。
7.一种半导体芯片的接合方法，包括：
形成多个芯片于一第一半导体晶片上；
形成多个第二芯片于一第二半导体晶片上；
放置该第二半导体晶片于一真空环境处理室中；
提供一真空于该真空环境处理室中；
执行一处理于该真空环境处理室中，该处理包括在该第二半导体晶片上至少进行氢气热退火、氢气等离子体处理与氨等离子体处理其中之一；
将该第二半导体晶片的芯片对齐于该第一半导体晶片的芯片；以及将该第一半导体晶片和该第二半导体晶片进行加热，且将该第一半导体晶片上的芯片与该第二芯片接合。
8.如权利要求7所述的半导体芯片的接合方法，在接合前还包括切割该第二晶片上的该第二芯片。
9.如权利要求8所述的半导体芯片的接合方法，还包括选择良好的该第二芯片以进行接合。
10.如权利要求8所述的半导体芯片的接合方法，还包括将该第二芯片固定于一载体。
11.如权利要求7所述的半导体芯片的接合方法，还包括蚀刻该第二半导体晶片的接合面以提升欲接合的导体的轮廓。
12.如权利要求7所述的半导体芯片的接合方法，在该真空环境处理前还包括执行一化学浸泡。
说明书 :
技术领域
本发明涉及一种半导体元件的制造，且特别涉及在三维半导体元件(如三维堆叠集成电路(stacked integrated circuit)系统级封装元件)中将分离的芯片进行接合的系统与方法。
背景技术
现代电子装置大多包含一个或多个芯片，其封装于一个黑色塑胶封装体或以其他形式的封装保护。各芯片执行与电子装置操作相关的特定功能，且架设于一个或多个印刷电路板(printed wired board，PWB)上，印刷电路板于多个芯片间提供机械性支持与电子连接。之后以某些形式的外罩来保护印刷电路板与一个或多个输入与输出装置，如键盘或LCD屏幕。现代电子装置的例子包括移动电话、个人电子助理、个人游戏装置。较大的电子装置包括个人计算机与电视机。
一般而言，芯片为一小片的半导体材料，且于其上具有很多的微小电子元件彼此互相连接以形成集成电路。图1显示一传统半导体芯片10的简化立体图。如图1所示，半导体芯片10是细薄的且通常为正方形或长方形。半导体芯片10的上表面11具有有源区12。有源区为上表面11的一部份，其上具有许多微小的电子元件。在此例中，有源区12包括一系列的接合垫13，用来与外部进行电连接。一密封环14形成于半导体芯片10的上表面11之上围绕在有源区12的周围，其将有源区12与芯片的其他部分分离，并且在特定工艺中提供保护。图1也标示出芯片10的背面15，但其无法在图中看出。通常背面15没有电路或接合垫，虽然在某些应用中会在背面形成电路或接合垫。
图2为一传统半导体晶片20的平面图。为了说明仍标示出芯片10，虽然在此时其还未与其他相邻的元件分离，且一般是称为裸片。如图2所示，多个裸片22通常呈阵列形成在晶片20的表面21上，在一系列工艺步骤中同时制作。此工艺大都为自动化，且必须非常的精确。为了上述目的，于晶片20的周围形成一定位缺口23，以确认其适当的位置，但也可使用其他定位控制的方法。在工艺中会对特定点进行检验与各种测试，以鉴别出哪些裸片具有缺陷而无法使用。每个裸片22通常不需彼此相同，且在之后的制造工艺中会被切割成个别的芯片，例如图1中的芯片10。
如上所述，固定于印刷电路板(未图示)上许多芯片经常互相连接形成系统，以完成整体的功能。随着高效能电子装置的普及，对于新式封装系统的需求也跟着提高。图3显示一系统级封装元件，在单一封装体中包含一完整系统的芯片。
图3显示一三维系统级封装半导体元件30的简化立体图。如图所示，此元件由三个芯片互相堆叠所组成。显示于图1的芯片10在此例子中为在三芯片堆叠的顶部。半导体芯片31直接位于芯片10的下方，而半导体芯片32位于半导体芯片31的下方。一中间层33介于芯片31与芯片32之间，且中间层34位于芯片31与芯片10之间。这些中间层一般为某些形式的绝缘材料，其可用来将芯片互相接合。当组装时，可将元件30完全封装于此材料或其他相似材料中，虽然图3并未如此图示。于元件30中，三个芯片中最小的半导体芯片10与最大的半导体芯片31，使用接合线35来进行许多电连接。也可使用其他的电连接方式，例如制造垂直导电结构，其将一芯片上的元件与其他芯片(通常为相邻的芯片)上的元件进行连接。
不幸的是，当使用垂直导电结构来进行电连接时，可能会发生接合的问题。用来准备芯片接合的工艺，例如研磨与抛光，通常会留下影响接合工艺的化学残留物与介电材料。此外，若消耗太多时间在准备工艺与接合工艺之间，氧化或腐蚀可能会降低导体的品质。然而，消除此耽搁的时间(有时称为等候时间(Queue Time，简称Q-time))可能会增加额外的成本或造成其他不好的结果。因此目前需要一种半导体元件(例如三维堆叠集成电路)的制造方法，以在准备芯片的连接时，可提供优选的接合可靠度，且允许较长的等候时间。
一般而言，芯片为一小片的半导体材料，且于其上具有很多的微小电子元件彼此互相连接以形成集成电路。图1显示一传统半导体芯片10的简化立体图。如图1所示，半导体芯片10是细薄的且通常为正方形或长方形。半导体芯片10的上表面11具有有源区12。有源区为上表面11的一部份，其上具有许多微小的电子元件。在此例中，有源区12包括一系列的接合垫13，用来与外部进行电连接。一密封环14形成于半导体芯片10的上表面11之上围绕在有源区12的周围，其将有源区12与芯片的其他部分分离，并且在特定工艺中提供保护。图1也标示出芯片10的背面15，但其无法在图中看出。通常背面15没有电路或接合垫，虽然在某些应用中会在背面形成电路或接合垫。
图2为一传统半导体晶片20的平面图。为了说明仍标示出芯片10，虽然在此时其还未与其他相邻的元件分离，且一般是称为裸片。如图2所示，多个裸片22通常呈阵列形成在晶片20的表面21上，在一系列工艺步骤中同时制作。此工艺大都为自动化，且必须非常的精确。为了上述目的，于晶片20的周围形成一定位缺口23，以确认其适当的位置，但也可使用其他定位控制的方法。在工艺中会对特定点进行检验与各种测试，以鉴别出哪些裸片具有缺陷而无法使用。每个裸片22通常不需彼此相同，且在之后的制造工艺中会被切割成个别的芯片，例如图1中的芯片10。
如上所述，固定于印刷电路板(未图示)上许多芯片经常互相连接形成系统，以完成整体的功能。随着高效能电子装置的普及，对于新式封装系统的需求也跟着提高。图3显示一系统级封装元件，在单一封装体中包含一完整系统的芯片。
图3显示一三维系统级封装半导体元件30的简化立体图。如图所示，此元件由三个芯片互相堆叠所组成。显示于图1的芯片10在此例子中为在三芯片堆叠的顶部。半导体芯片31直接位于芯片10的下方，而半导体芯片32位于半导体芯片31的下方。一中间层33介于芯片31与芯片32之间，且中间层34位于芯片31与芯片10之间。这些中间层一般为某些形式的绝缘材料，其可用来将芯片互相接合。当组装时，可将元件30完全封装于此材料或其他相似材料中，虽然图3并未如此图示。于元件30中，三个芯片中最小的半导体芯片10与最大的半导体芯片31，使用接合线35来进行许多电连接。也可使用其他的电连接方式，例如制造垂直导电结构，其将一芯片上的元件与其他芯片(通常为相邻的芯片)上的元件进行连接。
不幸的是，当使用垂直导电结构来进行电连接时，可能会发生接合的问题。用来准备芯片接合的工艺，例如研磨与抛光，通常会留下影响接合工艺的化学残留物与介电材料。此外，若消耗太多时间在准备工艺与接合工艺之间，氧化或腐蚀可能会降低导体的品质。然而，消除此耽搁的时间(有时称为等候时间(Queue Time，简称Q-time))可能会增加额外的成本或造成其他不好的结果。因此目前需要一种半导体元件(例如三维堆叠集成电路)的制造方法，以在准备芯片的连接时，可提供优选的接合可靠度，且允许较长的等候时间。
发明内容
本发明提供制造一半导体元件的方法，包括形成多个裸片于一半导体晶片上；放置该晶片于一真空室中且形成一真空；执行一选择的真空环境处理；以及之后连接该半导体晶片至一基础半导体晶片，优选在维持真空环境时。在本发明中选择的真空环境处理包括一个或多个氢气热退火、一氢气等离子体处理或一氨等离子体处理。在一些实施例中，可在真空环境处理前执行一化学浸泡，优选为使用一柠檬酸或者是盐酸浴。
本发明还提供一种半导体芯片的接合方法，包括当芯片位于真空或减压环境下，对其执行一真空环境处理。上述方法可于两个室中执行，第一个装载芯片且形成真空，第二个则执行真空环境处理。芯片从第一室转移至第二室而不需要破真空的情况为优选。一第三室可用来连接该芯片至基础晶片或是其他芯片。在一实施例中在真空处理前执行一化学浸泡。
本发明还提供一种半导体芯片的处理方法，包括：提供一真空环境；以及在该真空环境下执行一处理，其包括在该半导体芯片上至少进行氢气热退火、氢气等离子体处理与氨等离子体处理其中之一。
本发明还提供一种半导体芯片的处理方法，包括：形成多个芯片于一第一半导体晶片上；形成多个第二芯片于一第二半导体晶片上；放置该第二半导体晶片于一真空环境处理室中；提供一真空于该真空环境处理室中；执行一真空环境处理；以及将该第一半导体晶片上的芯片与该第二芯片接合。
本发明还提供一种半导体芯片的接合方法，包括：提供一真空环境于一真空环境处理室中；在该真空环境处理室中执行一处理，其包括在该半导体芯片上至少进行氢气热退火、氢气等离子体处理与氨等离子体处理其中之一；以及将该半导体芯片与另一半导体芯片接合。
本发明还提供一种半导体芯片的接合方法，包括：形成多个芯片于一第一半导体晶片上；形成多个第二芯片于一第二半导体晶片上；放置该第二半导体晶片于一真空环境处理室中；提供一真空于该真空环境处理室中；执行一处理于该真空环境处理室中，该处理包括在该第二半导体晶片上至少进行氢气热退火、氢气等离子体处理与氨等离子体处理其中之一；将该第二半导体晶片的芯片对齐于该第一半导体晶片的芯片；以及将该第一半导体晶片和该第二半导体晶片进行加热，且将该第一半导体晶片上的芯片与该第二芯片接合。
本发明优选实施例的优点为减少露出的导电材料的氧化，且大幅或完全消除湿气与化学残留物，如此可提供优选的附着，因而有优选的接合可靠度。
本发明优选实施例的更进一步优点为延长等候时间，因而减缓工艺中的时间限制且不会产生显著的额外成本。
本发明还提供一种半导体芯片的接合方法，包括当芯片位于真空或减压环境下，对其执行一真空环境处理。上述方法可于两个室中执行，第一个装载芯片且形成真空，第二个则执行真空环境处理。芯片从第一室转移至第二室而不需要破真空的情况为优选。一第三室可用来连接该芯片至基础晶片或是其他芯片。在一实施例中在真空处理前执行一化学浸泡。
本发明还提供一种半导体芯片的处理方法，包括：提供一真空环境；以及在该真空环境下执行一处理，其包括在该半导体芯片上至少进行氢气热退火、氢气等离子体处理与氨等离子体处理其中之一。
本发明还提供一种半导体芯片的处理方法，包括：形成多个芯片于一第一半导体晶片上；形成多个第二芯片于一第二半导体晶片上；放置该第二半导体晶片于一真空环境处理室中；提供一真空于该真空环境处理室中；执行一真空环境处理；以及将该第一半导体晶片上的芯片与该第二芯片接合。
本发明还提供一种半导体芯片的接合方法，包括：提供一真空环境于一真空环境处理室中；在该真空环境处理室中执行一处理，其包括在该半导体芯片上至少进行氢气热退火、氢气等离子体处理与氨等离子体处理其中之一；以及将该半导体芯片与另一半导体芯片接合。
本发明还提供一种半导体芯片的接合方法，包括：形成多个芯片于一第一半导体晶片上；形成多个第二芯片于一第二半导体晶片上；放置该第二半导体晶片于一真空环境处理室中；提供一真空于该真空环境处理室中；执行一处理于该真空环境处理室中，该处理包括在该第二半导体晶片上至少进行氢气热退火、氢气等离子体处理与氨等离子体处理其中之一；将该第二半导体晶片的芯片对齐于该第一半导体晶片的芯片；以及将该第一半导体晶片和该第二半导体晶片进行加热，且将该第一半导体晶片上的芯片与该第二芯片接合。
本发明优选实施例的优点为减少露出的导电材料的氧化，且大幅或完全消除湿气与化学残留物，如此可提供优选的附着，因而有优选的接合可靠度。
本发明优选实施例的更进一步优点为延长等候时间，因而减缓工艺中的时间限制且不会产生显著的额外成本。
附图说明
图1显示一传统半导体芯片的简化立体图。
图2显示一传统半导体晶片的平面图。
图3显示一三维系统级封装半导体元件的简化立体图。
图4显示根据本发明实施例的制造一半导体元件的方法流程图。
图5显示根据本发明实施例的系统的简化概要图。
图6显示根据本发明实施例的制造一半导体元件的方法流程图。
图7a-图7h为本发明实施例的半导体元件于不同制造阶段的剖面图。
并且，上述附图中的附图标记说明如下：
10、31、32半导体芯片
11半导体芯片10的上表面
12有源区
13接合垫
14密封环
15半导体芯片10的背面
20半导体晶片
21半导体晶片20的表面
22、431～439裸片
23定位缺口
30三维系统级封装半导体元件
33、34中间层
35接合线
100、300制造一半导体元件的方法
101、301开始
105提供晶片
110、115、310、320形成裸片
111、315提供第二晶片
120、350、365置于真空室中
125、355形成真空
130、360真空环境处理
135、370接合
140、375继续
200系统
205、495真空室
210真空环境处理室
215真空环境处理源
220加热源
225接合室
305提供第一晶片
325连接载体
330薄化晶背
335切割
340选择良好的裸片
345化学浸泡
400半导体元件
401基础晶片
405、425基底
410有源区层
415第一晶片顶部介电层
420第二晶片
420’第二半导体晶片420的剩余芯片
427、427’、427”背面
430有源区层
440锯口
445导孔
450载体
490接合工具
图2显示一传统半导体晶片的平面图。
图3显示一三维系统级封装半导体元件的简化立体图。
图4显示根据本发明实施例的制造一半导体元件的方法流程图。
图5显示根据本发明实施例的系统的简化概要图。
图6显示根据本发明实施例的制造一半导体元件的方法流程图。
图7a-图7h为本发明实施例的半导体元件于不同制造阶段的剖面图。
并且，上述附图中的附图标记说明如下：
10、31、32半导体芯片
11半导体芯片10的上表面
12有源区
13接合垫
14密封环
15半导体芯片10的背面
20半导体晶片
21半导体晶片20的表面
22、431～439裸片
23定位缺口
30三维系统级封装半导体元件
33、34中间层
35接合线
100、300制造一半导体元件的方法
101、301开始
105提供晶片
110、115、310、320形成裸片
111、315提供第二晶片
120、350、365置于真空室中
125、355形成真空
130、360真空环境处理
135、370接合
140、375继续
200系统
205、495真空室
210真空环境处理室
215真空环境处理源
220加热源
225接合室
305提供第一晶片
325连接载体
330薄化晶背
335切割
340选择良好的裸片
345化学浸泡
400半导体元件
401基础晶片
405、425基底
410有源区层
415第一晶片顶部介电层
420第二晶片
420’第二半导体晶片420的剩余芯片
427、427’、427”背面
430有源区层
440锯口
445导孔
450载体
490接合工具
具体实施方式
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明。
本发明将以三维堆叠集成电路半导体元件为例来说明。本发明也可应用于其他半导体元件。如前述，本发明为在芯片制造工艺的特定阶段中提供较长等候时间的方法与系统，且借由减少在准备接合工艺后留在接合表面的湿气与化学残留物以降低连接失败的风险。本发明的系统与方法将在以下说明。
图4显示本发明实施例的制造方法100的流程图。在“开始”，如步骤101，先取得所需的材料与设备。首先提供一晶片，如步骤105。晶片可由例如硅或硅锗形成，但也可使用其他材料。之后形成多个裸片于上述晶片的至少一表面上，如步骤110。提供一第二晶片，如步骤111，之后也形成多个裸片于第二晶片上，如步骤115。接着放置第二半导体晶片于一真空室中，如步骤120且形成一真空，如步骤125。在一优选实施例中，在真空室的真空约1mTorr。
在本发明的此实施例中，之后执行一真空环境处理，如步骤130。需注意的是，此处所使用的“真空环境处理”指当第二晶片在真空环境中时，执行所选择的处理。上述处理包括一个或多个氢气热退火、氢气等离子体处理或氨等离子体处理。除了上述处理外，不排除可在真空环境下进行其他处理。
之后将第二半导体晶片与第一半导体晶片接合在一起，如步骤135。例如借由适当地将两晶片对齐、压合并加热，直到特定的元件(例如铜导体)接合在一起。在其他实施例中，也可使用其他的接合方式。然而，优选在真空环境下来执行接合。而此意味着，在某些阶段需将第一晶片导入第二晶片所在的真空环境中。然而，优选为第二晶片在整个工艺中皆维持于真空环境中。
本发明还提供制造三维堆叠集成电路半导体元件的系统。图5显示根据本发明实施例的系统200的示意图。在此实施例中，系统200包括一真空室205用来产生一减压环境。一真空环境处理室210优选为与真空室205相通，以使在减压环境中的一个或多个半导体芯片或晶片在此部分的工艺中能持续维持于真空下。一真空环境处理源215与真空环境处理室210相通或包含于真空环境处理室210中，且其在适合的时间点以适合的方式提供选择真空环境处理所需要的材料。在系统中可视需要包含一加热源220以提高环境温度。最后显示一接合室225，且其优选与真空环境处理室210相通，以使被处理的晶片或芯片在此部分的工艺维持在真空环境下。加热源220也可同样对接合工艺加热，因此，加热源220可与接合室225相通。或者，可使用一分开的加热源(未显示)来替代。
需注意的是，虽然图5显示三个腔室，但在其他实施例中(未显示)可将额外的设备或处理室加入图5的设备中。
图6显示本发明实施例的制造方法300的流程图。同样地在“开始”，如步骤301，先取得所需的所有材料与设备。首先提供一第一晶片，如步骤305，且形成多个裸片，如步骤310。需注意的是，虽然叙述为第一，但第一晶片的提供与形成并不限定在任何特定的时间。而裸片的形成，此处是泛指在晶片表面上形成集成电路与其相关元件。每一个裸片代表一半导体芯片，且包含芯片功能所需的电路系统。
芯片一般指制作完成的裸片，其与其他形成于晶片上的裸片分开，但并非严格限定。因此可在切割裸片之前或之后执行本发明的操作。步骤的操作顺序与时间并无特别限定。虽然从一单一晶片制造的芯片彼此相同或实质上相同，但此非为必须。裸片可指一裸片或多个裸片；一晶片可只包括一芯片，虽然实例上并不常见。
提供一第二晶片，如步骤315，且形成裸片，如步骤320。在此实施例中，将第二晶片连接至一载体，如步骤325，以保护其上的集成电路且露出晶片的背面。之后薄化未受保护的晶背，如步骤330，以露出晶背的导体，例如只穿过部分晶片的导孔(conductor-filled via)。薄化的方式可包括，例如抛光、化学机械研磨(chemical-mechanical polishing，CMP)与蚀刻，虽然这些步骤并无个别显示。可回蚀(etch back)表面以使导孔(若存在的话)实际上稍微突出于表面。
在图6的实施例中，之后例如借由锯开、破裂或激光蚀刻将裸片切割成单独的芯片，如步骤335。在此工艺中为了维持芯片于适当的位置，可使用胶带。例如，将晶片置于胶带上，而之后将裸片锯开或破碎但维持粘附于胶带上(将在之后移除胶带)。之后，进行检查与测试选择良好的裸片，如步骤340。认定为不良的芯片将在之后被移除与丢弃。之后视需要而定执行一化学浸泡，如步骤345。而当执行化学浸泡时，其将于柠檬酸浴或于盐酸浴中进行。
根据该实施例，然后将第二晶片上剩余的裸片置于一真空室中，如步骤350，且制造一真空环境，如步骤355。之后执行一真空环境处理，如步骤360。根据本发明，真空环境处理包括一个或多个氢气热退火、氢气等离子体处理或氨等离子体处理。在真空环境处理之后，将第一晶片导入真空室中，如步骤365。之后将第一晶片的芯片(裸片)与第二晶片剩余的(已知良好的)芯片进行连接，如步骤370。
图7a至图7h为根据本发明实施例半导体元件400在不同制造阶段的剖面图。图7a显示基础晶片401，其包括基底405。一有源区层410形成于基底405的顶部表面上。需注意的是，此处所提及的元件的顶部与底部或上部或下部为根据所述图中元件的定位方向。在本文中，有源区通常用来叙述晶片的一部分，其上形成有集成电路与相关元件，且包括形成在晶片上或晶片中的电子元件与连接这些元件的金属层。第一晶片顶部介电层415覆盖有源区层410。需注意的是，有源区层410在现行的应用中很可能包括许多单独的裸片，而为了简化，图中并未显示。
图7b显示一第二晶片420，其包括一基底425与一有源区层430。在此实施例中，有源区层430包括许多裸片431至439。需注意的是，为了方便，只显示一些裸片于图中；而一般晶片可具有更多裸片(如图1所示)。在切割的准备步骤中，锯口440形成于每个裸片之间，其穿过有源区层430且延伸进入基底425。导孔445从有源区层430往下延伸至基底425。每个导孔445为一纤细瘦长的凹陷且以一导电材料(例如铜)填满。而其上端与一个或多个位于有源区层430中的元件连接(然而，严格地来说，并非每个导孔445都需要如此的连接)。也需注意的是，这些附图并未完全按比例来显示。
之后将一载体450设置于第二半导体晶片420的顶部上。载体450可为任何能使裸片420稳固地设置且之后能加以移除的材料。明显地，在接下来的操作中载体450帮助维持与稳固半导体晶片420的不同部分的位置。在此实施例中，上述操作包括一背面427的薄化，而其实际上为缩小基底425的厚度。之后执行一化学机械研磨以露出导孔445的下端，如图7c所示。可在此阶段清理背面427’。之后执行一蚀刻工艺以使导孔445的下端稍微突出于进一步缩小后的背面427”，如图7d所示(需注意的是，为了简化删除了一些标号)。
根据此实施例，之后执行切割以使第二晶片420上的裸片431至439彼此完全分离。一开始可将裸片设置于胶带或其他可吸附裸片的材料，以维持裸片稳定度与其相对位置。选择已知良好的单独的芯片，也就是说将已知不良的芯片移除。将接合工具490附着于剩余的芯片，于图中为芯片432、434、435与438，如图7e所示。之后可执行一化学浸泡，例如使用柠檬酸或盐酸浴，然而此步骤并非必须。
根据图7a至图7h的实施例之后将第二半导体晶片420的剩余芯片420’至于一真空室495中，如图7f所示。抽真空以产生一真空环境，且之后执行一真空环境处理。如前述，在本发明中，此真空环境处理包括一个或多个氢气热退火、氢气等离子体处理或氨等离子体处理。接着将基础半导体晶片410导入真空室495中，且可将剩余的芯片420’于其接合，如图7g所示。明显地，芯片432、434、435与438首先对齐于一适合的裸片或基础半导体晶片410表面上的其他位置。
之后将半导体元件400从真空室495移出，且移除接合工具490，而任何所需的表面调整或清理可于此时进行。此阶段的半导体元件400的结构显示于图7h。之后继续其他工艺，以制造额外的元件，分离单独的三维堆叠集成电路元件或其他所需的操作，例如额外芯片的堆叠与连接。
需注意的是，于图4至图7h的操作顺序可做任何逻辑上允许的变换。此外，在不超出本发明精神下，在一些实施例中可增加其他操作步骤或移除部分操作步骤。例如，可完全删除在执行真空环境处理前的化学浸泡。或例如，良好裸片的筛选可在真空环境处理后执行，或者是在化学浸泡后立即执行。
以此方式形成的三维堆叠集成电路元件，其芯片间的接合度优选，且提供较长的等候时间而不需显著增加制造成本。需注意的是，除了在特定的实施例中特别指出之外，本发明并不限制在提供任何特定的结果。
虽然本发明已以优选实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
本发明将以三维堆叠集成电路半导体元件为例来说明。本发明也可应用于其他半导体元件。如前述，本发明为在芯片制造工艺的特定阶段中提供较长等候时间的方法与系统，且借由减少在准备接合工艺后留在接合表面的湿气与化学残留物以降低连接失败的风险。本发明的系统与方法将在以下说明。
图4显示本发明实施例的制造方法100的流程图。在“开始”，如步骤101，先取得所需的材料与设备。首先提供一晶片，如步骤105。晶片可由例如硅或硅锗形成，但也可使用其他材料。之后形成多个裸片于上述晶片的至少一表面上，如步骤110。提供一第二晶片，如步骤111，之后也形成多个裸片于第二晶片上，如步骤115。接着放置第二半导体晶片于一真空室中，如步骤120且形成一真空，如步骤125。在一优选实施例中，在真空室的真空约1mTorr。
在本发明的此实施例中，之后执行一真空环境处理，如步骤130。需注意的是，此处所使用的“真空环境处理”指当第二晶片在真空环境中时，执行所选择的处理。上述处理包括一个或多个氢气热退火、氢气等离子体处理或氨等离子体处理。除了上述处理外，不排除可在真空环境下进行其他处理。
之后将第二半导体晶片与第一半导体晶片接合在一起，如步骤135。例如借由适当地将两晶片对齐、压合并加热，直到特定的元件(例如铜导体)接合在一起。在其他实施例中，也可使用其他的接合方式。然而，优选在真空环境下来执行接合。而此意味着，在某些阶段需将第一晶片导入第二晶片所在的真空环境中。然而，优选为第二晶片在整个工艺中皆维持于真空环境中。
本发明还提供制造三维堆叠集成电路半导体元件的系统。图5显示根据本发明实施例的系统200的示意图。在此实施例中，系统200包括一真空室205用来产生一减压环境。一真空环境处理室210优选为与真空室205相通，以使在减压环境中的一个或多个半导体芯片或晶片在此部分的工艺中能持续维持于真空下。一真空环境处理源215与真空环境处理室210相通或包含于真空环境处理室210中，且其在适合的时间点以适合的方式提供选择真空环境处理所需要的材料。在系统中可视需要包含一加热源220以提高环境温度。最后显示一接合室225，且其优选与真空环境处理室210相通，以使被处理的晶片或芯片在此部分的工艺维持在真空环境下。加热源220也可同样对接合工艺加热，因此，加热源220可与接合室225相通。或者，可使用一分开的加热源(未显示)来替代。
需注意的是，虽然图5显示三个腔室，但在其他实施例中(未显示)可将额外的设备或处理室加入图5的设备中。
图6显示本发明实施例的制造方法300的流程图。同样地在“开始”，如步骤301，先取得所需的所有材料与设备。首先提供一第一晶片，如步骤305，且形成多个裸片，如步骤310。需注意的是，虽然叙述为第一，但第一晶片的提供与形成并不限定在任何特定的时间。而裸片的形成，此处是泛指在晶片表面上形成集成电路与其相关元件。每一个裸片代表一半导体芯片，且包含芯片功能所需的电路系统。
芯片一般指制作完成的裸片，其与其他形成于晶片上的裸片分开，但并非严格限定。因此可在切割裸片之前或之后执行本发明的操作。步骤的操作顺序与时间并无特别限定。虽然从一单一晶片制造的芯片彼此相同或实质上相同，但此非为必须。裸片可指一裸片或多个裸片；一晶片可只包括一芯片，虽然实例上并不常见。
提供一第二晶片，如步骤315，且形成裸片，如步骤320。在此实施例中，将第二晶片连接至一载体，如步骤325，以保护其上的集成电路且露出晶片的背面。之后薄化未受保护的晶背，如步骤330，以露出晶背的导体，例如只穿过部分晶片的导孔(conductor-filled via)。薄化的方式可包括，例如抛光、化学机械研磨(chemical-mechanical polishing，CMP)与蚀刻，虽然这些步骤并无个别显示。可回蚀(etch back)表面以使导孔(若存在的话)实际上稍微突出于表面。
在图6的实施例中，之后例如借由锯开、破裂或激光蚀刻将裸片切割成单独的芯片，如步骤335。在此工艺中为了维持芯片于适当的位置，可使用胶带。例如，将晶片置于胶带上，而之后将裸片锯开或破碎但维持粘附于胶带上(将在之后移除胶带)。之后，进行检查与测试选择良好的裸片，如步骤340。认定为不良的芯片将在之后被移除与丢弃。之后视需要而定执行一化学浸泡，如步骤345。而当执行化学浸泡时，其将于柠檬酸浴或于盐酸浴中进行。
根据该实施例，然后将第二晶片上剩余的裸片置于一真空室中，如步骤350，且制造一真空环境，如步骤355。之后执行一真空环境处理，如步骤360。根据本发明，真空环境处理包括一个或多个氢气热退火、氢气等离子体处理或氨等离子体处理。在真空环境处理之后，将第一晶片导入真空室中，如步骤365。之后将第一晶片的芯片(裸片)与第二晶片剩余的(已知良好的)芯片进行连接，如步骤370。
图7a至图7h为根据本发明实施例半导体元件400在不同制造阶段的剖面图。图7a显示基础晶片401，其包括基底405。一有源区层410形成于基底405的顶部表面上。需注意的是，此处所提及的元件的顶部与底部或上部或下部为根据所述图中元件的定位方向。在本文中，有源区通常用来叙述晶片的一部分，其上形成有集成电路与相关元件，且包括形成在晶片上或晶片中的电子元件与连接这些元件的金属层。第一晶片顶部介电层415覆盖有源区层410。需注意的是，有源区层410在现行的应用中很可能包括许多单独的裸片，而为了简化，图中并未显示。
图7b显示一第二晶片420，其包括一基底425与一有源区层430。在此实施例中，有源区层430包括许多裸片431至439。需注意的是，为了方便，只显示一些裸片于图中；而一般晶片可具有更多裸片(如图1所示)。在切割的准备步骤中，锯口440形成于每个裸片之间，其穿过有源区层430且延伸进入基底425。导孔445从有源区层430往下延伸至基底425。每个导孔445为一纤细瘦长的凹陷且以一导电材料(例如铜)填满。而其上端与一个或多个位于有源区层430中的元件连接(然而，严格地来说，并非每个导孔445都需要如此的连接)。也需注意的是，这些附图并未完全按比例来显示。
之后将一载体450设置于第二半导体晶片420的顶部上。载体450可为任何能使裸片420稳固地设置且之后能加以移除的材料。明显地，在接下来的操作中载体450帮助维持与稳固半导体晶片420的不同部分的位置。在此实施例中，上述操作包括一背面427的薄化，而其实际上为缩小基底425的厚度。之后执行一化学机械研磨以露出导孔445的下端，如图7c所示。可在此阶段清理背面427’。之后执行一蚀刻工艺以使导孔445的下端稍微突出于进一步缩小后的背面427”，如图7d所示(需注意的是，为了简化删除了一些标号)。
根据此实施例，之后执行切割以使第二晶片420上的裸片431至439彼此完全分离。一开始可将裸片设置于胶带或其他可吸附裸片的材料，以维持裸片稳定度与其相对位置。选择已知良好的单独的芯片，也就是说将已知不良的芯片移除。将接合工具490附着于剩余的芯片，于图中为芯片432、434、435与438，如图7e所示。之后可执行一化学浸泡，例如使用柠檬酸或盐酸浴，然而此步骤并非必须。
根据图7a至图7h的实施例之后将第二半导体晶片420的剩余芯片420’至于一真空室495中，如图7f所示。抽真空以产生一真空环境，且之后执行一真空环境处理。如前述，在本发明中，此真空环境处理包括一个或多个氢气热退火、氢气等离子体处理或氨等离子体处理。接着将基础半导体晶片410导入真空室495中，且可将剩余的芯片420’于其接合，如图7g所示。明显地，芯片432、434、435与438首先对齐于一适合的裸片或基础半导体晶片410表面上的其他位置。
之后将半导体元件400从真空室495移出，且移除接合工具490，而任何所需的表面调整或清理可于此时进行。此阶段的半导体元件400的结构显示于图7h。之后继续其他工艺，以制造额外的元件，分离单独的三维堆叠集成电路元件或其他所需的操作，例如额外芯片的堆叠与连接。
需注意的是，于图4至图7h的操作顺序可做任何逻辑上允许的变换。此外，在不超出本发明精神下，在一些实施例中可增加其他操作步骤或移除部分操作步骤。例如，可完全删除在执行真空环境处理前的化学浸泡。或例如，良好裸片的筛选可在真空环境处理后执行，或者是在化学浸泡后立即执行。
以此方式形成的三维堆叠集成电路元件，其芯片间的接合度优选，且提供较长的等候时间而不需显著增加制造成本。需注意的是，除了在特定的实施例中特别指出之外，本发明并不限制在提供任何特定的结果。
虽然本发明已以优选实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。