一种形成位线接触插塞的方法与晶体管结构

摘要

一种形成位金属线接触插塞的方法，包括提供包含晶体管的基板，晶体管中包含栅极结构与位于栅极结构两侧的源极/漏极；于基板上形成导电层、金属位线接触材料层与硬掩模层；以及利用导电层作为蚀刻停止层进行蚀刻工艺而蚀刻硬掩模层与金属位线接触材料层，以于源极/漏极上形成金属位线接触插塞，该导电层接触并顺应的覆盖该栅极结构。另提供一种晶体管结构，包含栅极结构与位于栅极结构两侧的源极/漏极，覆盖部分的栅极结构并与源极/漏极电连接的金属导电层；以及位于金属导电层上的位线接触插塞，其直接与金属导电层接触，其中该位线接触插塞由至少一金属构成。

权利要求

1.一种形成金属位线接触插塞的方法，包括：提供基板，该基板包含晶体管，该晶体管包含栅极结构与位于该栅极结构两侧该基板中的源极/漏极；

于该基板上形成导电层，该导电层接触并顺应的覆盖该栅极结构；

于该导电层上形成金属位线接触材料层；

于该金属位线接触材料层上形成硬掩模层；以及进行第一蚀刻工艺，利用该导电层作为蚀刻停止层蚀刻该硬掩模层与该金属位线接触材料层，以于该源极/漏极上形成该金属位线接触插塞。

2.如权利要求1的方法，其中该导电层包含氮化钛、钛或其组合。

3.如权利要求1的方法，其中该金属位线接触材料层包含钨。

4.如权利要求1的方法，于进行该第一蚀刻工艺后，还包括：形成氧化物保护层，其覆盖该金属位线接触插塞的侧壁；

进行第二蚀刻工艺，以移除暴露出的该导电层；

移除该硬掩模层；

形成介电层，其完全覆盖该栅极结构与该金属位线接触插塞；以及选择性移除该介电层，以暴露出该金属位线接触插塞。

5.如权利要求4的方法，其中该第二蚀刻工艺是湿式酸蚀刻工艺。

6.如权利要求4的方法，其中该介电层包含经掺杂的硅玻璃。

7.如权利要求4的方法，其中该介电层包含硼磷硅玻璃。

8.如权利要求1的方法，其中在进行该第一蚀刻工艺时，该导电层覆盖该源极/漏极。

9.一种晶体管结构，包含：

基板；

金属氧化物半导体结构，位于该基板上，该金属氧化物半导体结构包含栅极结构与位于该栅极结构两侧该基板中的源极/漏极；

金属导电层，位于该基板上，该金属导电层覆盖并接触部分的该栅极结构并延伸至该源极/漏极且与该源极/漏极电连接；

位线接触插塞，位于该金属导电层上，该位线接触插塞直接与该金属导电层接触，其中该位线接触插塞由至少一金属构成；以及介电层，位于该位线接触插塞之间。

10.如权利要求9的金属氧化物半导体结构，其中该金属导电层包含氮化钛或钛金属。

11.如权利要求9的金属氧化物半导体结构，其中该金属为钨。

说明书

一种形成位线接触插塞的方法与晶体管结构

技术领域

[0001] 本发明关于一种形成位线接触插塞的方法，特别是关于一种直接蚀刻位线接触材料层以形成一位线接触插塞的方法。

[0002] 背景技术

[0003] 在半导体工艺中，已经建立好具有栅极、源极与漏极结构的单一晶体管通常需要使用接触插塞来建立元件之间的电连接。已知方式是先在晶体管上形成一硼磷硅玻璃层。然后经由光阻定义出接触插塞的位置，进行硼磷硅玻璃层的蚀刻后填入导电材料，以完成位线接触插塞的制作。

[0004] 然而在线宽不断缩小的趋势下，由于定义出接触插塞位置时必然会有不可避免的对准误差，于是造成所蚀刻出的接触洞很容易偏移并伤害到栅极结构的绝缘而造成元件失效。于是本领域中需要一种新的、适用于线宽较小的图案以形成位线接触插塞的方法。

[0005] 发明内容

[0006] 本发明提供一种形成位线接触插塞的方法与一种金属氧化物半导体结构。由于本发明方法先形成作为蚀刻停止层的导电层，再直接蚀刻金属位线接触材料层来定义出接触插塞位置，所以避免了因为对准误差而伤害到栅极结构的绝缘并造成元件失效的问题。

[0007] 本发明形成位线接触插塞的方法，包括：

[0008] 提供包含晶体管的基板，晶体管中包含一栅极结构与位于栅极结构两侧基板中的源极/漏极；

[0009] 于基板上形成导电层、金属位线接触材料层与硬掩模层，该导电层接触并顺应的覆盖该栅极结构；以及

[0010] 利用导电层作为一蚀刻停止层来进行第一蚀刻工艺，以蚀刻硬掩模层与金属位线接触材料层，并于源极/漏极上形成此位线接触插塞。

[0011] 优选地，进行第一蚀刻工艺后，尚可进一步包括以下的步骤：

[0012] 形成一氧化物保护层，其覆盖位线接触插塞的侧壁；

[0013] 进行第二蚀刻工艺，以移除暴露出的导电层；

[0014] 移除硬掩模层；

[0015] 形成一介电层，其完全覆盖栅极结构与位线接触插塞；以及

[0016] 选择性移除介电层，以暴露出位线接触插塞。

[0017] 另一方面，本发明的晶体管结构包含位于基板上的金属氧化物半导体结构，其包含一栅极结构与位于栅极结构两侧的源极/漏极、位于基板上的金属导电层，其覆盖并接触部分的栅极结构并延伸至源极/漏极且与源极/漏极电连接、位于金属导电层上的位线接触插塞，其直接与金属导电层接触，以及位于位线接触间的介电层。

[0018] 本发明金属氧化物半导体结构特别之处在于，位线接触插塞经由一导电层而与源极/漏极形成电连接。此导电层可视为一保护层，防止栅极结构的绝缘在工艺中受到伤害，与避免元件因而失效。

[0019] 附图说明

[0020] 图1a至1f绘示本发明形成位线接触插塞方法的一优选实施例；

[0021] 图2绘示本发明晶体管结构的一优选实施例。

[0022] 主要元件符号说明

[0023] 100基板 101晶体管

[0024] 102栅极结构 103源极/漏极

[0025] 104导电层 105位线接触材料层

[0026] 106硬掩模层 107光阻

[0027] 108位线接触插塞 109氧化物保护层

[0028] 110介电层 111暴露区域

[0029] 200晶体管结构 210基板

[0030] 220金属氧化物半导体结构221栅极结构

[0031] 222源极/漏极 230金属导电层

[0032] 240位线接触插塞 250介电层

[0033] 具体实施方式

[0034] 本发明首先提供一种形成位线接触插塞的方法与一种金属氧化物半导体结构。由于本发明方法在金属氧化物半导体结构上先形成作为蚀刻停止层的导电层，避免后续蚀刻时，因为对准误差而伤害到栅极结构的绝缘；此外，本发明方法不形成接触窗，而是直接蚀刻位线接触材料层来定义出接触插塞位置，所以特别适合于临界尺寸较小的半导体工艺。

[0035] 图1a至1f绘示本发明形成位线接触插塞方法一优选实施例的示意图。如图1a所示，首先在基板100上形成晶体管101，其包含已知的栅极结构102与位于栅极结构102两侧基板100中的源极/漏极103。基板100可以包含一半导体材料，例如硅。可以使用任何适当的方法，在半导体基板100上形成晶体管101。

[0036] 然后，如图1b所示，于基板100上形成导电层104、位线接触材料层105以及硬掩模层106。导电层104优选包含一金属材料，例如钛、氮化钛或其组合，其厚度优选为10-40nm。可以使用PVD条件来形成导电层104。位线接触材料层105优选包含一金属材料，例如钨，并可以使用CVD条件来形成位线接触材料层105，其厚度优选为350-500nm。硬掩模层106通常包含一氧化物，例如硅氧化物。可以使用CVD条件来形成硬掩模层106，优选具有500-700nm的厚度。

[0037] 接下来，如图1c所示，进行第一蚀刻工艺。利用光阻107定义出位线接触插塞108，同时使用导电层104作为一蚀刻停止层，以CxFy/CHxFy的混合气体蚀刻条件来蚀刻硬掩模层106与以HBr/Cl2/NF3的混合气体蚀刻条件来蚀刻位线接触材料层105，以于源极/漏极103上形成位线接触插塞108。

[0038] 由于本发明方法在晶体管101上先形成作为蚀刻停止层的导电层104，如此一来后续的蚀刻即使发生对准误差也不会伤害到栅极结构的绝缘性。还有，本发明方法不形成接触窗，而是直接蚀刻位线接触材料层105来定义出接触插塞108位置。已知方法形成接触窗时，常常因为深宽比过大而造成有蚀刻侧写，极难精确控制、接触截面积不足、或是蚀刻副产物残留等问题。但是本发明直接蚀刻位线接触材料层105来定义出位线接触插塞108位置的方法，因为不须形成高深宽比的接触洞，所以特别适合于临界尺寸越来越小的半导体工艺。

[0039] 为了继续建立位线接触插塞108间的电连接，本发明方法于进行第一蚀刻工艺后，可以如图1d所示，进一步形成覆盖位线接触插塞108侧壁的氧化物保护层109，其厚度优选大约为20-30nm。举例而言，形成氧化物保护层109的步骤可以先将光阻107以像是灰化法的程序剥除后，再均匀沉积一氧化物层。之后，再以非等向性干蚀刻法除去导电层104上的氧化物层，于是留下了覆盖位线接触插塞108侧壁的氧化物保护层109。于进行非等向性干蚀刻法时，硬掩模层106的肩部有可能会因为蚀刻而产生钝化的现象，如图1d所示。

[0040] 随后进行第二蚀刻工艺，以移除暴露出的导电层104。第二蚀刻工艺优选可为一湿式酸蚀刻工艺以选择性移除金属，例如使用APM蚀刻剂以完全移除导电层104。

[0041] 于移除硬掩模层106后，形成完全覆盖栅极结构102与位线接触插塞108的介电层110，如图1e所示。优选地，介电层110可以使用化学机械研磨来执行平坦化。介电层110可以包含一经掺杂硅玻璃，例如硼磷硅玻璃，其厚度可以依据位线接触插塞108的厚度与金属层的总厚度而定。

[0042] 接下来，可以使用光阻来定义出位线接触插塞108的暴露区域111，再以蚀刻法来选择性移除介电层110，如图1f所示。暴露区域111后续可以再填入一适当的导电材料，例如钨，以建立位线接触插塞108间的电连接。

[0043] 本发明另一方面提供一种晶体管结构，如图2所绘示。晶体管结构200包含基板210、金属氧化物半导体结构220、金属导电层230、位线接触插塞240以及介电层250。

[0044] 基板210可以包含一半导体材料，例如硅。而金属氧化物半导体结构220则可以使用任何适当的方法，建立在基板210上。

[0045] 金属氧化物半导体结构220通常包含栅极结构221与源极/漏极222。源极/漏极222位于栅极结构221两侧的基板中。

[0046] 金属导电层230覆盖部分的栅极结构221并延伸至源极/漏极222。金属导电层230可以包含一金属材料，例如钛、氮化钛或其组合，其厚度优选为10-40nm，其一方面与源极/漏极222电连接，另一方面保护住部分的栅极结构221，免受蚀刻的伤害。

[0047] 位线接触插塞240位于金属导电层230上并直接与金属导电层230接触。位线接触插塞240可以包含一金属材料，例如钨，作为源极/漏极222的电连接。其厚度优选为350-500nm。

[0048] 介电层250填满位线接触插塞240之间的空间，并确保位线接触插塞240间的电绝缘。优选地，介电层250可以包含一经掺杂硅玻璃，例如一硼磷硅玻璃，其厚度可以依据位线接触插塞108的厚度而定。

[0049] 由于本发明晶体管结构中具有一导电层，并使得位线接触插塞经由此导电层而与源极/漏极形成电连接。此导电层可视为一保护层，防止栅极结构的绝缘在工艺中受到伤害，与避免元件因而失效。

[0050] 以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。