用于叠置的芯片级封装的微带间隔体、其制造方法、其操作方法和含有其的系统转让专利
申请号 : CN200680041743.7
文献号 : CN101305463B
文献日 : 2010-06-23
发明人 : J·R·V·比奥 , C·奥里亚斯
申请人 : 英特尔公司
摘要 :
一种芯片封装，其包括设置于第一管芯和第二管芯之间的微带间隔体。所述微带间隔体包括作为所述第一管芯和第二管芯的中的至少一个的接地平面的导电平面。一种方法，包括以第一时钟速度操作第一管芯，而以第二时钟速度操作第二管芯。一种系统，包括带有微带间隔体的芯片封装和系统外壳。
权利要求 :
1.一种叠置芯片级封装，包括：
第一管芯，其包括第一管芯有源表面和第一管芯后侧表面；
微带间隔体，其包括设置于其内的隔开的多个导电平面、焊盘、接触部和微间隔体，其中，所述接触部使所述焊盘与所述多个导电平面中的一些导电平面耦合，所述微间隔体使所述接触部与所述多个导电平面中的其他导电平面绝缘，并且其中，所述微带间隔体包括平面平行于所述多个隔开的导电平面的第一面和第二面，并且其中，将所述微带间隔体第一面设置在所述第一管芯有源表面和所述第一管芯后侧表面中的一个上；以及第二管芯，其包括第二管芯有源表面和第二管芯后侧表面，并且其中，所述第二管芯有源表面和所述第二管芯后侧表面中的一个抵靠着所述微带间隔体第二面设置，其中，所述第一管芯和所述第二管芯电耦合到所述微带间隔体中的焊盘。
2.根据权利要求1所述的封装，其中，所述第一管芯和所述第二管芯中的一个主要包括动态随机存取存储器，并且其中所述第一管芯和所述第二管芯中的另一个主要包括逻辑电路。
3.根据权利要求1所述的封装，还包括设置在所述微带间隔体第二面上的第三管芯。
4.根据权利要求1所述的封装，其中，所述微带间隔体含有电感器。
5.根据权利要求1所述的封装，其中，所述微带间隔体含有从双电极薄膜电容器、叉指型电容器及其组合中选择的电容器。
6.根据权利要求1所述的封装，其中，所述微带间隔体含有从金属电阻器、熔丝及其组合中选择的电阻器。
7.根据权利要求1所述的封装，其中，所述微带间隔体含有电感器、电容器和电阻器中的至少两种。
8.根据权利要求1所述的封装，还包括安装基板，并且其中，利用选自引线键合和倒装的构造，将所述第一管芯设置在所述安装基板上。
9.根据权利要求7所述的封装，还包括设置在所述微带间隔体的第二面上的第三管芯。
10.一种制造叠置芯片级封装的方法，包括：
将微带间隔体组装到第一管芯，其中，所述第一管芯包括第一管芯有源表面和第一管芯后侧表面，并且其中，所述微带间隔体包括微带间隔体第一面、微带间隔体第二面、设置于其内的隔开的多个导电平面、焊盘、接触部和微间隔体，其中，利用所述接触部使所述焊盘与所述多个导电平面中的一些导电平面耦合，并利用所述微间隔体使所述接触部与所述多个导电平面中的其他导电平面绝缘，并且其中，将所述微带间隔体第一面设置成抵靠着所述第一管芯有源表面和所述第一管芯后侧表面中的一个，以使所述微带间隔体与所述第一管芯电耦合，并且其中，将所述第二管芯组装到所述微带间隔体第二面，以使所述第二管芯与所述微带间隔体电耦合。
11.根据权利要求10所述的方法，其中，将所述微带间隔体组装到所述第一管芯包括引线键合组装和倒装组装中的一种。
12.根据权利要求10所述的方法，其中，将所述微带间隔体组装到所述第一管芯包括引线键合组装和倒装组装中的一种，所述方法还包括将第二管芯组装到所述微带间隔体第二面。
13.根据权利要求10所述的方法，还包括将所述第一管芯组装到安装基板，并且其中，将所述微带间隔体第一面设置成抵靠着所述第一管芯有源表面和所述第一管芯后侧表面中的一个，从而将所述安装基板设置成抵靠着所述第一管芯有源表面和所述第一管芯后侧表面中的另一个。
14.一种操作根据权利要求1所述的叠置芯片级封装的方法，其中，所述方法包括：以第一时钟速度操作所述第一管芯；以及
以第二时钟速度操作所述第二管芯。
15.根据权利要求14所述的方法，其中，所述第一时钟速度被选择为等于所述第二时钟速度或不同于所述第二时钟速度。
16.根据权利要求14所述的方法，其中，操作所述器件包括操作所述第一管芯以及操作所述第二管芯，其中，所述第一管芯选自逻辑芯片和存储器芯片中的一种，而所述第二管芯选自逻辑芯片和存储器芯片中的另一种。
17.根据权利要求14所述的方法，其中，所述微带间隔体包括第一金属平面和最后金属平面，并且其中，操作所述器件包括使用所述微带间隔体中的所述第一金属平面作为从所述第一管芯和所述第二管芯之一而来的I/O信号的接地平面。
18.根据权利要求14所述的方法，其中，所述微带间隔体包括第一金属平面和最后金属平面，并且其中，操作所述器件包括使用所述微带间隔体中的所述最后金属平面作为从所述第一管芯和第二管芯之一而来的I/O信号的接地平面。
19.根据权利要求14所述的方法，其中，所述微带间隔体包括第一金属平面、后继金属平面和最后金属平面，并且其中，操作所述器件包括使用所述微带间隔体中的所述后继金属平面作为从所述第一管芯和所述第二管芯之一而来的I/O信号的接地平面。
20.根据权利要求14所述的方法，其中，所述微带间隔体包括第一电容器电极和第二电容器电极，并且其中，操作所述器件包括使用所述第一电容器电极作为用于所述第一管芯和第二管芯之一的所述微带间隔体中的电容器接触部。
21.根据权利要求14所述的方法，还包括操作设置在所述微带间隔体第二面上的第三管芯。
22.一种叠置芯片级封装系统，包括：
第一管芯，其包括第一管芯有源表面和第一管芯后侧表面；
微带间隔体，其包括设置于其内的隔开的多个导电平面、焊盘、接触部和微间隔体，其中，所述接触部使所述焊盘与所述多个导电平面中的一些导电平面耦合，所述微间隔体使所述接触部与所述多个导电平面中的其他导电平面绝缘，并且其中，所述微带间隔体包括平面平行于所述多个隔开的导电平面的第一面和第二面，并且其中，将所述微带间隔体第一面设置在所述第一管芯有源表面和所述第一管芯后侧表面中的一个上；
第二管芯，其包括第二管芯有源表面和第二管芯后侧表面，并且其中，所述第二管芯有源表面和所述第二管芯后侧表面中的一个被设置成抵靠着所述微带间隔体第二面，第一管芯包括第一管芯有源表面和第一管芯后侧表面；以及系统外壳，其中设置所述第一管芯、第二管芯和所述微带间隔体，
其中，所述第一管芯和所述第二管芯电耦合到所述微带间隔体中的焊盘。
23.根据权利要求22所述的系统，其中，将所述第一管芯设置在安装基板上。
24.根据权利要求22所述的系统，其中，将所述系统设置在计算机、无线通信器、手持装置、汽车、机车、飞行器、水运工具和航天器中的一种内。
25.根据权利要求22所述的系统，其中，所述第一管芯选自数据存储装置、数字信号处理器、微控制器、专用集成电路和微处理器，并且其中，所述第二管芯主要包括随机存取数据存储器。
26.根据权利要求22所述的系统，还包括设置在所述微带间隔体上的第三管芯。
说明书 :
技术领域
实施例总体上涉及芯片级器件集成。
背景技术
为了实现尺寸更小、速度更高的器件，在小封装内完成叠置的芯片级封装(SCSP)。随着封装尺寸的缩小，尽管缩短了信号和电源迹线之间的距离，但是必须保持信号完整性。器件瞬变(transient)也需要高速电容器来响应器件封装中的不断加快的处理。这些电容器往往必须处于距集成电路(IC)芯片相对较远的位置。
附图说明
为了说明获得所述实施例的方式，将参考附图中所示的示范性实施例给出对上文简要描述的实施例的更为详细的说明。应当理解，这些附图只是示出了典型的实施例，而未必是按比例绘制的，因此不应当将其视为限制本发明的范围，下面将利用附图，以额外的特征和细节来描述和说明所述实施例。在附图中：
图1是根据实施例的沿剖面线1-1截取的图2所示的MSS的截面正视图；
图2是根据实施例的微带间隔体(microstrip spacer)(MSS)的顶视平面图；
图3是根据实施例的沿剖面线3-3截取的图1所示的MSS的截面正视图；
图4是根据实施例的沿剖面线4-4截取的图1所示的MSS的截面正视图；
图5是根据实施例的沿剖面线5-5截取的图1所示的MSS的截面正视图；
图6是根据实施例的包括处于两个微电子管芯之间的MSS的芯片封装的截面正视图；
图7是根据实施例的图6所示的芯片封装中的MSS的细节图；
图8是根据实施例的处于两个微电子管芯之间的MSS的截面正视图；
图9是根据实施例的模块化的MSS的顶视平面图；
图10是根据实施例的带有MSS、三个管芯和安装基板的芯片封装的顶视平面图；
图11是根据实施例的图10所示的芯片封装的截面正视图；
图12是说明方法流程实施例的流程图；
图13是示出了根据实施例的计算系统的剖析正视图；以及
图14是根据实施例的计算系统的示意图。
图1是根据实施例的沿剖面线1-1截取的图2所示的MSS的截面正视图；
图2是根据实施例的微带间隔体(microstrip spacer)(MSS)的顶视平面图；
图3是根据实施例的沿剖面线3-3截取的图1所示的MSS的截面正视图；
图4是根据实施例的沿剖面线4-4截取的图1所示的MSS的截面正视图；
图5是根据实施例的沿剖面线5-5截取的图1所示的MSS的截面正视图；
图6是根据实施例的包括处于两个微电子管芯之间的MSS的芯片封装的截面正视图；
图7是根据实施例的图6所示的芯片封装中的MSS的细节图；
图8是根据实施例的处于两个微电子管芯之间的MSS的截面正视图；
图9是根据实施例的模块化的MSS的顶视平面图；
图10是根据实施例的带有MSS、三个管芯和安装基板的芯片封装的顶视平面图；
图11是根据实施例的图10所示的芯片封装的截面正视图；
图12是说明方法流程实施例的流程图；
图13是示出了根据实施例的计算系统的剖析正视图；以及
图14是根据实施例的计算系统的示意图。
具体实施方式
本公开内容中的实施例涉及包括设置在两个IC管芯之间的微带间隔体(MSS)的设备。实施例还涉及组装这种带有IC管芯的微带间隔体的方法。实施例还涉及包括MSS和IC管芯实施例的器件的操作方法。实施例还涉及结合了MSS和管芯封装的计算系统。
下述说明中包括诸如上、下、第一、第二等词语，它们仅用于说明目的，而不应将它们视为限制性的。可以按照若干种位置和取向制造、使用或运输这里所描述的设备或物品的实施例。“微带”一词一般是指一种电介质体，所述电介质体具有多个按照隔离的方式设置于其内的导电平面。微带的厚度可以处于小于等于1000微米(μm)的范围内。在实施例中，微带的厚度处于大约20μm到大约120μm的范围内。术语“管芯”和“芯片”泛指作为通过各种处理操作转换成期望的集成电路器件的基本工件的物理对象。管芯一般是从晶片上分割出来的，所述晶片可以由半导体材料、非半导体材料或者半导体和非半导体材料的组合制成。板通常是经过树脂浸渍的纤维玻璃结构，其用作管芯的安装基板。
现在将参考附图，其中，采用类似的附图标记表示类似的结构。为了最为清晰地示出各种实施例的结构，这里包括的附图是集成电路结构的图示。因而，所制造的结构的实际外观，例如，显微照片中的外观可能与此不同，但是其仍然包括了所示的实施例的基本的结构。此外，附图还示出了理解所示的实施例所必需的结构。为了保持附图的清晰度，未包括本领域公知的其他结构。
图1是根据实施例的沿剖面线1-1截取的图2所示的MSS的截面正视图100。为了清晰起见，至少以夸大的垂直细节示出了MSS 110。MSS 110包括电介质体112。MSS 110包括第一面114和第二面116。MSS 110包括多个焊盘，在图1中采用附图标记118表示出了其中的两个。可以通过层压工艺制造电介质体112的几个平面结构，还通过所述层压工艺制造几个导电平面。在下文中，尽管电介质体112包括几个电介质平面112，但还是采用单个附图标记来表示。在实施例中，MSS 110包括多个隔开的导电平面。在图1中，示出了第一导电平面120连同后继的导电平面122，以及中间导电平面124。尽管图1所示的导电平面的数量为三个，但是根据作为具体应用的不同实施例可能需要少于或多于三个导电平面。
在实施例中，将任何导电平面图案化成例如螺旋电感器等的电感器。其图案化是常规的。在实施例中，将任何导电平面图案化成电阻器。其图案化是常规的。在实施例中，将任何导电平面图案化成熔丝。其图案化是常规的。
在实施例中，MSS 110包括具有第一电极126和第二电极128的电容器结构。在实施例中，MSS 110包括多个隔开的导电平面(至少第一导电平面120和后继的导电平面122)，所述MSS 110不包括电容器结构。在实施例中，MSS 110包括电容器结构，例如第一电极126和第二电极128，但是MSS110不包括多个隔开的导电平面。
在实施例中，所述电容器结构为双电极薄膜电容器。在本实施例中，第一电极126和第二电极128中的每个在MSS 110中仅出现一次。在实施例中，所述电容器结构是叉指型(interdigital)电容器，例如，第一电极126和第二电极128出现多次，如图1所示。
图2是根据实施例的MSS 110的顶部平面200。沿图2中的剖面线1-1导出了图1中的MSS 110。第一面114连同多个MSS焊盘一起露出，在图1到图5中，出于举例说明的目的，采用不同的附图标记将多个MSS焊盘表示成焊盘118、218、318、418和518。所述的各个焊盘(在下文中相对于图2将其称为“焊盘218”)的尺寸和成分基本相同。在实施例中，MSS焊盘218的宽度230在大约30微米(μm)到大约300μm或者更大的范围内。在实施例中，MSS焊盘218的宽度230在大约53μm到大约106μm的范围内。如图所示，沿剖面线232将MSS 110分成四个部分。在实施例中，作为剖面单元的MSS 110含有仅沿电介质体112的外缘134的MSS焊盘118。在实施例中，除了沿这里所述的外缘，MSS包括更多MSS焊盘。
再次参考图1，将MSS 110构造为通过MSS焊盘118电接入(access)后继导电平面122。相应地，第一微间隔体136将第一导电平面120绝缘。类似地，中间微间隔体138将中间导电平面124绝缘。通过导电平面接触部140实现MSS焊盘118和后继导电平面122之间的电耦合。如图1所示，还使所述电容器结构与电容器接触部绝缘。第一电极接触部142通过第一电极微间隔体144与第一电极126绝缘。第二电极接触部146通过第二电极微间隔体148与第二电极128绝缘。
在实施例中，通过一系列层压处理实施MSS 110的制造。可以通过观察MSS 110中的几个平面结构，并认识到图案化和淀积工艺能够实现所述MSS 110来确定这样的处理。例如，从MSS 110的第二面116开始，形成第二面116的电介质体112是层压和图案化处理中的第一层。在图1中继续向上，通过形成第一面114的电介质体112形成MSS 110的第一面114，并且如图所示，最后将MSS焊盘118填充到MSS内。在实施例中，MSS焊盘118位于第一面114上，而不是如图所示基本与其平齐。
图3是根据实施例沿剖面线3-3截取的图2所示的MSS的截面正视图300。MSS 110包括电介质体112。MSS 110包括第一面114和第二面116。MSS 110包括多个焊盘，在图3中采用附图标记318表示出了其中的两个。
在实施例中，MSS 110包括多个隔开的导电平面。在图3中，示出了第一导电平面120连同后继导电平面122，以及中间导电平面124。
将MSS 110构造为通过MSS焊盘318电接入中间导电平面124。相应地，第一微间隔体336将第一导电平面120绝缘。类似地，后继微间隔体350将后继导电平面124绝缘。通过导电平面接触部340实现MSS焊盘318和中间导电平面124之间的电耦合。如图3所示，还使所述电容器结构与电容器接触部绝缘。第一电极接触部342通过第一电极微间隔体344与第一电极126绝缘。第二电极接触部346通过第二电极微间隔体348与第二电极128绝缘。相应地，尽管所述接触部贯穿MSS 110，但是可以将微间隔体构造为将特定接触部绝缘，而连接其他特定接触部。
图4是根据实施例的沿剖面线4-4截取的图2所示的MSS的截面正视图400。MSS 110包括电介质体112。MSS 110包括第一面114和第二面116。MSS 110包括多个焊盘，在图4中采用附图标记418表示出了其中的两个。
在实施例中，MSS 110包括多个隔开的导电平面。在图4中，示出了第一导电平面120连同后继的导电平面122，以及中间导电平面124。
将MSS 110构造为通过MSS焊盘418接入第一导电平面120。相应地，后继微间隔体450将后继导电平面122绝缘。类似地，中间微间隔体438将中间导电平面124绝缘。通过导电平面接触部440实现MSS焊盘418和第一导电平面122之间的电耦合。如图4所示，还使所述电容器结构与电容器接触部绝缘。第一电极接触部442通过第一电极微间隔体444与第一电极126绝缘。第二电极接触部446通过第二电极微间隔体448与第二电极128绝缘。相应地，尽管所述接触部贯穿MSS 110，但是可以将微间隔体构造为将特定接触部绝缘，而连接其他特定接触部。
图5是根据实施例沿剖面线5-5所截取的图1所示的MSS的截面正视图500。MSS 110包括电介质体112。MSS 110包括第一面114和第二面116。MSS 110包括多个焊盘，在图5中采用附图标记518表示出了其中的两个。
在实施例中，MSS 110包括多个隔开的导电平面。在图5中，示出了第一导电平面120连同后继的导电平面122，以及中间导电平面124。
将MSS 110构造为接入电容器结构。第一电极接触部542使MSS焊盘518中的一个与第一电极126耦合。第二电极接触部546使MSS焊盘518中的另一个与第二电极128耦合。
将MSS 110构造为使所述的隔开的导电平面120、122和124与所述电容器结构绝缘。相应地，第一微间隔体536将第一导电平面120绝缘。类似地，后继微间隔体550将后继导电平面122绝缘。类似地，中间微间隔体538将中间导电平面124绝缘。相应地，尽管所述接触部贯穿MSS 110，但是可以将微间隔体构造为将特定接触部绝缘，而连接其他特定接触部。
图6是根据实施例的包括处于两个微电子管芯之间的MSS的芯片封装600的截面正视图。所述芯片封装600包括MSS 610。芯片封装600还包括具有有源表面662和后侧表面664的第一管芯660。在实施例中，第一管芯660包括常规后侧金属化部(BSM)。将MSS 610设置在第一管芯660的有源表面662上。在实施例中，将第一管芯660引线键合到安装基板666。通过至少一条键合线完成所述引线键合，图中采用附图标记668示出了其中一条。在实施例中，安装基板666通过多个电凸块与外部电连通(communicate)，图中采用附图标记670示出了其中之一。
在实施例中，将第二管芯672设置到MSS 610上。在本实施例中，第二管芯672包括有源表面674和后侧表面676。将MSS 610设置到第二管芯672的后侧表面676上。在实施例中，将第二管芯672引线键合到安装基板666。采用至少一条键合线完成所述引线键合，图中采用附图标记678示出了其中一条。
在本实施例中，通过第一管芯键合线680将MSS 610电耦合到第一管芯660。相应地，MSS 610能够提供或接收来自第一管芯660的功率和信号通信中的一者或两者。类似地，去耦电容器，例如图1、3、4、5、7中所示的任何示范性电容器结构及其等价物能够与第一管芯660连通。而且，在本实施例中，通过至少一条第二管芯键合线将MSS 610电耦合到第二管芯672，图中采用附图标记682表示出了其中的一条。相应地，MSS 610能够提供或接收来自第二管芯672的功率和信号通信中的一者或两者。类似地，去耦电容器，例如图1、3、4、5、7中所示的任何示范性电容器结构及其等价物能够与第二管芯672连通。
在实施例中，第一管芯660是诸如处理器等的逻辑芯片，而第二管芯672是诸如闪速存储器等的存储器芯片。在实施例中，第一管芯660是存储器芯片，而第二管芯672是处理器。在实施例中，第一管芯660是逻辑芯片，而第二管芯672是DSP芯片。这样一来很显然，第一管芯660和第二管芯672可以是处理器、存储器和DSP芯片的任意组合。这些组合之一包括两个处理器。这些组合之一包括处理器和存储器芯片。这些组合之一包括两个存储器芯片。这些组合之一包括采用DSP芯片替代存储器芯片或处理器中的任一者。这些组合之一包括嵌入到处理器或存储器芯片中的任一者内的DSP芯片。
在方法实施例中，第一管芯660是来自加利福尼亚圣克拉拉(SantaClara，California)的Intel公司的以第一时钟速度工作的处理器芯片，而第二管芯672是以第二时钟速度工作的闪速存储器芯片。在第一个例子中，第一管芯660是通过第一管芯键合线680引线键合到导电平面的处理器芯片，例如，通过MSS焊盘418将其引线键合到作为时钟电路的接地平面的第一导电平面120。第一管芯以第一时钟速度运行。在这一例子中，第二管芯672工作在NOR(布尔逻辑中的“或非”)闪速存储器的典型电压上，通过第二管芯键合线682将第二管芯引线键合到导电平面，例如，通过MSS焊盘318将其引线键合到作为闪速存储器电压电路的地的中间导电平面124。此外，就这一例子而言，第一管芯660从通过第一管芯键合线引线键合到MSS焊盘518，并且通过第一电极接触部542引线键合到第一电极126的电容器结构获取(call for)用于处理器芯片660的负载瞬变的电压。在实施例中，第一管芯660工作在第一时钟速度上，其大于第二管芯672的第二时钟速度。
图7是根据实施例的MSS 710的细节700。MSS 710包括电介质体712。MSS 710包括第一面714和第二面716。MSS 710包括多个焊盘，在图7中采用附图标记718示出了其中之一。在实施例中，MSS 710包括多个隔开的导电平面。在图7中，示出了第一导电平面720连同后继的导电平面722。尽管图7所示的导电平面的数量为两个，但是根据作为具体应用的不同实施例可能需要多于或少于两个导电平面。
在实施例中，MSS 710包括具有第一电极726和第二电极728的电容器结构。在本实施例中，所述电容器结构是叉指型电容器，例如，如图7中所示的第一电极726和第二电极728多次出现的电容器。
在本实施例中，通过第一管芯键合线780将MSS 710电耦合到第一管芯，例如图6所示的第一管芯660。相应地，MSS 710能够提供或接收来自第一管芯的功率和信号通信中的一者或两者。类似地，图7所示的电容器结构及其等价物能够连通至第一管芯，例如图6中所示的第一管芯660。而且，在本实施例中，通过第二管芯键合线782将MSS 710电耦合到第二管芯，例如图6所示的第二管芯672。相应地，MSS 610能够提供或接收来自第二管芯672的功率和信号通信中的一者或两者。类似地，图7中所示的电容器结构及其等价物能够连通至第二管芯672。
在实施例中，所布设的微通孔784、788和790将所述电容器结构耦合到MSS焊盘718。图中将所布设的微通孔784、788和790示出为图1、3、4和5中所示的含有接触部的微通孔的对比实施例。
图8是根据实施例的包括处于两个微电子管芯860和872之间的MSS810的封装800的截面正视图。封装800包括具有有源表面862和后侧表面864的第一管芯860。将MSS 810设置到第一管芯860的后侧表面864上，并且通过倒装法将第一管芯860设置到安装基板866上。通过至少一个电凸块完成所述倒装键合，图中采用附图标记868示出了所述电凸块中的一个。在实施例中，安装基板866通过多个第一管芯电凸块与外部电连通，图中采用附图标记870示出了所述第一管芯电凸块中的一个。
在实施例中，第二管芯872包括有源表面874和后侧表面876。将MSS810设置到第二管芯872的后侧表面876上。在实施例中，将第二管芯872引线键合到安装基板866。采用至少一条键合线完成所述引线键合，图中采用附图标记878示出了其中一条。
在本实施例中，利用第一管芯电凸块870，并且通过安装基板866和MSS到安装基板的键合线880而将MSS 810电耦合到第一管芯860。相应地，MSS 810能够提供或接收来自第一管芯860的功率和信号通信中的一者或两者。类似地，去耦电容器，例如图1、3、4、5、7中所示的任何示范性电容器结构及其等价物也能够与第一管芯860连通。在本实施例中，也通过第二管芯键合线882将MSS 810电耦合到第二管芯872。相应地，MSS 810能够提供或接收来自第二管芯872的功率和信号通信中的一者或两者。类似地，去耦电容器，例如图1、3、4、5、7中所示的任何示范性电容器结构及其等价物能够与第二管芯872连通。
在实施例中，第一管芯860是诸如处理器等的逻辑芯片，而第二管芯872是诸如闪速存储器等的存储器芯片。在实施例中，第一管芯860是存储器芯片，而第二管芯872是处理器。在实施例中，第一管芯860是逻辑芯片，而第二管芯872是DSP芯片。这样一来很显然，第一管芯860和第二管芯872可以是处理器、存储器和DSP芯片的任意组合。这些组合之一包括两个处理器。这些组合之一包括处理器和存储器芯片。这些组合之一包括两个存储器芯片。这些组合之一包括采用DSP芯片替代存储器芯片或处理器中的任一者。这些组合之一包括嵌入到处理器或存储器芯片中的任一者内的DSP芯片。
在方法实施例中，第一管芯860是来自加利福尼亚圣克拉拉的Intel公司的以第一时钟速度工作的处理器芯片，而第二管芯872是以第二时钟速度工作的闪速存储器芯片。在第一例子中，第一管芯860是通过第一管芯电凸块868倒装键合到导电平面的处理器芯片，例如，通过MSS焊盘418将其键合到作为时钟电路的接地平面的第一导电平面120。第一管芯860以第一时钟速度运行。在这一例子中，第二管芯872工作在NOR(布尔逻辑中的“或非”)闪速存储器的典型电压上，并通过第二管芯键合线882将第二管芯引线键合到导电平面，例如，通过MSS焊盘318将其键合到作为闪速存储器电压电路的地的中间导电平面124。此外，就这一例子而言，第一管芯860从通过第一管芯键合线引线键合到MSS焊盘518，并且通过第一电极接触部542引线键合到第一电极126的电容器结构获取用于处理器芯片860的负载瞬变的电压。在实施例中，第一管芯860工作在第一时钟速度上，其大于第二管芯872的第二时钟速度。
图9是根据实施例的模块化的MSS 910的顶视平面图900。模块化的MSS 900包括电介质体912。在实施例中，模块化的MSS 900包括四个MSS模块910、908、906和904。如图所示，沿剖面线932将MSS 910剖成四个部分。每一MSS模块910、908、906和904包括多个MSS焊盘，在按照图示组装时，将其中的三个分别示为边缘MSS焊盘917、中间MSS焊盘918和内部MSS焊盘919。在本实施例中，将每一MSS模块910、908、906和904构造成MSS焊盘的3×3阵列。根据实施例，模块化的MSS 910由四个3×3焊盘所配置的MSS模块910、908、906和904组装成。在实施例中，MSS焊盘的数量和MSS焊盘的构造遵循叠置的芯片级封装中的一个或多个给定的芯片形状。在实施例中，不管是填满的MSS焊盘，例如，在填满的n×m矩阵中(其中，n和m分别大于等于2)，还是如图2所示，MSS焊盘只邻接电介质体912的外缘934，所述的微带间隔体的构造都能够遵循指定的应用。
图10是根据实施例的带有MSS 1010、三个管芯1060、1072和1092以及安装基板1066的芯片封装1000的顶视平面图。在实施例中，第一管芯1060是处理器、第二管芯1072是引线键合存储器芯片，而第三管芯1092是DSP。芯片封装1000包括十六个3×3的MSS焊盘微带间隔体模块，其构成了MSS 1010。出于举例说明的目的，芯片封装1000结合了与MSS 1010的引线键合和倒装连接。标称的第一管芯键合线1080将MSS 1010耦合到第一管芯1060。标称的第二管芯键合线1082将MSS 1010耦合到第二管芯1060。多个第三管芯电凸块将MSS 1010耦合到第三管芯1092，其中，采用附图标记1094(图11)来表示所述多个第三管芯电凸块中的一个。安装基板1066被示出为支持第一管芯1060。在实施例中，安装基板1066通过多个第一管芯电凸块与外部电连通，图中采用附图标记1070表示所述电凸块中的一个。
在方法实施例中，第一管芯1060是来自加利福尼亚圣克拉拉的Intel公司的以第一时钟速度工作的处理器芯片，第二管芯1072是以第二时钟速度工作的闪速存储器芯片，第三管芯1092是以第三时钟速度工作的DSP芯片。在本实施例中，将相应的第一管芯1060、第二管芯1072和第三管芯1092中的每个均接地到MSS 1010中的分离的且不同的导电平面，而不管其是时钟电路、数据电路、地址电路、芯电源电路等。在实施例中，由此将所有的三个管芯中的一部分电路接地。在实施例中，由此将少于所有的三个管芯的管芯接地。在实施例中，少于所有的三个管芯的管芯包括它们的各种电路中的由此接地的一部分。
图11是根据实施例的图10所示的芯片封装的截面正视图。在图11中，示出了电凸块1094以及处于安装基板1066之下和之上的多个电凸块1070。
图12是说明方法流程实施例的流程图。
在1210中，所述方法包括将MSS组装到第一管芯上。
在1220中，所述方法包括将MSS组装到后继的管芯上。在实施例中，所述方法开始于1210，结束于1220。
在1230中，所述方法包括使第一管芯以第一时钟速度工作，而使后继的管芯以后继的时钟速度工作。在实施例中，所述方法开始于1230，结束于1230。
图13是示出了根据实施例的计算系统1300的剖析正视图。可以在诸如图13所示的计算系统1300等的计算系统中利用RF无源器件层的一个或多个前述实施例。在下文中，将任何单独的RF无源器件层实施例或者将其与任何其他实施例的组合称为实施例配置。
例如，计算系统1300包括至少一个封在IC芯片封装1310内的处理器(图中未示出)、数据存储系统1312、至少一个诸如键盘1314等的输入装置和至少一个诸如监视器1316等的输出装置。计算系统1300包括处理数据信号的处理器，所述处理器可以包括(例如)可以从Intel公司获得的微处理器。除了键盘1314之外，例如，计算系统1300还可以包括诸如鼠标1318等的另一用户输入装置。计算系统1300可以包括经过给定的MSS实施例的图1、3、4、5所示的处理之后的结构。在实施例中，计算系统1300包括外壳1322，例如，所述外壳1322可以是台式计算机的机箱。
出于本公开的目的，包含了根据所要求保护的主题的部件的计算系统1300可以包括任何利用微电子器件系统的系统，例如，其可以包括耦合到数据存储器的所述MSS实施例中的至少一个，例如，所述数据存储器可以是动态随机存取存储器(DRAM)、聚合物存储器、闪速存储器和相变存储器。在本实施例中，通过将所述实施例耦合到处理器而将所述实施例耦合到这些功能的任何组合。然而，在实施例中，可以将本公开内容中阐述的实施例配置耦合到这些功能中的任何一个。对于示范性实施例而言，所述数据存储器包括管芯上的嵌入式DRAM高速缓存。此外，在实施例中，耦合到处理器(图中未示出)的实施例配置是具有耦合到DRAM高速缓存的数据存储器的实施例配置的系统的部分。此外，在实施例中，将实施例配置耦合到数据存储器1312。
在实施例中，所述计算系统1300还可以包括含有数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器的管芯。在本实施例中，通过将所述实施例配置耦合到处理器而将所述实施例配置耦合到这些功能的任何组合。对于示范性实施例而言，DSP是芯片组的一部分，所述芯片组可以包括作为板1320上的芯片组的单独部分的独立的处理器和DSP。在本实施例中，将实施例配置耦合到所述DSP，并且可以存在单独的实施例配置，其耦合到IC芯片封装1310中的处理器。此外，在实施例中，将实施例配置耦合到安装在与IC芯片封装1310相同的板1320上的DSP。现在，可以理解的是，可以将针对计算系统1300所阐述的实施例配置与本公开内容及其等同物中的MSS的各个实施例所阐述的实施例配置进行组合。
现在，可以理解的是，可以将本公开内容中所阐述的实施例应用于常规计算机以外的其他装置和设备。例如，可以采用一实施例配置来封装管芯，并将其设置在诸如无线通信器等的便携式装置或者诸如个人数据助理等的手持装置等当中。在本实施例中，所述系统外壳可以是无线电话的壳体等。另一个例子是可以采用一实施例配置来封装，并且设置到诸如汽车、机车、水运工具、飞行器或航天器等的运输工具当中的管芯。
图14是根据实施例的电子系统1400的示意图。图示的电子系统1400可以实现图13所示的计算系统1300，但是图示的电子系统更具有一般性。电子系统1400包括至少一个电子组件1410，例如图6、8和10-11中所示的IC管芯。在实施例中，电子系统1400是一种包括系统总线1420的计算机系统，其中所述系统总线1420用于电耦合电子系统1400中的各个部件。根据不同实施例，所述系统总线1420可以是单条总线或任何的总线组合。电子系统1400包括为集成电路1410供电的电压源1430。在一些实施例中，电压源1430通过系统总线1420向集成电路1410提供电流。
根据实施例，将集成电路1410电耦合到系统总线1420，集成电路1410可以包括任何电路或者电路组合。在实施例中，集成电路1410包括可以为任何一种类型的处理器1412。如这里所使用的，处理器1412是指任何类型的电路，例如但不限于微处理器、微控制器、图形处理器、数字信号处理器或其他处理器。集成电路1410可以包括的其他类型的电路为习用电路或ASIC，例如，诸如蜂窝电话、寻呼机、便携式计算机、双向无线电通信设备和类似的电子系统的无线装置中使用的通信电路1414。在实施例中，处理器1410包括诸如SRAM等的片内存储器1416。在实施例中，处理器1410包括诸如eDRAM等的片内存储器1416。
在实施例中，电子系统1400还包括外部储存器1440，其又可以包括适于特定应用的一个或多个存储元件，例如，RAM形式的主存储器1442、一个或多个硬盘驱动器1444和/或一个或多个处理可拆卸介质1446的驱动器，例如，所述可拆卸介质1446可以是软盘、致密盘(CD)、数字视频盘(DVD)、闪速存储键(flash memory key)以及其他本领域公知的可拆卸介质。
在实施例中，电子系统1400还包括显示装置1450和音频输出1460。在实施例中，所述电子系统1400包括控制器1470，诸如键盘、鼠标、跟踪球、游戏控制器、传声器、声音识别装置或任何其他的向电子系统1400输入信息的装置。
如这里所示，可以以许多种不同的实施例来实现集成电路1410，所述实施例包括电子封装、电子系统、计算机系统、集成电路的一种或多种制造方法以及包括集成电路和文中在各个实施例中所阐述的MSS实施例及本领域认同的其等价物的电子组件的一种或多种制造方法。元件、材料、几何形状、尺寸和操作顺序可以发生变化，以满足具体的封装要求。
提供了满足37C.F.R.§1.72(b)的摘要，其中，37C.F.R.§1.72(b)要求摘要能够允许读者迅速确定技术公开内容的本质和要点。所述摘要的提交应理解为，其不用于解释或限制权利要求的范围和含义。
在上述的详细说明中，为了理顺本公开内容，将各种特征集中到了单个实施例中。不应将这种公开方法解释成反映了这样的意图，即所要求保护的本发明的实施例所需要的特征比每一权利要求中明确表述的特征多。相反，如下述权利要求所反映的，本发明的主题可以在于少于所公开的单个实施例的所有特征的特征中。因而，在此将下述权利要求包含到具体实施方式当中，其中每一权利要求自身代表独立的优选实施例。
本领域技术人员应当理解，在不背离所附权利要求所表述的本发明的原理和范围的情况下，可以对为了解释本发明的实质而描述和图示的细节、材料、部分的布局和方法阶段进行各种其他改变。
下述说明中包括诸如上、下、第一、第二等词语，它们仅用于说明目的，而不应将它们视为限制性的。可以按照若干种位置和取向制造、使用或运输这里所描述的设备或物品的实施例。“微带”一词一般是指一种电介质体，所述电介质体具有多个按照隔离的方式设置于其内的导电平面。微带的厚度可以处于小于等于1000微米(μm)的范围内。在实施例中，微带的厚度处于大约20μm到大约120μm的范围内。术语“管芯”和“芯片”泛指作为通过各种处理操作转换成期望的集成电路器件的基本工件的物理对象。管芯一般是从晶片上分割出来的，所述晶片可以由半导体材料、非半导体材料或者半导体和非半导体材料的组合制成。板通常是经过树脂浸渍的纤维玻璃结构，其用作管芯的安装基板。
现在将参考附图，其中，采用类似的附图标记表示类似的结构。为了最为清晰地示出各种实施例的结构，这里包括的附图是集成电路结构的图示。因而，所制造的结构的实际外观，例如，显微照片中的外观可能与此不同，但是其仍然包括了所示的实施例的基本的结构。此外，附图还示出了理解所示的实施例所必需的结构。为了保持附图的清晰度，未包括本领域公知的其他结构。
图1是根据实施例的沿剖面线1-1截取的图2所示的MSS的截面正视图100。为了清晰起见，至少以夸大的垂直细节示出了MSS 110。MSS 110包括电介质体112。MSS 110包括第一面114和第二面116。MSS 110包括多个焊盘，在图1中采用附图标记118表示出了其中的两个。可以通过层压工艺制造电介质体112的几个平面结构，还通过所述层压工艺制造几个导电平面。在下文中，尽管电介质体112包括几个电介质平面112，但还是采用单个附图标记来表示。在实施例中，MSS 110包括多个隔开的导电平面。在图1中，示出了第一导电平面120连同后继的导电平面122，以及中间导电平面124。尽管图1所示的导电平面的数量为三个，但是根据作为具体应用的不同实施例可能需要少于或多于三个导电平面。
在实施例中，将任何导电平面图案化成例如螺旋电感器等的电感器。其图案化是常规的。在实施例中，将任何导电平面图案化成电阻器。其图案化是常规的。在实施例中，将任何导电平面图案化成熔丝。其图案化是常规的。
在实施例中，MSS 110包括具有第一电极126和第二电极128的电容器结构。在实施例中，MSS 110包括多个隔开的导电平面(至少第一导电平面120和后继的导电平面122)，所述MSS 110不包括电容器结构。在实施例中，MSS 110包括电容器结构，例如第一电极126和第二电极128，但是MSS110不包括多个隔开的导电平面。
在实施例中，所述电容器结构为双电极薄膜电容器。在本实施例中，第一电极126和第二电极128中的每个在MSS 110中仅出现一次。在实施例中，所述电容器结构是叉指型(interdigital)电容器，例如，第一电极126和第二电极128出现多次，如图1所示。
图2是根据实施例的MSS 110的顶部平面200。沿图2中的剖面线1-1导出了图1中的MSS 110。第一面114连同多个MSS焊盘一起露出，在图1到图5中，出于举例说明的目的，采用不同的附图标记将多个MSS焊盘表示成焊盘118、218、318、418和518。所述的各个焊盘(在下文中相对于图2将其称为“焊盘218”)的尺寸和成分基本相同。在实施例中，MSS焊盘218的宽度230在大约30微米(μm)到大约300μm或者更大的范围内。在实施例中，MSS焊盘218的宽度230在大约53μm到大约106μm的范围内。如图所示，沿剖面线232将MSS 110分成四个部分。在实施例中，作为剖面单元的MSS 110含有仅沿电介质体112的外缘134的MSS焊盘118。在实施例中，除了沿这里所述的外缘，MSS包括更多MSS焊盘。
再次参考图1，将MSS 110构造为通过MSS焊盘118电接入(access)后继导电平面122。相应地，第一微间隔体136将第一导电平面120绝缘。类似地，中间微间隔体138将中间导电平面124绝缘。通过导电平面接触部140实现MSS焊盘118和后继导电平面122之间的电耦合。如图1所示，还使所述电容器结构与电容器接触部绝缘。第一电极接触部142通过第一电极微间隔体144与第一电极126绝缘。第二电极接触部146通过第二电极微间隔体148与第二电极128绝缘。
在实施例中，通过一系列层压处理实施MSS 110的制造。可以通过观察MSS 110中的几个平面结构，并认识到图案化和淀积工艺能够实现所述MSS 110来确定这样的处理。例如，从MSS 110的第二面116开始，形成第二面116的电介质体112是层压和图案化处理中的第一层。在图1中继续向上，通过形成第一面114的电介质体112形成MSS 110的第一面114，并且如图所示，最后将MSS焊盘118填充到MSS内。在实施例中，MSS焊盘118位于第一面114上，而不是如图所示基本与其平齐。
图3是根据实施例沿剖面线3-3截取的图2所示的MSS的截面正视图300。MSS 110包括电介质体112。MSS 110包括第一面114和第二面116。MSS 110包括多个焊盘，在图3中采用附图标记318表示出了其中的两个。
在实施例中，MSS 110包括多个隔开的导电平面。在图3中，示出了第一导电平面120连同后继导电平面122，以及中间导电平面124。
将MSS 110构造为通过MSS焊盘318电接入中间导电平面124。相应地，第一微间隔体336将第一导电平面120绝缘。类似地，后继微间隔体350将后继导电平面124绝缘。通过导电平面接触部340实现MSS焊盘318和中间导电平面124之间的电耦合。如图3所示，还使所述电容器结构与电容器接触部绝缘。第一电极接触部342通过第一电极微间隔体344与第一电极126绝缘。第二电极接触部346通过第二电极微间隔体348与第二电极128绝缘。相应地，尽管所述接触部贯穿MSS 110，但是可以将微间隔体构造为将特定接触部绝缘，而连接其他特定接触部。
图4是根据实施例的沿剖面线4-4截取的图2所示的MSS的截面正视图400。MSS 110包括电介质体112。MSS 110包括第一面114和第二面116。MSS 110包括多个焊盘，在图4中采用附图标记418表示出了其中的两个。
在实施例中，MSS 110包括多个隔开的导电平面。在图4中，示出了第一导电平面120连同后继的导电平面122，以及中间导电平面124。
将MSS 110构造为通过MSS焊盘418接入第一导电平面120。相应地，后继微间隔体450将后继导电平面122绝缘。类似地，中间微间隔体438将中间导电平面124绝缘。通过导电平面接触部440实现MSS焊盘418和第一导电平面122之间的电耦合。如图4所示，还使所述电容器结构与电容器接触部绝缘。第一电极接触部442通过第一电极微间隔体444与第一电极126绝缘。第二电极接触部446通过第二电极微间隔体448与第二电极128绝缘。相应地，尽管所述接触部贯穿MSS 110，但是可以将微间隔体构造为将特定接触部绝缘，而连接其他特定接触部。
图5是根据实施例沿剖面线5-5所截取的图1所示的MSS的截面正视图500。MSS 110包括电介质体112。MSS 110包括第一面114和第二面116。MSS 110包括多个焊盘，在图5中采用附图标记518表示出了其中的两个。
在实施例中，MSS 110包括多个隔开的导电平面。在图5中，示出了第一导电平面120连同后继的导电平面122，以及中间导电平面124。
将MSS 110构造为接入电容器结构。第一电极接触部542使MSS焊盘518中的一个与第一电极126耦合。第二电极接触部546使MSS焊盘518中的另一个与第二电极128耦合。
将MSS 110构造为使所述的隔开的导电平面120、122和124与所述电容器结构绝缘。相应地，第一微间隔体536将第一导电平面120绝缘。类似地，后继微间隔体550将后继导电平面122绝缘。类似地，中间微间隔体538将中间导电平面124绝缘。相应地，尽管所述接触部贯穿MSS 110，但是可以将微间隔体构造为将特定接触部绝缘，而连接其他特定接触部。
图6是根据实施例的包括处于两个微电子管芯之间的MSS的芯片封装600的截面正视图。所述芯片封装600包括MSS 610。芯片封装600还包括具有有源表面662和后侧表面664的第一管芯660。在实施例中，第一管芯660包括常规后侧金属化部(BSM)。将MSS 610设置在第一管芯660的有源表面662上。在实施例中，将第一管芯660引线键合到安装基板666。通过至少一条键合线完成所述引线键合，图中采用附图标记668示出了其中一条。在实施例中，安装基板666通过多个电凸块与外部电连通(communicate)，图中采用附图标记670示出了其中之一。
在实施例中，将第二管芯672设置到MSS 610上。在本实施例中，第二管芯672包括有源表面674和后侧表面676。将MSS 610设置到第二管芯672的后侧表面676上。在实施例中，将第二管芯672引线键合到安装基板666。采用至少一条键合线完成所述引线键合，图中采用附图标记678示出了其中一条。
在本实施例中，通过第一管芯键合线680将MSS 610电耦合到第一管芯660。相应地，MSS 610能够提供或接收来自第一管芯660的功率和信号通信中的一者或两者。类似地，去耦电容器，例如图1、3、4、5、7中所示的任何示范性电容器结构及其等价物能够与第一管芯660连通。而且，在本实施例中，通过至少一条第二管芯键合线将MSS 610电耦合到第二管芯672，图中采用附图标记682表示出了其中的一条。相应地，MSS 610能够提供或接收来自第二管芯672的功率和信号通信中的一者或两者。类似地，去耦电容器，例如图1、3、4、5、7中所示的任何示范性电容器结构及其等价物能够与第二管芯672连通。
在实施例中，第一管芯660是诸如处理器等的逻辑芯片，而第二管芯672是诸如闪速存储器等的存储器芯片。在实施例中，第一管芯660是存储器芯片，而第二管芯672是处理器。在实施例中，第一管芯660是逻辑芯片，而第二管芯672是DSP芯片。这样一来很显然，第一管芯660和第二管芯672可以是处理器、存储器和DSP芯片的任意组合。这些组合之一包括两个处理器。这些组合之一包括处理器和存储器芯片。这些组合之一包括两个存储器芯片。这些组合之一包括采用DSP芯片替代存储器芯片或处理器中的任一者。这些组合之一包括嵌入到处理器或存储器芯片中的任一者内的DSP芯片。
在方法实施例中，第一管芯660是来自加利福尼亚圣克拉拉(SantaClara，California)的Intel公司的以第一时钟速度工作的处理器芯片，而第二管芯672是以第二时钟速度工作的闪速存储器芯片。在第一个例子中，第一管芯660是通过第一管芯键合线680引线键合到导电平面的处理器芯片，例如，通过MSS焊盘418将其引线键合到作为时钟电路的接地平面的第一导电平面120。第一管芯以第一时钟速度运行。在这一例子中，第二管芯672工作在NOR(布尔逻辑中的“或非”)闪速存储器的典型电压上，通过第二管芯键合线682将第二管芯引线键合到导电平面，例如，通过MSS焊盘318将其引线键合到作为闪速存储器电压电路的地的中间导电平面124。此外，就这一例子而言，第一管芯660从通过第一管芯键合线引线键合到MSS焊盘518，并且通过第一电极接触部542引线键合到第一电极126的电容器结构获取(call for)用于处理器芯片660的负载瞬变的电压。在实施例中，第一管芯660工作在第一时钟速度上，其大于第二管芯672的第二时钟速度。
图7是根据实施例的MSS 710的细节700。MSS 710包括电介质体712。MSS 710包括第一面714和第二面716。MSS 710包括多个焊盘，在图7中采用附图标记718示出了其中之一。在实施例中，MSS 710包括多个隔开的导电平面。在图7中，示出了第一导电平面720连同后继的导电平面722。尽管图7所示的导电平面的数量为两个，但是根据作为具体应用的不同实施例可能需要多于或少于两个导电平面。
在实施例中，MSS 710包括具有第一电极726和第二电极728的电容器结构。在本实施例中，所述电容器结构是叉指型电容器，例如，如图7中所示的第一电极726和第二电极728多次出现的电容器。
在本实施例中，通过第一管芯键合线780将MSS 710电耦合到第一管芯，例如图6所示的第一管芯660。相应地，MSS 710能够提供或接收来自第一管芯的功率和信号通信中的一者或两者。类似地，图7所示的电容器结构及其等价物能够连通至第一管芯，例如图6中所示的第一管芯660。而且，在本实施例中，通过第二管芯键合线782将MSS 710电耦合到第二管芯，例如图6所示的第二管芯672。相应地，MSS 610能够提供或接收来自第二管芯672的功率和信号通信中的一者或两者。类似地，图7中所示的电容器结构及其等价物能够连通至第二管芯672。
在实施例中，所布设的微通孔784、788和790将所述电容器结构耦合到MSS焊盘718。图中将所布设的微通孔784、788和790示出为图1、3、4和5中所示的含有接触部的微通孔的对比实施例。
图8是根据实施例的包括处于两个微电子管芯860和872之间的MSS810的封装800的截面正视图。封装800包括具有有源表面862和后侧表面864的第一管芯860。将MSS 810设置到第一管芯860的后侧表面864上，并且通过倒装法将第一管芯860设置到安装基板866上。通过至少一个电凸块完成所述倒装键合，图中采用附图标记868示出了所述电凸块中的一个。在实施例中，安装基板866通过多个第一管芯电凸块与外部电连通，图中采用附图标记870示出了所述第一管芯电凸块中的一个。
在实施例中，第二管芯872包括有源表面874和后侧表面876。将MSS810设置到第二管芯872的后侧表面876上。在实施例中，将第二管芯872引线键合到安装基板866。采用至少一条键合线完成所述引线键合，图中采用附图标记878示出了其中一条。
在本实施例中，利用第一管芯电凸块870，并且通过安装基板866和MSS到安装基板的键合线880而将MSS 810电耦合到第一管芯860。相应地，MSS 810能够提供或接收来自第一管芯860的功率和信号通信中的一者或两者。类似地，去耦电容器，例如图1、3、4、5、7中所示的任何示范性电容器结构及其等价物也能够与第一管芯860连通。在本实施例中，也通过第二管芯键合线882将MSS 810电耦合到第二管芯872。相应地，MSS 810能够提供或接收来自第二管芯872的功率和信号通信中的一者或两者。类似地，去耦电容器，例如图1、3、4、5、7中所示的任何示范性电容器结构及其等价物能够与第二管芯872连通。
在实施例中，第一管芯860是诸如处理器等的逻辑芯片，而第二管芯872是诸如闪速存储器等的存储器芯片。在实施例中，第一管芯860是存储器芯片，而第二管芯872是处理器。在实施例中，第一管芯860是逻辑芯片，而第二管芯872是DSP芯片。这样一来很显然，第一管芯860和第二管芯872可以是处理器、存储器和DSP芯片的任意组合。这些组合之一包括两个处理器。这些组合之一包括处理器和存储器芯片。这些组合之一包括两个存储器芯片。这些组合之一包括采用DSP芯片替代存储器芯片或处理器中的任一者。这些组合之一包括嵌入到处理器或存储器芯片中的任一者内的DSP芯片。
在方法实施例中，第一管芯860是来自加利福尼亚圣克拉拉的Intel公司的以第一时钟速度工作的处理器芯片，而第二管芯872是以第二时钟速度工作的闪速存储器芯片。在第一例子中，第一管芯860是通过第一管芯电凸块868倒装键合到导电平面的处理器芯片，例如，通过MSS焊盘418将其键合到作为时钟电路的接地平面的第一导电平面120。第一管芯860以第一时钟速度运行。在这一例子中，第二管芯872工作在NOR(布尔逻辑中的“或非”)闪速存储器的典型电压上，并通过第二管芯键合线882将第二管芯引线键合到导电平面，例如，通过MSS焊盘318将其键合到作为闪速存储器电压电路的地的中间导电平面124。此外，就这一例子而言，第一管芯860从通过第一管芯键合线引线键合到MSS焊盘518，并且通过第一电极接触部542引线键合到第一电极126的电容器结构获取用于处理器芯片860的负载瞬变的电压。在实施例中，第一管芯860工作在第一时钟速度上，其大于第二管芯872的第二时钟速度。
图9是根据实施例的模块化的MSS 910的顶视平面图900。模块化的MSS 900包括电介质体912。在实施例中，模块化的MSS 900包括四个MSS模块910、908、906和904。如图所示，沿剖面线932将MSS 910剖成四个部分。每一MSS模块910、908、906和904包括多个MSS焊盘，在按照图示组装时，将其中的三个分别示为边缘MSS焊盘917、中间MSS焊盘918和内部MSS焊盘919。在本实施例中，将每一MSS模块910、908、906和904构造成MSS焊盘的3×3阵列。根据实施例，模块化的MSS 910由四个3×3焊盘所配置的MSS模块910、908、906和904组装成。在实施例中，MSS焊盘的数量和MSS焊盘的构造遵循叠置的芯片级封装中的一个或多个给定的芯片形状。在实施例中，不管是填满的MSS焊盘，例如，在填满的n×m矩阵中(其中，n和m分别大于等于2)，还是如图2所示，MSS焊盘只邻接电介质体912的外缘934，所述的微带间隔体的构造都能够遵循指定的应用。
图10是根据实施例的带有MSS 1010、三个管芯1060、1072和1092以及安装基板1066的芯片封装1000的顶视平面图。在实施例中，第一管芯1060是处理器、第二管芯1072是引线键合存储器芯片，而第三管芯1092是DSP。芯片封装1000包括十六个3×3的MSS焊盘微带间隔体模块，其构成了MSS 1010。出于举例说明的目的，芯片封装1000结合了与MSS 1010的引线键合和倒装连接。标称的第一管芯键合线1080将MSS 1010耦合到第一管芯1060。标称的第二管芯键合线1082将MSS 1010耦合到第二管芯1060。多个第三管芯电凸块将MSS 1010耦合到第三管芯1092，其中，采用附图标记1094(图11)来表示所述多个第三管芯电凸块中的一个。安装基板1066被示出为支持第一管芯1060。在实施例中，安装基板1066通过多个第一管芯电凸块与外部电连通，图中采用附图标记1070表示所述电凸块中的一个。
在方法实施例中，第一管芯1060是来自加利福尼亚圣克拉拉的Intel公司的以第一时钟速度工作的处理器芯片，第二管芯1072是以第二时钟速度工作的闪速存储器芯片，第三管芯1092是以第三时钟速度工作的DSP芯片。在本实施例中，将相应的第一管芯1060、第二管芯1072和第三管芯1092中的每个均接地到MSS 1010中的分离的且不同的导电平面，而不管其是时钟电路、数据电路、地址电路、芯电源电路等。在实施例中，由此将所有的三个管芯中的一部分电路接地。在实施例中，由此将少于所有的三个管芯的管芯接地。在实施例中，少于所有的三个管芯的管芯包括它们的各种电路中的由此接地的一部分。
图11是根据实施例的图10所示的芯片封装的截面正视图。在图11中，示出了电凸块1094以及处于安装基板1066之下和之上的多个电凸块1070。
图12是说明方法流程实施例的流程图。
在1210中，所述方法包括将MSS组装到第一管芯上。
在1220中，所述方法包括将MSS组装到后继的管芯上。在实施例中，所述方法开始于1210，结束于1220。
在1230中，所述方法包括使第一管芯以第一时钟速度工作，而使后继的管芯以后继的时钟速度工作。在实施例中，所述方法开始于1230，结束于1230。
图13是示出了根据实施例的计算系统1300的剖析正视图。可以在诸如图13所示的计算系统1300等的计算系统中利用RF无源器件层的一个或多个前述实施例。在下文中，将任何单独的RF无源器件层实施例或者将其与任何其他实施例的组合称为实施例配置。
例如，计算系统1300包括至少一个封在IC芯片封装1310内的处理器(图中未示出)、数据存储系统1312、至少一个诸如键盘1314等的输入装置和至少一个诸如监视器1316等的输出装置。计算系统1300包括处理数据信号的处理器，所述处理器可以包括(例如)可以从Intel公司获得的微处理器。除了键盘1314之外，例如，计算系统1300还可以包括诸如鼠标1318等的另一用户输入装置。计算系统1300可以包括经过给定的MSS实施例的图1、3、4、5所示的处理之后的结构。在实施例中，计算系统1300包括外壳1322，例如，所述外壳1322可以是台式计算机的机箱。
出于本公开的目的，包含了根据所要求保护的主题的部件的计算系统1300可以包括任何利用微电子器件系统的系统，例如，其可以包括耦合到数据存储器的所述MSS实施例中的至少一个，例如，所述数据存储器可以是动态随机存取存储器(DRAM)、聚合物存储器、闪速存储器和相变存储器。在本实施例中，通过将所述实施例耦合到处理器而将所述实施例耦合到这些功能的任何组合。然而，在实施例中，可以将本公开内容中阐述的实施例配置耦合到这些功能中的任何一个。对于示范性实施例而言，所述数据存储器包括管芯上的嵌入式DRAM高速缓存。此外，在实施例中，耦合到处理器(图中未示出)的实施例配置是具有耦合到DRAM高速缓存的数据存储器的实施例配置的系统的部分。此外，在实施例中，将实施例配置耦合到数据存储器1312。
在实施例中，所述计算系统1300还可以包括含有数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器的管芯。在本实施例中，通过将所述实施例配置耦合到处理器而将所述实施例配置耦合到这些功能的任何组合。对于示范性实施例而言，DSP是芯片组的一部分，所述芯片组可以包括作为板1320上的芯片组的单独部分的独立的处理器和DSP。在本实施例中，将实施例配置耦合到所述DSP，并且可以存在单独的实施例配置，其耦合到IC芯片封装1310中的处理器。此外，在实施例中，将实施例配置耦合到安装在与IC芯片封装1310相同的板1320上的DSP。现在，可以理解的是，可以将针对计算系统1300所阐述的实施例配置与本公开内容及其等同物中的MSS的各个实施例所阐述的实施例配置进行组合。
现在，可以理解的是，可以将本公开内容中所阐述的实施例应用于常规计算机以外的其他装置和设备。例如，可以采用一实施例配置来封装管芯，并将其设置在诸如无线通信器等的便携式装置或者诸如个人数据助理等的手持装置等当中。在本实施例中，所述系统外壳可以是无线电话的壳体等。另一个例子是可以采用一实施例配置来封装，并且设置到诸如汽车、机车、水运工具、飞行器或航天器等的运输工具当中的管芯。
图14是根据实施例的电子系统1400的示意图。图示的电子系统1400可以实现图13所示的计算系统1300，但是图示的电子系统更具有一般性。电子系统1400包括至少一个电子组件1410，例如图6、8和10-11中所示的IC管芯。在实施例中，电子系统1400是一种包括系统总线1420的计算机系统，其中所述系统总线1420用于电耦合电子系统1400中的各个部件。根据不同实施例，所述系统总线1420可以是单条总线或任何的总线组合。电子系统1400包括为集成电路1410供电的电压源1430。在一些实施例中，电压源1430通过系统总线1420向集成电路1410提供电流。
根据实施例，将集成电路1410电耦合到系统总线1420，集成电路1410可以包括任何电路或者电路组合。在实施例中，集成电路1410包括可以为任何一种类型的处理器1412。如这里所使用的，处理器1412是指任何类型的电路，例如但不限于微处理器、微控制器、图形处理器、数字信号处理器或其他处理器。集成电路1410可以包括的其他类型的电路为习用电路或ASIC，例如，诸如蜂窝电话、寻呼机、便携式计算机、双向无线电通信设备和类似的电子系统的无线装置中使用的通信电路1414。在实施例中，处理器1410包括诸如SRAM等的片内存储器1416。在实施例中，处理器1410包括诸如eDRAM等的片内存储器1416。
在实施例中，电子系统1400还包括外部储存器1440，其又可以包括适于特定应用的一个或多个存储元件，例如，RAM形式的主存储器1442、一个或多个硬盘驱动器1444和/或一个或多个处理可拆卸介质1446的驱动器，例如，所述可拆卸介质1446可以是软盘、致密盘(CD)、数字视频盘(DVD)、闪速存储键(flash memory key)以及其他本领域公知的可拆卸介质。
在实施例中，电子系统1400还包括显示装置1450和音频输出1460。在实施例中，所述电子系统1400包括控制器1470，诸如键盘、鼠标、跟踪球、游戏控制器、传声器、声音识别装置或任何其他的向电子系统1400输入信息的装置。
如这里所示，可以以许多种不同的实施例来实现集成电路1410，所述实施例包括电子封装、电子系统、计算机系统、集成电路的一种或多种制造方法以及包括集成电路和文中在各个实施例中所阐述的MSS实施例及本领域认同的其等价物的电子组件的一种或多种制造方法。元件、材料、几何形状、尺寸和操作顺序可以发生变化，以满足具体的封装要求。
提供了满足37C.F.R.§1.72(b)的摘要，其中，37C.F.R.§1.72(b)要求摘要能够允许读者迅速确定技术公开内容的本质和要点。所述摘要的提交应理解为，其不用于解释或限制权利要求的范围和含义。
在上述的详细说明中，为了理顺本公开内容，将各种特征集中到了单个实施例中。不应将这种公开方法解释成反映了这样的意图，即所要求保护的本发明的实施例所需要的特征比每一权利要求中明确表述的特征多。相反，如下述权利要求所反映的，本发明的主题可以在于少于所公开的单个实施例的所有特征的特征中。因而，在此将下述权利要求包含到具体实施方式当中，其中每一权利要求自身代表独立的优选实施例。
本领域技术人员应当理解，在不背离所附权利要求所表述的本发明的原理和范围的情况下，可以对为了解释本发明的实质而描述和图示的细节、材料、部分的布局和方法阶段进行各种其他改变。