显示装置

摘要

本发明提供一种高精细、多灰度、低成本、低消耗功率的显示装置。包括：显示屏110，扫描电路109，及数据线驱动电路.在上述显示屏的外部具有控制器IC102，该控制器IC102包括：存储显示数据的显示存储器；从上述显示存储器读出数据并向上述显示屏输出的输出缓冲器112；控制上述显示存储器及上述输出缓冲器并管理与上述上位装置间的通信及控制的控制器113；在上述显示屏上具有构成上述数据线驱动电路的一部分，并将数字信号的显示数据变换为模拟信号的DAC电路106；上述控制器IC102与上述显示屏之间的数据传输用总线宽度，与上述控制器与上述上位装置之间总线相比，一次可并行传输多位数据，降低数据线驱动电路的工作频率。

权利要求

1.一种半导体装置，包括：

被驱动元件阵列，被驱动元件形成阵列状；以及串行·并行转换电路，为了并行处理用于驱动上述驱动元件的数据，而具有2位以上的输入数，其特征在于：

上述具有2位以上的输入数的串行·并行转换电路，由多个1位输入的串行·并行转换电路构成。

2.如权利要求1所述的半导体装置，其特征在于：上述多个1位输入的串行·并行转换电路中的至少2个，由共同连接的控制线同时驱动。

3.一种半导体装置，包括：

被驱动元件阵列，被驱动元件形成阵列状；

驱动电路，用于向上述被驱动元件写入电信号；以及串行·并行转换电路，为了并行处理数据，而具有2位以上的输入数，其特征在于：第1输出端子群与第2输出端子群相邻，上述第1输出端子群输出将被输入上述串行·并行转换电路的输入端子的数据进行串行并行转换后得到的信号，上述第2输出端子群输出将被输入与上述输入端子相邻的输入端子的数据进行串行并行转换后得到的信号。

4.一种半导体装置，包括：

被驱动元件阵列，被驱动元件形成阵列状；

驱动电路，用于向上述被驱动元件写入电信号；以及串行·并行转换电路，为了并行处理数据，而具有2位以上的输入数，其特征在于：具有上述串行·并行转换电路功能的电路被设计为大致长方形状，在上述长方形的其中一个长边上，具有输入端子群，在上述长方形的另一个长边上，具有输出端子群。

说明书

显示装置

[0001] 本申请为2002年10月8日提交的、申请号为02144327.0的、发明名称为“显示装置”的申请的分案申请。

技术领域

[0002] 本发明涉及投影机、笔记本电脑、监视器、移动电话、PDA等中采用的显示装置，特别是涉及液晶显示装置等电压驱动型显示装置及电流驱动型显示装置。

背景技术

[0003] 随着多媒体时代的发展，显示装置从用于投影机装置、摄像机的取景器及移动电话机(mabile phone)等的小型装置，到汽车电视和导航系统的显示屏、PDA(Personal Digital Assistants)、及便携式PC(Personal Computer)等便携式终端等用的中型装置，笔记本电脑、监视器等用的大型装置，正快速普及。在这些显示装置中，液晶显示装置现在使用于最广泛的产品群。特别是由薄膜晶体管(Thin FilmTransistor(以下缩写为“TFT”))等驱动的有源矩阵型液晶显示装置，由于与单纯矩阵型液晶显示装置相比，可得到高分辨率、高画面质量，而成为液晶显示装置的主流。TFT因所使用的半导体材料的不同而分为非晶硅TFT和多晶硅TFT。

[0004] 非晶硅TFT由于不需要高温工艺，所以可以采用玻璃等基板制作显示屏。

[0005] 多晶硅TFT向来因用高温工艺而需要高价的石英基板，只限定于小型且附加价值高的显示屏。近些年来，随着激光退火等技术的进步，开发了通过减压(LP)CVD、等离子(P)CVD、溅射法等，形成前驱膜，对其用激光退火多结晶化，并在可以使用玻基板等的低温下能够形成多晶硅TFT的技术，中型及笔记本电脑用的显示屏也可以用多晶硅TFT制作了。

[0006] 多晶硅TFT的移动度，与非晶硅TFT比较，高一个数量级以上，电流驱动能力高。

[0007] 当用多晶硅TFT构成液晶显示装置时，由于多晶硅TFT的电流驱动能力强，所以使外围电路和象素集成在同一基板上，所以LSI(LargeScale Integrated Circuit)的数量减小，可以实现小型化，可以降低安装成本。

[0008] 这样，外围电路在同一基板上一体化的液晶显示装置称为“驱动电路一体型液晶显示装置”。

[0009] 驱动电路一体型液晶显示装置，作为外围电路最为普及的是具有对连接在象素TFT源极端子上的数据线进行驱动的数据驱动器、及对连接在象素TFT栅极端子上的栅极线进行驱动的栅极驱动器的形式，在要求小型、且高精度的液晶显示装置的液晶投影机、及要求框边缘缩小的便携式笔记本电脑等中使用较多。

[0010] 在现有的液晶显示装置中未使驱动电路一体化的驱动装置中，栅极驱动器LSI芯片群、栅极驱动器LSI芯片群、控制器、及DC-DC变换器等，设置在TCP(Tape Carrier Package)及挠性基板或连接电路基板上。在该结构中，在高精细化和多灰度化的同时，无法避免安装的复杂化、及框边缘的增大。同时由于频率的增大，使EMI(ElectroMagnetic Interference：电波干扰)的问题增大。因此在使用印刷基板地线的强化、印刷基板的元件材料配置变更、及配线引出变更、EMI滤波器的增加、及改善接口等对噪声措施方面要付出很多努力。

[0011] 与此相比，外围电路在同一基板上一体化的驱动电路的一体，则安装容易，而且即使高精细化及多灰度化发展，框边缘尺寸也几乎不变化，因此作为便携用途是非常有效的。

[0012] 图37是表示现有一般驱动电路一体型液晶显示装置的显示器系统概要图。根据图37，在现有的驱动电路一体型液晶显示装置中，按矩阵状布线、配置M行N列象素的有源矩阵显示区域110、行方向扫描电路(扫描线(栅极线)驱动电路)109、列方向扫描电路(数据线驱动电路)3504、模拟开关3505、及电平移位器3503等，在显示装置基板101上由多晶硅TFT一体化形成。

[0013] 控制器113、存储器111、数·模变换电路(DAC电路)3502、扫描电路/数据寄存器3501、接口电路114等，由单晶硅电路(LSI)在显示装置基板101的外部形成。

[0014] 模拟开关3503具有与有源矩阵显示区域110的列方向数据线的条数N相同的输出数。

[0015] 另外，在现有的驱动电路一体型液晶显示装置中，还存在内部装有DAC电路等更复杂电路形式的装置。图38表示现有的内装DAC电路型的液晶显示装置的显示系统概要图。现有的内装DAC电路型的液晶显示装置，除了与内部不装DAC电路的图37装置同样的按矩阵状布线的排列M行N列象素的有源矩阵显示区域110、行方向扫描电路109、列方向扫描电路3506之外，在显示装置基板101上还形成以下的电路。即，在显示装置基板101上形成数据寄存器3507、锁存电路105、DAC电路106、选择器电路107、电平移位器/定时缓冲器108、及电平移位器等。

[0016] 该构成中，在内装存储器的控制器IC中不包含DAC电路，存储器111、输出缓冲器112、控制器113全部由数字电路构成。其结果是由于不用模拟电路的工艺就可以制作，所以IC的价格比上述内装存储器的驱动器IC价格便宜。

[0017] 上述的液晶显示装置薄型、轻量，而且与CRT(Cathode Ray Tube)管相比，消耗功率低。发挥这样的特点，液晶显示装置安装在便携式信息处理装置上。

[0018] 近些年来，随着移动电话、及PDA或移动PC等便携终端的快速普及，对便携(移动)用途的显示器的需求进一步提高。在这种便携式终端的显示器中，例如有以下的要求。

[0019] (1)为了提高携带性，使显示单元以外的面积缩小。

[0020] (2)在便携式终端中一般采用电池驱动方式，为了延长一次充电的电池驱动持续时间，要求低耗电。

[0021] (3)在便携式终端的普及上，还要求价格低，所以便携显示器也要求低成本。

[0022] 而且，希望这些要求能通过驱动电路一体型的液晶显示装置及有机EL(Electro Luminescence：场致发光)装置等实现。

[0023] 作为测量内装外围电路型液晶显示器的低耗电、小型化、高精细化的装置，例如已在特开平11-202290号公报中公开了在TFT基板上形成用于驱动液晶的信号端外围电路及扫描端外围电路、及在信号布线上具有用于传输显示数据的中继总线的连接装置，在液晶显示装置上安装通过该连接装置使从CPU写入的显示数据至少存储1行量的图像存储器及形成读出控制电路的图像存储器芯片，从图像存储器芯片输出的每一行显示数据以低速的时钟进行并行传输构成的装置。

发明内容

[0024] 下面对上述的现有显示装置的问题进行说明。

[0025] 第1个问题是随着显示器的高精细化及多灰度化，驱动器IC的价格及耗电上升。

[0026] 其原因是，对于液晶模块，在每1帧时间必须对全部象素的显示数据进行串行高速传输。越高精细化、象素数越多，这时的传输速率越增大。高速传输的结果是，对驱动器IC也要求高速性，在构成电路器件的多个CMOS上产生贯通电流等，工作速度上升的同时耗电增大。另外，进行高速工作的IC价格也增加。而且当灰度数增大时，电路构成的复杂化及传输速度进一步增加，造成耗电进一步增大及成本的增加。另外，如上所述，内装DAC电路等的IC，需要并用其他工艺，从而使成本进一步增加。

[0027] 第2个问题是从抑制系统全体的耗电及价格的必要性看，要限制象素数及灰度数。

[0028] 其理由是：如上所述当象素数及灰度数增大时，驱动器IC的耗电增大。

[0029] 第3个问题是由于高频工作，在可靠性上有问题。

[0030] 其理由是：当使低温多晶硅TFT进行高频工作时，TFT特性容易发生变化。

[0031] 第4个问题是由于显示屏基板上每个电路块使用的电压不同，所以需要并用对应于多数电压的工艺。

[0032] 另外，当输入信号的频率提高时，EMI的问题很大。其理由是输入频率直接驱动源极驱动器IC。结果是，从驱动电路的矩形波产生的寄生(Spurious)电波增加，EMI噪声也增加。因此如上所述，在对各种EMI的措施上付出了很大的努力。

[0033] 另一方面，当EMI的噪声电平非常小时，各种基准试验可以容易通过，不仅可靠性可以提高，而且与EMI试验有关的成本也可以降低。

[0034] 从而，本发明是鉴于上述问题提出的，其目的在于提供低成本、低耗电、并实现高精细、多灰度显示的显示装置。

[0035] 本发明的另一目的是提供使可靠性高的显示装置。

[0036] 本发明的又一目的是提供抑制EMI影响的显示装置。

[0037] 本发明的再一目的是提供不并用对多数电压的工艺，而通过对一种电压的工艺就可以驱动全部电路的驱动电路一体型的显示装置。

[0038] 为了达到上述目的，本发明所涉及的显示装置，在一个面(侧面)上包括：显示屏，具有在多条数据线和多条扫描线的交点上象素群配置成矩阵状的显示单元；扫描线驱动电路，对上述多条扫描线依次加电压；及数据线驱动电路，接收从上位装置所供给的显示数据，将对应于上述显示数据的信号加到上述多条数据线上；在上述显示屏的外部具有控制器IC，该控制器IC包括：存储显示数据的显示存储器、从上述显示存储器读出数据并向上述显示屏输出的输出缓冲器、控制上述显示存储器及上述输出缓冲器并管理与上述上位装置间的通信及控制的控制器；在上述显示屏上具有构成上述数据线驱动电路的一部分，并将从上述控制器装置所传输出的数字信号的显示数据变换为模拟信号的数·模变换电路(称为“DAC电路”)；上述控制器IC与上述显示屏之间的数据传输用总线宽度，比上述控制器与上述上位装置之间总线，一次传输可并行传输更多位数据。在本发明中，由于数据传输的总线宽度加大，降低了数据线驱动电路的工作频率，这样，构成包括数据线驱动电路及扫描线驱动电路的外围电路的晶体管器件，与构成上述显示屏上所形成的象素开关的TFT(Thin Film Transistor)用相同的工艺形成，上述外围电路的晶体管器件的栅极绝缘膜的膜厚，设定为与高电压驱动的象素开关的TFT栅极绝缘膜的膜厚相同。

[0039] 另外，本发明在另一面上，在上述显示屏上具有存储显示数据的显示存储器、及将数字信号的显示数据变换为模拟信号的数·模变换电路(称“DAC电路”)。本发明中，DAC电路和显示存储器，与象素单元的TFT(Thin Film Transistor)形成工艺用相同的工艺形成。

[0040] 本发明所涉及的半导体装置，包括：被驱动元件阵列，被驱动元件形成阵列状；以及串行·并行转换电路，为了并行处理用于驱动上述驱动元件的数据，而具有2位以上的输入数，其特征在于：上述具有2位以上的输入数的串行·并行转换电路，由多个1位输入的串行·并行转换电路构成。

[0041] 本发明所涉及的半导体装置，包括：被驱动元件阵列，被驱动元件形成阵列状；驱动电路，用于向上述被驱动元件写入电信号；以及串行·并行转换电路，为了并行处理数据，而具有2位以上的输入数，其特征在于：输出将被输入串行·并行转换电路的输入端子的数据进行串行并行转换后得到的信号的输出端子群，以及输出将被输入与上述输入端子相邻的的输入端子的数据进行串行并行转换后得到的信号的输出端子群相邻。

[0042] 本发明所涉及的半导体装置，被驱动元件阵列，被驱动元件形成阵列状；驱动电路，用于向上述被驱动元件写入电信号；以及串行·并行转换电路，为了并行处理数据，而具有2位以上的输入数，其特征在于：具有上述串行·并行转换电路功能的电路被设计为大致长方形状，在上述长方形的其中一个长边上，具有输入端子群，在上述长方形的另一个长边上，具有输出端子群。

[0043] 本发明中，在上述显示屏中具有以上述DAC电路的输出为输入，在数据线群上连接输出的选择器电路。本发明中，在上述显示屏中具有将由上述控制器IC的电源电压规定的信号振幅，电平移位到上述显示屏端的高电压的电平移位器。本发明中，在上述显示屏中具有将串行数据转换为并行数据的串行·并行转换电路，在上述DAC电路上供给由上述串行·并行转换电路转换成并行的数据。从以下的实施例叙述中，可使从业者了解，通过专利申请范围的各项权利要求的本发明可以达到上述目的。

[0044] 附图的简单说明

[0045] 图1是表示本发明第1实施例的显示装置构成图。

[0046] 图2是为说明本发明第1实施例的显示装置定时动作的图。

[0047] 图3是表示对于内装存储器的驱动器IC及内装存储器的控制器IC，内装的存储器容量与IC成本关系的图。

[0048] 图4是表示读出频率和接口电路消耗功率关系的图。

[0049] 图5是表示本发明第2实施例的显示装置构成图。

[0050] 图6是表示本发明第3实施例的显示装置构成图。

[0051] 图7是表示本发明第4实施例的显示装置构成图。

[0052] 图8是表示本发明第5实施例的显示装置构成图。

[0053] 图9是为说明本发明第5实施例的显示装置定时动作的图。

[0054] 图10是表示本发明第6实施例的显示装置构成图。

[0055] 图11是表示本发明第7实施例的显示装置构成图。

[0056] 图12是为说明本发明第7实施例的显示装置定时动作的图。

[0057] 图13是表示本发明第8实施例的显示装置构成图。

[0058] 图14是表示本发明第9实施例的显示装置构成图。

[0059] 图15是表示本发明第10实施例的显示装置构成图。

[0060] 图16是为说明本发明第10实施例的显示装置定时动作的图。

[0061] 图17是表示本发明第11实施例的显示装置构成图。

[0062] 图18是表示本发明第12实施例的显示装置构成图。

[0063] 图19是为说明本发明第12实施例的显示装置定时动作的图。

[0064] 图20是表示本发明第13实施例的显示装置构成图。

[0065] 图21是表示本发明第14实施例的显示装置构成图。

[0066] 图22是表示本发明第15实施例的显示装置构成图。

[0067] 图23是表示本发明第16实施例的显示装置构成图。

[0068] 图24是为说明本发明第16实施例的显示装置定时动作的图。

[0069] 图25是表示本发明第17实施例的显示装置构成图。

[0070] 图26是表示本发明第18实施例的显示装置构成图。

[0071] 图27是为说明本发明第18实施例的显示装置定时动作的图。

[0072] 图28是表示本发明第19实施例的显示装置构成图。

[0073] 图29是表示本发明第20实施例的显示装置构成图。

[0074] 图30是表示本发明第21实施例的显示装置构成图。

[0075] 图31是为说明本发明第21实施例的显示装置定时动作的图。

[0076] 图32是表示本发明第22实施例的显示装置构成图。

[0077] 图33是表示本发明第23实施例的显示装置构成图。

[0078] 图34是表示本发明第24实施例的显示装置构成图。

[0079] 图35是为说明本发明的实施例所采用的显示屏基板制作的主要工序的断面图。

[0080] 图36是为说明本发明的实施例所采用的显示屏基板制作的主要工序的断面图。

[0081] 图37是表示采用现有的驱动电路一体型液晶显示装置的显示系统概要的图。

[0082] 图38是表示采用现有的内装DAC电路的驱动电路一体型液晶显示装置的显示系统概要的图。

[0083] 图39是表示作为比较例，使用现有结构设计的显示装置的构成图。

[0084] 图40是表示图39的移位寄存器的电路构成图。

[0085] 图41是表示图39的6位数据寄存器及与连接的数字数据总线的电路构成图。

[0086] 图42是表示图39的6×66加载锁存的电路构成图。

[0087] 图43是图39的移位寄存器电路及数字数据总线上输入的信号时序图。

[0088] 图44是表示现有的电平转换电路的电路构成图。

[0089] 图45是表示本发明实施例的显示装置构成的方框图。

[0090] 图46是表示图45中所示的本发明实施例中带有电平转换功能的1-to-2串行·并行转换电路的电路构成图。

[0091] 图47是表示图46中所示的1-to-2串行·并行转换电路定时波形的时序图。

[0092] 图48是表示图46中的1-to-2串行·并行转换电路的最高工作频率的测量结果曲线图。

[0093] 图49是对图46中所包含的电平转换部和图44中所示的现有的电平转换电路间的消耗功率进行比较的曲线图。

[0094] 图50是对图39中所示的显示装置与图45中所示的显示装置在显示基板上集成的数字信号处理部消耗功率进行比较的情况。

具体实施方式

[0095] 下面对发明的实施例进行说明。本发明所涉及的显示装置在其最佳的一实施例中，在显示装置中包括：具有在多条数据线和多条扫描线的交点上配置成矩阵状的象素单元的显示单元(图1的110)；对上述多条扫描线依次加电压的扫描线驱动电路(图1的109)；接收从上位装置所供给的显示数据，将对应于上述显示数据的信号加到上述多条数据线的数据线驱动电路。在显示装置基板(图1的101)之外，具有控制器IC(图1的102)，其中包括：存储对应于上述象素单元的显示数据的显示存储器(图1的111)；从显示存储器读出数据并向显示装置基板(图1的101)输出的输出缓冲器(图1的112)；以及对显示存储器(图1的111)和输出缓冲器(图1的112)进行控制，管理与上位装置间的通信及控制的控制器(图1的113)。在显示装置基板(图1的101)上具有构成数据线驱动电路的一部分，将数字信号的显示数据变换为模拟信号的DAC(数·模变换)电路(图1的106)，控制器IC(图1的102)与显示装置基板(图1的101)上的数据线驱动电路间的数据传输用总线的宽度，与控制器(图1的113)与上述上位装置(图1的114)之间的总线相比，一次可并行传输更多的位数据。

[0096] 更详细的说，本发明所涉及的显示装置在其最佳的一实施例中，具有显示装置基板(图1的101)在多条数据线(N条)和多条扫描线(M条)的交点上配置成矩阵状M行N列象素群的显示单元(图1的110)，除显示装置基板(图1的101)之外具有控制器IC(图1的102)，其中包括：存储(M×N)个象素的B位灰度显示数据(即(M×N×B)位)的显示存储器(图1的111)、从显示存储器(图1的111)读出数据并向显示屏基板(图1的101)一侧输出的输出缓冲器(图1的112)、以及对显示存储器(图1的111)及输出缓冲器(图
1的112)进行控制，管理与上位装置间的通信及控制的控制器(图1的113)。

[0097] 在控制器IC(图1的102)中，输出缓冲器(图1的112)配置的数量为，将相当于存储器的(M×N×B)位内1行量的(N×B)位按块分割数S分割的{(N×B)/S}个。

[0098] 从控制器IC(图1的102)的输出缓冲器(图1的112)，通过{(N×B)/S}位宽度的数据总线，向显示装置基板(图1的101)一侧，以{(N×B)/S}位为单位，在1水平期间内，分割上述块分割数S次，传输1行显示数据。

[0099] 在显示装置基板(图1的101)上，具有：数据线驱动电路，其中包括：将从上述数据总线接收的信号振幅向更高振幅的信号进行电平移位的电平移位器(图1的104)、对该电平移位器的输出进行锁存的锁存电路(图1的105)、输入锁存电路的B位输出，输出模拟信号的DAC电路(图1的106)、以DAC电路的输出为输入，具有与上述显示单元N列相同的N输出选择器(图1的107)；及对上述多条扫描线(栅极线)依次加电压的扫描线驱动电路(图1的109)。电平移位器(图1的104)和锁存电路(图1的105)都配置{(N×B)/S}个，DAC电路(图1的106)配置(N/S)个，选择器电路(图1的107)接收(N/S)个DAC电路(图1的106)的输出，根据所输入的选择器控制信号，每个上述DAC电路输出，按将1水平期间用上述块分割数S进行分割的时间，依次向S条数据线供给数据信号，控制器IC的控制器(图1的113)对显示装置基板上(图1的101)的电平移位器·定时缓冲器(图1的108)供给时钟信号，由电平移位器·定时缓冲器(图1的108)升压输出的锁存时钟信号和选择器控制信号，分别供给上述锁存电路(图1的105)和选择器电路(图1的107)。

[0100] 在本发明的一实施例中，构成包括在显示装置基板上形成的数据线驱动电路及扫描线驱动电路的外围电路的晶体管器件，与显示单元上形成的构成象素开关的TFT(Thim Film Transistor)用相同的工艺形成，优选由多晶硅TFT构成。即数据线驱动电路及上述扫描线驱动电路的晶体管器件的栅极绝缘膜的膜厚，设定为与高电压驱动的象素开关等的TFT栅极绝缘膜的膜厚相同。

[0101] 在本发明的实施例中，其构成也可以在显示单元的两则具有对扫描线驱动电路(图5的109)、及数据线驱动电路供给时钟信号的电平移位器/定时缓冲器(图5的108)。

[0102] 在本发明的实施例中，在显示装置基板(101)上形成、并构成数据线驱动电路的锁存电路和电平移位器，也可以交换其位置(参照图6)。

[0103] 在本发明的实施例中，可以使控制器IC(图7的102)的信号振幅和显示装置基板(图7的101)的信号振幅相同。在显示装置基板(图7的101)上可省略电平移位电路。

[0104] 在本发明的实施例中，为了驱动电流驱动型的象素器件，其构成也可以具有生成对应于显示数据灰度的电流并对数据线供给电流的电压-电流转换电路/电流输出缓冲器(图8、图15的801)、解码器及电流输出缓冲器(图10、图17的1001和1002)。

[0105] 在本发明的实施例中，其构成也可以将控制器IC(图11、图29的102)的输出缓冲器(图11、图13的112)配置(N×B)个，从控制器IC通过(N×B)位宽度的数据总线，向显示装置基板(图11、图13的101)一侧，以(N×B)位为单位，在1水平期间1次传输1行显示数据，使DAC电路(图11、图13的106)对应于数据线具有N个。在所述的构成中，可以使控制器IC(图14、图29的102)的信号振幅和显示装置基板(图14、图29的101)的信号振幅相同。在显示装置基板(图14的101)中可省略电平移位电路。

[0106] 在本发明的实施例中，其构成也可以在显示装置基板(101)上具有将串行数据转换为并行数据的串行·并行转换电路(图18、图20～图23、图25、图26、图28～图30、图32～图34的1801)，对DAC电路供给由串行·并行转换电路转换为并行的数据。由于将由串行·并行转换电路转换成并行位的数据(对其进行锁存的信号及/或电平移位的信号)供给DAC电路的输入，所以可以降低DAC电路的工作频率。

[0107] 本发明所涉及的显示装置在另一实施例中，在显示屏(图33、图34的101)上，具有将数字信号的显示数据变换为模拟信号的DAC电路(图33的106)、及存储显示数据的显示存储器(图33、图34的111)，上述DAC电路及显示存储器用与象素单元的TFT(Thin FilmTransistor)形成工艺相同的工艺形成。

[0108] 更详细的说，本发明所涉及的显示装置，在另一实施例中，显示装置基板(图33的101)在同一基板上包括：具有在多条数据线(N条)和多条扫描线(M条)的交点上按矩阵状配置M行N列的象素群的显示单元(图33的110)、存储(M×N)个象素的B位灰度显示数据(即(M×N×B)位)的存储器(图3的111)、从显示存储器读出数据并向上述显示屏基板一侧输出的输出缓冲器(图33的112)、以及控制显示存储器(图33的111)和输出缓冲器(图33的112)、并管理与上位装置间通信及控制的控制器(图33的113)。输出缓冲器(图33的112)的配置数量的，将相当于上述存储器(图33的111)的(M×N×B)位内
1行量的(N×B)位按块分割数S的数量和P相分割的{(N×B)/(P×S)}个。

[0109] 显示装置基板(图33的101)具有：数据线驱动电路，其中包括：将输出缓冲器(图33的112)的输出串行输入、并P相展开输出的串行·并行转换电路(图33的1801)、对串行·并行转换电路(图33的1801)的输出进行锁存的锁存电路(图33的105)、输入上述锁存电路的B位输出，输出模拟信号的DAC电路(图33的106)、以及将DAC电路的输出作为输入，具有与上述显示单元的N列相同的N输出的选择器(图33的107)；及对上述多条扫描线依次加电压的扫描线驱动电路(图33的109)。串行/行转换电路(图33的1081)配置{(N×B)/(P×S)}个，锁存电路(图33的105)配置{(N×B)/S}个，DAC电路(图33的106)配置(N/S)个，选择器电路(图33的107)接收(N/S)个DAC电路(图3的
106)的输出，根据选择器控制信号，每个DAC电路的输出，按分割为上述块分割数的时间，依次对S条数据线群供给数据信号。从控制器(图33的113)向锁存电路(图33的105)供给锁存时钟信号，对选择器电路(图33的107)供给选择器控制信号，对串行/并行转换电路(图33的1801)供给串行·并行转换控制信号。

[0110] 在该实施例中，构成包括数据线驱动电路、扫描线驱动电路的外围电路的TFT，与显示单元的象素开关TFT用相同的工艺形成。在专利申请范围的各项权利要求的发明中，一些权利要求与附图相对应，其对应关系是：权利要求11对应图1、权利要求12对应图6、权利要求13对应图7、权利要求14对应图8、权利要求15对应图10、权利要求16对应图11、权利要求17对应图13、权利要求18对应图14、权利要求19对应图15、权利要求20对应图17、权利要求21对应图18、权利要求22对应图21、权利要求23对应图22、权利要求
24对应图23、权利要求25对应图25、权利要求26对应图26、权利要求27对应图28、权利要求28对应图29、权利要求29对应图30、权利要求30对应图32、权利要求31对应图33、权利要求32对应图34、权利要求33至35对应图35、36。

[0111] 实施例

[0112] 下面参照附图对本发明的实施例进行更详细地说明。

[0113] 实施例1

[0114] 图1表示本发明的第1实施例的构成图。参照图1详细说明本发明的第1实施例。参照图1，本发明第1实施例由系统端电路基板103、控制器IC102、及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102连接。控制器IC102包括控制器113、存储器111、及输出缓冲器112，与系统电路基板103及显示装置基板101相连接。显示装置基板101内部装有电平移位器/定时缓冲器(控制器)106、扫描电路(扫描线驱动电路)109、电平移位器104、锁存电路105、DAC电路106、选择电路107及显示单元110，与控制器IC102相连接。电平移位器电路104、锁存电路105、DAC电路106、选择电路
107按以下顺序配置，选择电路107连接在显示器110的列一侧，电平移位器电路104的输出由锁存电路105锁存，锁存电路105的输出由DAC电路106变换成模拟信号，通过选择电路107，输出到显示单元110的数据线。

[0115] 在本实施例的显示单元110上，以灰度位数B进行M行N列有源矩阵显示。存储器111具有(M×N×B)位的容量。选择电路107，与显示单元110列端输入数相同有N输出。

[0116] 输出缓冲器112由将相当于存储器111的(M×N×B)位内1行量的(N×B)位，按块分割数S的数量分割的{(N×B)/S}位数的电路(输出缓冲器)构成。

[0117] 电平移位器104及锁存电路105与输出缓冲器112相同，由{(N×B)/S}位数的电路构成。电平移位器104和锁存电路105为{(N×B)/S}。

[0118] DAC电路106由(N/S)电路(DAC)构成，输入灰度位数B，输出对应于各灰度的数字值的模拟信号。

[0119] 图2是为了说明本发明的第1实施例定时动作的图。根据图2，当在1水平期间中，从控制器IC102的输出缓冲器112，通过{(N×B)/S}位的数据总线，向显示装置基板101输入输入数据信号时，在供给锁存电路的锁存时钟信号的下降沿进行锁存。结果是，锁存电路105的输出信号成为对下个DAC电路106的输入信号。锁存时钟信号从电平移位器/定时缓冲器108供给锁存电路105。

[0120] 各数据信号由DAC电路106进行DA变换(数·模变换)，形成对应于各灰度数字值的模拟信号。

[0121] 作为供给选择器电路109的选择器控制信号，如图2所示，对块分割数S(图2中，S＝4)量的布线，控制脉冲进行依次扫描。选择控制信号从电平移位器/定时缓冲器108供给选择器电路107。

[0122] 当将该选择器控制信号输入给选择器电路107时，从DAC电路106的输出信号中依次选择信号，分离成块分割数S数量(S条)的信号，传输给条数为块分割数S的信号线群的各信号线(数据线)。

[0123] 通过向这样的(N/S)个信号群并行供给信号，可实现在1水平期间向N条信号线供给信号。

[0124] 驱动显示单元110的M行象素开关的各栅极线的栅极信号，从扫描电路109(M个)供给，在1水平期间保持高电平，其他期间是低电平。这样的栅极信号依次被扫描，对M条的各栅极线供给栅极信号。

[0125] 在本实施例中，根据图1及图2的构成，可以对M行N列的显示单元110进行显示。

[0126] 对M行N列的显示单元110的数据信号为数字信号，根据数字灰度的位数B，在存储器111中存储(M×N×B)位的数据。

[0127] 输出缓冲器112由于对M条的每个栅极扫描线分割成块分割数S进行输出，所以以{(N×B)/S}位传输数据。从控制器IC102的输出缓冲器112向显示器件基板101，通过{(N×B)/S}位的数据总线，在1水平期间分割为块分割数S(＝4)次，传输1行显示数据。结果，与现有的串行传输方法相比，可以用较慢的传输速度传输数据。

[0128] 所传输的数据信号在电平移位电路104上进行从低电压振幅的输入数据向高电压值(电压振幅)的升压。

[0129] 通过该电平移位电路104，由于不需要在高电压下的数据传输，所以消耗功率大幅度下降。

[0130] 在锁存电路105中，如图2中所示，在供给锁存电路105的锁存时钟信号的下降沿对数据信号进行锁存。在锁存电路105上，将从控制器113输出的信号由电平移位器/定时缓冲器108向高电压振幅升压的信号作为锁存时钟信号而供给。该电平移位器电路104及锁存电路105，与从输出缓冲器112传输的位数相同，按{(N×B)/S}位进行处理。

[0131] DAC电路106由(N/S)电路构成，从所输入的{(N×B)/S}位内的各灰度位数B的数据群，进行数·模变换，得到1条模拟信号，由此全电路输出(N/S)条(位)模拟信号数据。即{(N×B)/S}个锁存电路105的B个输出，输入给对应的一个DAC106，从DAC106输出对应于灰度数据的模拟电压信号。

[0132] DAC106的(N/B)条(位)模拟数据信号，在选择器电路107上根据选择信号，按块分割S分割的时间，依次选择每个输出，向S条(在图2中S＝4)数据线群供给数据信号。

[0133] 结果是，可向N条数据线供给数据信号。

[0134] 每当M条的各数据线被扫描时，从存储器111依次读出对应的数据，向显示单元110写入进行显示。

[0135] 实施例2

[0136] 下面对本发明的第2实施例进行说明。图5表示本发明第2实施例的构成图。如图5所示，本发明的第2实施例由系统端电路基板103、控制器IC102、及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、及输出缓冲器112，与系统电路基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、DAC电路106、选择器电路107、及显示单元110，与控制器IC102相连接。
电平移位器电路104、锁存电路105、DAC电路106、选择器电路107按此顺序排列，选择器电路107连接在显示单元110的列一侧。

[0137] 本实施例与上述第1实施例不同，电平移位器/定时缓冲器108及扫描电路109将显示单元110夹在中间，配置在相对的两侧。可降低扫描电路109的栅极驱动器的驱动能力、及消除栅极线两端间的延迟。

[0138] 本实施例在显示单元上以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择电路107与显示单元110的列一侧输入数相同有N输出。在输出缓冲器112中，有将相当于存储器111的(M×N×B)位内1行量的(N×B)位进行块分割数S数量分割的{(N×B)/S}位数量的电路。电平移位器104及锁存电路105与输出缓冲器112相同，有{(N×B)/S}位数的电路。DAC电路106由(N/S)电路构成。

[0139] 实施例3

[0140] 下面对本发明的第3实施例进行说明。图6表示本发明第3实施例的构成图。在图6中，本发明的第3实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路基板103及显示装置基板101相连接。显示装置基板101内装有电平移动器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、DAC电路106、选择器电路107及显示单元110，与控制器IC102相连接。锁存电路105、电平移位器104、DAC电路106、选择器电路107按该顺序排列，选择器电路107连接在显示单元110的列一侧。

[0141] 即，在本实施例中，锁存电路105和电平移位器104的配置，与第1实施例不同。

[0142] 本实施例在显示单元上以灰度位数B进行M行N列的有源矩阵显示。

[0143] 存储器111有(M×N×B)的容量。

[0144] 另外，选择电路107具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112中，有将相当于存储器111的(M×N×B)位内1行量的(N×B)位进行块分割数S数量的{(N×B)/S}位数的电路。

[0145] 电平移位器104和锁存电路105，与输出缓冲器112相同，有{(N×B)/S}位数的电路。DAC电路106由(N×B)电路构成。

[0146] 本实施例当然也可以与第2实施例同样，将电平移位器/定时缓冲器108及扫描电路109配置在显示单元110的左右两侧。

[0147] 实施例4

[0148] 下面对本发明的第4实施例进行说明。图7表示本发明第4实施例的构成图。在图7中，本发明的第4实施例由系统端电路基板130、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114、与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路基板103及显示装置基板101相连接。显示装置基板101内装有定时缓冲器701、扫描电路109、锁存电路105、DAC电路106、选择器电路107及显示单元110，连接在控制器IC102上。锁存电路105、DAC电路106、选择器电路107按此顺序排列，选择电路107连接在显示单元110的列一侧。

[0149] 即，本实施例不存在电平移位器电路104，代替电平移位器/定时缓冲器108，配置了定时缓冲器701，这一点与第1和第3实施例不同。

[0150] 本实施例在显示单元110上以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112中，有将相当于存储器111的(M×N×B)位内1行量的(N×B)位进行块分割数S数量的{(N×B)/S}位数的电路。锁存器电路105与输出缓冲器
112相同，有{(N×B)/S}位数的电路。DAC电路106由(N×S)电路构成。本实施例与第2实施例一样，定时缓冲器701和扫描电路109当然也可以配置在显示单元110的左右两侧。

[0151] 实施例5

[0152] 下面对本发明的第5实施例进行说明。图8表示本发明第5实施例的构成图。在图8中，本发明的第5实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、DAC电路106、选择器电路107、电压-电流转换电路/电流输出缓冲器801及显示单元110，与控制器IC102相连接。电平移位器电路104、锁存电路105、DAC电路106、电压-电流转换电路/电流输出缓冲器801、选择器电路107按此顺序排列，选择器电路107连接在显示单元110的列一侧。

[0153] 即，在本实施例中，存在电压-电流转换电路/电流输出缓冲器801，这一点与第1至第4实施例不同。

[0154] 本实施例在显示单元上以灰度B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元110的列一侧输入数相同的N输出，在输出缓冲器112中，有将相当于存储器111的(M×N×B)位内1行量的(N×B)位进行块分割数S数量的{(N×B)/S}位数的电路。电平移位器104和锁存电路105，与输出缓冲器112相同，有{(N×B)/S}位数的电路。

[0155] DAC电路106和电压-电流转换电路/电流输出缓冲器801由(N/S)电路构成。本实施例与第2实施例一样，电平移位器/定时缓冲器108及扫描电路109当然也可以配置在显示单元110的左右两侧。

[0156] 本实施例与第1至第4实施例不同，由于具有电压-电流转换电路/电流输出缓冲器801，可以不用电压驱动而用电流驱动向显示器件供给数据信号。

[0157] 图9是说明本发明第5实施例的定时动作的图。在图9中，当在1水平期间中向显示装置基板101输入数据信号时，在供给锁存电路105的锁存时钟信号的下降沿进行锁存。结果，锁存电路105的输出信号如图9所示。该信号成为对下个DAC电路106的输入信号。

[0158] 在DAC电路106中，数据信号进行DA变换(数·模变换)，变为对应于各灰度的数字值的模拟信号。该DAC输出信号由电压-电流转换电路/电流输出缓冲器801从电压信号转换为电流信号。

[0159] 选择器控制信号，与块分割数S(图9中S＝4)量的布线相对，控制用脉冲按图9所示依次进行扫描。

[0160] 当向选择器电路107输入该选择器控制信号时，从电压-电流转换电路/电流输出缓冲器801的输出信号中依次选择信号，分离成块分割数S数量的信号，传输给条数为块分割数S的信号线群的各信号线。

[0161] 这样的信号线群通过(N/S)个及全部并行供给信号，可以实现在1水平期间中向N条信号线供给信号。

[0162] 栅极信号在1水平期间保持高电平，除此之外期间为低电平。这样的栅极信号依次被扫描，对M条的各栅极线供给栅极信号。

[0163] 本实施例通过图8及图9的构成，可以通过M行N列的电流信号对显示单元110进行显示。对M行N列的显示单元的数据信号为数字信号，根据数字灰度的位数B，(M×N×B)位的数据存储在存储器111中。在输出缓冲器112中，由于按M条的每个栅极扫描线分割成块分割数S进行输出，所以以{(N×B)/S}位传输数据。结果，与现有的传输方法相比，可以以慢的传输速度传输数据。

[0164] 所传输的数据信号由电平移位电路104进行从低电压值的输入数据向高电压值的升压。通过该电平移位电路104，不需要用高电压进行数据传输，所以消耗功率大为降低。锁存电路105如图9中所示，对数据信号进行锁存。该电平移位电路104和锁存电路105，与从输出缓冲器112所传输的位数相同，以{(N×B)/S}位进行处理。DAC电路106由(N/S)电路构成，从所输入的{(N×B)/S}位内各灰度位数B的数据群，进行数·模变换，得到1位的模拟信号，从而全电路输出(N/S)的模拟信号数据。

[0165] 该(N/S)的模拟数据信号，通过下个电压-电流变换电路/输出缓冲器801从电压值变换为电流值。该信号在下个选择器电路107上，以每1位分割为块分割数S的时间，依次向所选择的S条数据线群供给数据信号。

[0166] 结果，可向N条数据线供给数据信号(1行量)。每当扫描M条的各栅极线时，从存储器111依次进行数据的读出，并向显示单元111进行写入。

[0167] 实施例6

[0168] 下面对本发明的第6实施例进行说明。图10表示本发明第6实施例的构成图。在图10中，本发明的第6实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、选择器电路107、解码器电路1001、电流输出缓冲器1002及显示单元
110，连接在控制器IC102上。电平移位器电路104、锁存电路105、解码器电路1001、电流输出缓冲器1002、选择器电路107按此顺序排列，选择器电路107连接在显示单元110的列一侧。

[0169] 即，在本实施例中，不存在DAC电路106，而存在解码器电路1001、电流输出缓冲器1002，这一点与第1至第5实施例不同。电流输出缓冲器1002是输出电流可变型，输出对应于解码器电路1001解码结果的电流。

[0170] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112中，有将相当于存储器111的(M×N×B)位内1行量的(N×B)位按块分割数S数量分割的{(N×B)/S}位数的电路。电平移位器104及锁存电路105，与输出缓冲器112相同，有{(N×B)/S}位数的电路。解码器电路1001及电流输出缓冲器1002由(N/S)电路构成。本实施例和第2实施例一样，电平移位器/定时缓冲器108及扫描电路109当然也可以配置在显示单元110的左右两侧。

[0171] 实施例7

[0172] 下面对本发明的第7实施例进行说明。图11表示本发明第7实施例的构成图。在图11中，本发明的第7实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。

[0173] 显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、选择器电路106及显示单元110，连接在控制器IC102上。电平移位器电路104、锁存电路105、DAC电路106按此顺序排列，DAC电路106连接在显示单元110的列一侧。本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量，另外DAC电路106具有显示单元110的列一侧输入数相同的N输出。在输出缓冲器112中有相当于存储器111的(M×N×B)位内1行量的(N×B)位数的电路。电平移位器104及锁存电路105，与输出缓冲器112相同，有(N×B)位数的电路。

[0174] 即，在本实施例中，不存在选择器电路107、及不进行块分割，这一点与第1至第6实施例不同。本实施例与第2实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0175] 图12是为了说明本发明的第7实施例的定时动作的图。根据图12，当在1水平期间向显示装置基板101输入数据信号时，在供给锁存电路105的锁存时钟信号下降沿进行锁存。

[0176] 结果，锁存电路105的输出信号如图12所示。该信号成为向下个DAC电路106的输入信号。在DAC电路106上各数据信号进行DA变换(数·模变换)，变为对应于各灰度数字值的模拟信号。DAC输出信号直接传输给各数据信号线。

[0177] 栅极信号在1水平期间保持高电平，其余期间是低电平。这样的栅极信号依次扫描，对M条的各栅极线供给栅极信号。

[0178] 在本实施例中，通过图11及图12的构成，可以对M行N列的显示单元110进行显示。对M行N列显示单元的数据信号为数字信号，根据数字灰度的位数B，在存储器111中存储(M×N×B)位数据。在输出缓冲器112中由于对M条的每个栅极扫描线输出，所以能以(N×B)位传输数据。结果，与现有的传输方法相比，可以用慢的传输速度传输数据。传输的数据信号，由电平移位电路104进行从低电压值的输入数据向高电压值的升压。通过该电平移位电路104，不需用高电压进行数据传输，所以消耗功率大为降低。

[0179] 在锁存电路105中，如图12中所示，对数据信号进行锁存。该电平移位电路104及锁存电路105，与从输出缓冲器112所传输的位数相同，以(N×B)位进行处理。DAC电路106由N电路构成，从输入的(N×B)位内各灰度位数B的数据群进行数·模变换，得到1位的模拟信号，从而在全电路上输出N位的模拟信号数据。该N位的模拟数据信号直接供给N条数据线，进行数据信号的供给。当M条的各栅极线进行扫描时，从存储器111依次进行数据的读出，并向显示单元110进行写入。

[0180] 实施例8

[0181] 下面对本发明的第8实施例进行说明。图13表示本发明第8实施例的构成图。根据图13，本发明的第8实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111及输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、DAC电路106及显示单元110，连接在控制器IC102上。锁存电路105、电平移位器电路104、DAC电路106按此顺序排列，DAC电路106连接在显示单元110的列一侧。

[0182] 即，在本实施例中，锁存电路105和电平移位器104的配置与第7实施例不同。

[0183] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，DAC电路106具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112中，有相当于存储器111的(M×N×B)位内1行量的(N×B)位数的电路。电平移位器104及锁存电路105，与输出缓冲器112相同有(N×B)位数的电路。

[0184] 即，在本实施例中，不存在选择器电路107和不进行块分割，这一点和第7实施例一样，与第1至第6实施例不同。本实施例与第2实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0185] 实施例9

[0186] 下面对本发明的第9实施例进行说明。图14表示本发明第9实施例的构成图。根据图14，本发明的第9实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111及输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有定时缓冲器401、扫描电路109、锁存电路105、DAC电路
106及显示单元110，连接在控制器IC102上。

[0187] 锁存电路105、DAC电路106按此顺序排列，N个DAC电路106连接在显示单元110的列一侧。即，在本实施例中不存在电平移位器电路104，代替电平移位器/定时缓冲器108，配置了定时缓冲器401，这一点与第7及第8实施例不同。

[0188] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，DAC电路106与显示单元110的列一侧输入数相同有N输出。

[0189] 在输出缓冲器112中，设置相当于存储器111的(M×N×B)位内1行量的(N×B)位数的电路。在锁存电路105中，与输出缓冲器112相同，设置了(N×B)位数的电路。

[0190] 即，在本实施例中，不存在选择器电路107及不进行块分割这一点与第7实施例一样，与第1至第6实施例不同。本实施例也与第2实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0191] 实施例10

[0192] 下面对本发明的第10实施例进行说明。图15表示本发明第10实施例的构成图。在图15中，本发明的第10实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器
104、锁存电路105、DAC电路106、电压-电流转换电路/电流输出缓冲器801及显示单元
110，连接在控制器IC102上。电平移位器电路104、锁存电路105、DAC电路106、电压-电流转换电路/电流输入缓冲器801按此顺序排列，电压-电流转换电路/电流输出缓冲器
801连接在显示单元110的列一侧。

[0193] 本发明在显示单元上以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位容量。电压-电流转换电路/电流输出缓冲器801具有与显示器110的列一侧输入数相同的N输出。在输出缓冲器112中有相当于存储器111的(M×N×B)位内1行量的(N×B)位数的电路。电平移位器104及锁存电路105，与输出缓冲器112相同，有(N×B)位数的电路。DAC电路106由N电路构成。

[0194] 即，在本实施例中，不存在选择器电路107和不进行块分割这一点，与第5实施例不同。本实施例与第2实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0195] 图16是为了说明本发明的第10实施例的定时动作的图。根据图16，当在1水平期间向显示装置基板101输入数据信号时，在供给锁存电路105的锁存时钟信号下降沿进行锁存。结果，锁存电路105的输出信号如图16所示。该信号成为下个DAC电路106的输入信号。通过DAC电路，各数据信号进行DA变换(数·模变换)，变为对应于各灰度数字值的模拟信号。该DAC输出信号是电压信号，但通过电压-电流转换电路·电流输出缓冲器801转换为电流输出信号。该电流输出信号直接传输给各数据信号线。栅极信号在1水平期间内保持高电平，其余期间是低电平。这样的栅极信号依次扫描，对M条的各栅极线供给栅极信号。

[0196] 在本实施例中，通过图15及图16的构成，可以对M行N列的显示单元110进行显示。对M行N列显示单元的数据信号为数字信号，根据数字灰度的位数B，在存储器111中存储(M×N×B)位的数据。在输出缓冲器112中由于对M条的每个栅极扫描线进行输出，所以以(N×B)位传输数据。结果，与现有的传输方法相比，可以用慢的传输速度传输数据。传输的数据信号由电平移位电路104进行从低电压值的输入数据向高电压值的升压。通过该电平移位电路，由于不需用高电压传输数据，所以消耗功率大为降低。

[0197] 在锁存电路105中，如图16中所示对数据信号进行锁存。该电平移位电路104及锁存电路105，与从输出缓冲器112所传输的位数相同，以(N×B)位进行处理。

[0198] DAC电路106由N电路构成，从输入的(N×B)位内各灰度位数B的数据群进行数·模变换，得到1位的模拟信号，从而在全电路输出N位的模拟信号数据。该N位的模拟数据信号由电压-电流转换电路/电流输出缓冲器801从电压信号转换为电流信号。该N位的模拟电流信号直接供给N条数据线，进行数据信号的供给。每当M条的各栅极线扫描时，从存储器111依次读出数据，向显示单元110写入。

[0199] 实施例11

[0200] 下面对本发明的第11实施例进行说明。图17表示本发明第11实施例的构成图。根据图17，本发明的第11实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、解码器电路1001、电流输出缓冲器1002及显示单元110，连接在控制器IC102上。电平移位器电路104、锁存电路105、输入B个锁存电路105的输出的解码器电路1001、输入解码电路1001的输出并根据解码结果输出电流值的电流输出缓冲器1002按此顺序排列，电流输出器1002连接在显示单元110的列一侧。本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位容量。另外，电流输出缓冲器1002具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器
112中有相当于存储器111的(M×N×B)位内1行量的(N×B)位数的电路。电平移位器
104及锁存电路105，与输出缓冲器112相同，有(N×B)位数的电路。解码器电路1001由N电路构成。

[0201] 即，在本实施例中，不存在选择器电路107和不进行块分割这一点与第6实施例不同。本实施例也与第2实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0202] 实施例12

[0203] 下面对本发明的第12实施例进行说明。图18表示本发明第12实施例的构成图。根据图18，本发明的第12实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、DAC电路106、选择器电路107、串行/并行转换电路1801及显示单元110，连接在控制器IC102上。电平移位器电路104、串行/并行转换电路1801、锁存电路105、DAC电路106、选择器电路107按此顺序排列，选择器电路107连接在显示单元110列一侧。

[0204] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112上，有将相当于存储器111的(M×N×B)位内1行量(N×B)位按块分割数S的数量及串行/并行相展开数P分割的{(N×B)/(P×S)}位数的电路。电平移位器104与输出缓冲器112相同，有{(N×B)/(P×S)}位数的电路。锁存电路105有{(N×B)/S}位数的电路。DAC电路106由(N×S)电路构成。

[0205] 在本实施例中，设置串行/并行转换电路1801，各电路的位数不同，这一点与其他的实施例不同。

[0206] 图19是为了说本发明第12实施例的定时动作的图。根据图19，当在1水平期间向显示装置基板101输入数据时，通过串行/并行转换电路1801，变为展开成串行/并行展开数P(此处P＝2)的信号。

[0207] 该P相展开在串行/并行转换电路(以下简写为“S/P转换电路”)1801中，通过S/P转换电路控制信号进行控制。S/P转换电路控制信号从电平移位器/定时缓冲器108供给S/P转换电路1801。

[0208] 在图19的例子中，在S/P转换电路控制信号的奇数(偶数)脉冲下降沿，对输入数据信号的奇数数据进行锁存，生成S/P转换电路输出A。另一方面，在S/P转换电路控制信号的偶数(奇数)脉冲下降沿，对输入数据信号的偶数数据进行锁存，生成S/P转换电路输出B。当展开数P在3以上时，在每个P的倍数对数据信号进行展开。然后在供给锁存电路105的锁存时钟信号的下降沿进行锁存。结果，锁存电路105的输出信号如图所示。该信号成为对下个DAC电路106的输入信号。在DAC电路上，各数据信号进行DA变换(数·模变换)，成为对应于各灰度数字值的模拟信号。

[0209] 作为选择器控制信号，对于块分割数S(在图19中S＝4)量的布线，如图19所示，扫描控制脉冲依次进行扫描。当将该选择器控制信号输入到选择器电路107时，从DAC输出信号中依次选择信号，分离成块分割数S数量的信号，传输给条数为块分割数S的信号线群的各信号线。

[0210] 这样的信号线群排列(N/S)个且全部并行供给信号，由此可以实现在1水平期间向N条信号线供给信号。栅极信号在1水平期间内保持高电平，其余期间是低电平。这样的栅极信号依次扫描，可以对M条的各栅极线供给栅极信号。

[0211] 本实施例通过图18及图19的构成，可以对M行N列的显示单元110进行显示，对M行N列的显示单元的数据信号为数字信号，根据数字灰度位数B，在存储器111中存储(M×N×B)位的数据。输出缓冲器112。由于在每个M条的栅极扫描线上，分割成块分割数S，且分离成串行/并行相展开数P后进行输出，所以以{(N×B)/(P×S)}位进行数据传输。

[0212] 结果，与现有的传输方法相比，可以用慢的传输速度传输数据。所传输的数据信号，通过电平移位电路104，进行从低电压的输入数据向高电压值的升压。通过该电平移位电路，由于不需要用高电压传输数据，所以消耗功率大为降低。在串行/并行转换电路1801上，如图19中所示，展开为串行/并行相开展数P(此处P＝2)的输出信号。该电平移位电路104及串行/并行转换电路1801，与从输出缓冲器112所传输的位数相同，以{(N×B)/(P×S)}位进行处理。

[0213] 在锁存电路105中，如图19中所示对数据信号进行锁存。该锁存电路105通过串行/并行转换，成为P倍的位数，以{(N×B)/(P×S)}位进行处理。DAC电路106由(N/S)电路构成，从所输入的{(N×B)/S}}位内各灰度位数B的数据群进行数·模变换，得到1位的模拟信号，在全电路输出(N/S)位的模拟信号数据。该(N/S)位的模拟数据信号在下个选择电路107上，以每1位分割为块分割数S的时间依次进行选择，向数据线群供给数据信号。结果，对N条数据线进行数据信号的供给。每当扫描M条各栅极线时，从存储器111依次进行数据的读出，并向显示单元110进行写入。

[0214] 在本实施例中，在S/P转换电路控制信号的下降沿进行锁存，但是也可以在上升沿进行锁存。另外，也可以在下降(上升)沿对数据A进行锁存，而在上升(下降)沿对输出B进行锁存。这样构成时，S/P转换电路控制信号可以利用图19的S/P转换电路控制信号的2倍周期的波形。

[0215] 实施例13

[0216] 下面对本发明的第13实施例进行说明。图20表示本发明第13实施例的构成图。根据图20，本发明的第13实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、DAC电路106、选择器电路107、串行/并行转换电路1801及显示单元110，连接在控制器IC102上。电平移位器电路104、串行/并行转换电路1801、锁存电路105、DAC电路106、选择器电路107按此顺序排列，选择器电路107连接在显示单元110的列一侧。

[0217] 本实施例与第12实施例不同，电平移位器/定时缓冲器108及扫描电路配置在显示单元110的左右两侧。本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112中，有将相当于存储器111的(M×N×B)位内1行量的(N×B)位分割为块分割数S及串行/并行相展开数P的{(N×B)/(P×S)}位数的电路。电平移位器104与输出缓冲器112相同，有{(N×B)/(P×S)}位数的电路，锁存电路105有{(N×B)/S}位数的电路。DAC电路106由(N/S)电路构成。

[0218] 实施例14

[0219] 下面对本发明的第14实施例进行说明。图21表示本发明第14实施例的构成图。根据图21，本发明的第14实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器
104、锁存电路105、DAC电路106、选择器电路107、串行/并行转换电路1801及显示单元
110，连接在控制器IC102上。电平移位器电路1801、锁存电路105、电平移位器104、DAC电路106、选择器电路107按此顺序排列，选择器电路107连接在显示单元110的列一侧。

[0220] 本实施例在显示单元110上以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112中，有将相当于存储器111的(M×N×B)位内1行量的(N×B)位分割为块分割数S及串行/并行相展开数P的{(N×B)/(P×S)}位数的电路。

[0221] 电平移位器104及锁存电路105由于在串行/并行转换后配置，所以有比输出缓冲器的个数多P倍的{(N/B)/S}位数量的电路。

[0222] DAC电路106由(N/S)电路构成。

[0223] 在本实施例中，串行/并行转换电路1801、电平移位器104及锁存电路105的配置顺序及电路数，与第12、第13实施例不同。本实施例与第13实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0224] 实施例15

[0225] 下面对本发明的第15实施例进行说明。图22表示本发明第15实施例的构成图。根据图22，本发明的第15实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有定时缓冲器401、扫描电路109、锁存电路105、DAC电路
106、选择器电路107、串行/并行转换电路1801及显示单元110，连接在控制器IC102上。
串行/并行转换电路1801、锁存电路105、DAC电路106、选择器电路107按此顺序排列，选择器电路107连接在显示单元110的列一侧。

[0226] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112中，有将相当于存储器111的(M×N×B)位内1行量(N×B)位分割为块分割数S及串行/并行相展开数P的{(N×B)/(P×S)}位数的电路。锁存电路105由于在串行/并行转换后配置，所以比输出缓冲器数多P倍，有{(N/B)/S}位数的电路。DAC电路106由(N/S)电路构成。

[0227] 在本实施例中，不存在电平移位器104，代替电平移位器/定时缓冲器108的是配置定时缓冲器401，这一点与第12及第14实施例不同。本实施例与第2实施例一样，定时缓冲器401及扫描电路109也可以配置在显示单元110的左右两侧。

[0228] 实施例16

[0229] 下面对本发明的第16实施例进行说明。图23表示本发明第16实施例的构成图。根据图23，本发明的第16实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、DAC电路106、选择器电路107、串行/并行转换电路1801、电压-电流转换电路/电流输出缓冲器801及显示单元110，连接在控制器IC102上。电平移位器电路104、串行/并行转换电路1801、锁存电路105、DAC电路106、电压-电流转换电路/电流输出缓冲器801、选择器电路107按此顺序排列，选择器电路107连接在显示单元110列一侧。

[0230] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112上，有将相当于存储器111的(M×N×B)位内1行量(N×B)位分割为块分割数S的数量及串行/并行相展开数P分割的{(N×B)/(P×S)}位数的电路。

[0231] 电平移位器104与输出缓冲器112相同，有{(N×B)/(P×S)}位数的电路。

[0232] 锁存电路105有{(N×B)/S}位数的电路。DAC电路106及电压-电流转换电路/电流输出缓冲器801由(N×S)电路构成。

[0233] 在本实施例中存在电压-电流转换电路/电流输出缓冲器801，这一点与其他实施例不同。本实施例与第13实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0234] 图24是为了说本发明第16实施例的定时动作的图。根据图24，当在1水平期间向显示装置基板101输入数据信号时，通过串行/并行转换电路1801，展开为串行/并行展开数P(此处P＝2)的信号。该展开在串行/并行转换电路(以下简写称“S/P转换电路”)1801上由S/P转换电路控制信号进行控制。

[0235] 在图24的例子中，在S/P转换电路控制信号的奇数(偶数)脉冲下降沿，对输入数据信号的奇数数据进行锁存，生成S/P转换电路输出A。另一方面，在S/P转换电路控制信号的偶数(奇数)脉冲的下降沿，对输入数据信号的偶数数据进行锁存，生成S/P转换电路1801的输出B。

[0236] 当展开数P在3以上时，将数据信号在每个P的倍数进行展开。

[0237] 然后在供给锁存电路105的锁存时钟信号的下降沿进行锁存。

[0238] 结果，锁存电路105的输出信号如图24所示。该信号成为对下个DAC电路106的输入信号。

[0239] 在DAC电路106上，数据信号进行DA变换(数·模变换)，成为对应于各灰度数字值的模拟信号。该DAC输出信号由电压-电流转换电路/电流输出缓冲器801从电压信号转换为电流信号。作为选择器控制信号，对块分割数S(图24中S＝4)量的配线，控制用脉冲如图24所示，依次进行扫描。

[0240] 当将该选择器控制信号输入到选择器电路107时，从DAC输出信号中依次选择信号，分离成块分割数S数量的信号，传输到条数是块分割数S的信号线群的各信号线。这样的信号线群排列(N/S)个并全部并行供给信号，由此可以实现在1水平期间向N条信号线供给信号。栅极信号在1水平期间内保持高电平，其余期间是低电平。这样的栅极信号依次扫描，对M条的各栅极线供给栅极信号。

[0241] 在本实施例中，通过图23及图24的构成，可以对M行N列的显示单元110进行显示，对M行N列的显示单元110的数据信号为数字信号，根据数字灰度的位数B，在存储器111中存储(M×N×B)位的数据。

[0242] 在输出缓冲器112中，将M条的每个栅极扫描线分割成块分割数S，而且由于分离为串行/并行相展开数P后进行输出，所以可以以{(N×B)/(P×S)}位传输数据。结果，与现有的传输方法相比，可以用慢的传输速度传输数据。

[0243] 所传输的数据信号由电平移位电路104进行从低电压的输入数据向高电压值的升压。通过该电平移位电路104，由于不需要用高电压传输数据，所以消耗功率大为降低。

[0244] 在串行/并行转换电路1801中，如图24中所示，展开为串行/并行相开展数P(此处P＝2)的输出信号。该电平移位电路104及串行/并行转换电路1801，与从输出缓冲器112所传输的位数相同，以{(N×B)/(P×S)}位进行处理。

[0245] 在锁存电路105中，如图24中所示对数据信号进行锁存。该锁存电路105通过串行/并行转换，成为P倍的位数，以{(N×B)/S}位进行处理。

[0246] DAC电路106由(N/S)电路构成，从所输入的{(N×B)/S}位内各灰度位数B的数据群进行数·模变换，得到1位的模拟信号，在全电路上输出(N/S)位的模拟信号数据。

[0247] 该(N/S)位的模拟数据信号，通过电压-电流转换电路/电流输出缓冲器801，从电压信号转换成电流信号。该(N/S)位的模拟电流信号，在下一个选择器电路107中，以每1位分割为块分割数S的时间依次进行选择，向S条数据线群供给数据信号。结果，可向N条数据线供给数据信号。

[0248] 每当M条的各栅极线扫描时，从存储器111依次读出数据，并向显示单元110进行写入。

[0249] 在本实施例中，在S/P转换电路控制信号的下降沿进行锁存，但是也可以在上升沿进行锁存。另外，也可以在下降(上升)沿对输出A进行锁存，而在上升(下降)沿对输出B进行锁存。该构成时，S/P转换电路控制信号可以利用图24的S/P转换电路控制信号的2倍周期的波形。

[0250] 实施例17

[0251] 下面对本发明的第17实施例进行说明。图25表示本发明第17实施例的构成图。根据图25，本发明的第17实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、解码器1001、选择器电路107、串行/并行转换电路1801、电流输出缓冲器1002及显示单元110，连接在控制器IC102上。电平移位器电路104、串行/并行转换电路1801、锁存电路105、解码器电路1001、电流输出缓冲器1002、选择器电路107按此顺序排列，选择器电路107连接在显示单元110的列一侧。

[0252] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112中，有将相当于存储器111的(M×N×B)位内1行量(N×B)分割块分割数S的数量及串行/并行相展开数P的{(N×B)/(P×S)}位数的电路。电平移位器104与输出缓冲器112相同，有{(N×B)/(P×S)}位数的电路。锁存电路105有{(N×B)/S}位数的电路。解码器电路1001及电流输出缓冲器1002由(N/S)电路构成。

[0253] 在本实施例中，存在解码器电路1001及电流输出缓冲器1002，这一点与上述的实施例不同。本实施例与第13实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0254] 实施例18

[0255] 下面对本发明的第18实施例进行说明。图26表示本发明第18实施例的构成图。根据图26，本发明的第18实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、DAC电路106、串行/并行转换电路1801及显示单元110，连接在控制器IC102上。电平移位器电路104、串行/并行转换电路1801、锁存电路105、DAC电路106按此顺序排列，DAC电路106连接在显示单元110的列一侧。

[0256] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。

[0257] 另外，DAC电路106具有与显示单元110的列一侧输入数相同的N输出。在输出缓冲器112上，有将相当于存储器111的(M×N×B)位内1行量(N×B)位分割为串行/并行相展开数P的{(N×B)/P}位数的电路。电平移位器104，与输出缓冲器112相同有{(N×B)/P}位数的电路。锁存电路105有(N×B)位数的电路。DAC电路106由N电路构成。

[0258] 在本实施例中不存在选择器电路107、各电路的位数不同，这一点与其他实施例不同。本实施例也与第13实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0259] 图27是为了说本发明第18实施例定时动作的图。根据图27，当在1水平期间向显示装置基板101输入数据信号时，通过串行/并行转换电路1801，展开为串行/并行展开数P(此处P＝2)的信号。该展开在串行/并行转换电路(以下简称“S/P转换电路”)1801中，由S/P转换电路控制信号进行控制。

[0260] 在图27的例子中，在S/P转换电路控制信号的奇数(偶数)脉冲下降沿，对输入数据信号的奇数数据进行锁存，生成S/P转换电路输出A。另一方面，在S/P转换电路控制信号的偶数(奇数)脉冲的下降沿，对输入数据信号的偶数数据进行锁存，生成S/P转换电路输出B。当展开数P在3以上时，按每个P的倍数展开数据信号。然后在供给锁存电路105的锁存时钟信号的下降沿进行锁存。结果，锁存电路105的输出信号如图所示。该信号成为对下个DAC电路106的输入信号。在DAC电路上，各数据信号进行DA变换(数·模变换)，成为对应于各层数字值的模拟信号。DAC的输出信号直接传输给各数据信号线。栅极信号在1水平期间保持在高电平，其余期间是低电平。这样的栅极信号依次扫描，对M条的各栅极线供给栅极信号。

[0261] 本实施通过图26及图27的构成，可以对M行N列的显示单元110进行显示，对M行N列的显示单元的数据信号为数字信号，根据数字灰度的位数B，在存储器111中存储(M×N×B)位的数据。在输出缓冲器112上，由于M条的每个栅极扫描线上分离为串行/并行相展开数P后进行输出，所以可以以{(N×B)/P}}位传输数据。结果，与现有的传输方法相比，可以用慢的传输速度传输数据。所传输的数据信号由电平移位电路104进行从低电压的输入数据向高电压值的升压。通过该电平移位电路，由于不需要用高电压传输数据，所以消耗功率大为降低。

[0262] 在串行/并行转换电路1801中，如图27中所示，展开为串行/并行相开展数P(此处P＝2)的输出信号。该电平移位电路104及串行/并行转换电路1801，与从输出缓冲器112所传输的位数相同，以{(N×B)/P}位进行处理。在锁存电路105中，如图27中所示对数据信号进行锁存。该锁存电路105通过串行/并行转换，成为P倍的位数，以(N×B)位进行处理。DAC电路106由N电路构成，从所输入的(N×B)位内的各灰度位数B进行数·模变换，得到1位的模拟信号，在全电路上输出N位的模拟信号数据。该N位的模拟数据信号直接供给N条数据线。每当M条的各栅极线扫描时，从存储器111依次读出数据，向显示单元110进行写入。

[0263] 在本实施例中，在S/P转换电路控制信号的下降沿进行锁存，但是也可以在上升沿进行锁存。另外，也可以在下降(上升)沿对输出A进行锁存，而在上升(下降)沿对输出B进行锁存。该构成时，S/P转换电路控制信号可以利用图27的S/P转换电路控制信号的2倍周期的波形。

[0264] 实施例19

[0265] 下面对本发明的第19实施例进行说明。图28表示本发明第19实施例的构成图。根据图28，本发明的第19施例由系统端电路基板103、控制器IC102及显示装置基板101构成。

[0266] 此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位/定时缓冲器108、扫描电路109、串行/并行转换电路1801、电平移位器104、锁存电路105、DAC电路106及显示单元110，连接在控制器IC102上。串行/并行转换电路1801、电平移位器电路104、锁存电路105、DAC电路106按此顺序排列，DAC电路106连接在显示单元110的列一侧。本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，DAC电路106具有与显示单元110的列一侧输入数相同的N输出。

[0267] 在输出缓冲器112中，有相当于存储器111的(M×N×B)位内1行量的{(N×B)/P}位数的电路。锁存电路105有(N×B)位数的电路。DAC电路由N电路构成。

[0268] 在本实施例中，电平移位器104的排列方法及位数与第18实施例不同。本实施例与第13实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0269] 实施例20

[0270] 下面对本发明的第20实施例进行说明。图29表示本发明第20实施例的构成图。根据图29，本发明的第20实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有定时缓冲器401、扫描电路109、串行/并行转换电路1801、锁存电路105、DAC电路106及显示单元110，连接在控制器IC102上。串行/并行转换电路
1801、锁存电路105、DAC电路106按此顺序排列，DAC电路106连接在显示单元110的列一侧。

[0271] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，DAC电路106具有与显示单元110的列一侧输入数相同的N输出。

[0272] 在输出缓冲器112中，有相当于存储器111的(M×N×B)位内1行量的{(N×B)/P}位数的电路。串行/并行转换电路1801、对从输出缓冲器112的串行输出，接收P次，展开为P相(P位并行输出)，从串行/并行转换电路1801并列输出(N×B)位。锁存电路105有(N×B)位数的电路。DAC电路由N电路构成。

[0273] 在本实施例中，不存在电平移位器104，代替电平移位器/定时缓冲器108，配置了定时缓冲器401，这一点与第18及第19实施例不同。本实施例与第13实施例一样，定时缓冲器401及扫描电路109也可以配置在显示单元110的左右两侧。

[0274] 实施例21

[0275] 下面对本发明的第21实施例进行说明。图30表示本发明第21实施例的构成图。根据图30，本发明的第21实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、串行/并行转换电路1801、电平移位器104、锁存电路105、DAC电路106、电压-电流转换电路/电流输出缓冲器801及显示单元110，连接在控制器IC102上。电平移位器电路104、串行/并行转换电路1801、锁存电路105、DAC电路106、电压-电流转换电路/电流输出缓冲器801按此顺序排列，、电压-电流转换电路/电流输出缓冲器801连接在显示单元110的列一侧。

[0276] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，电压-电流转换电路/电流输出缓冲器801具有与显示单元110的列一侧输入数相同的N输出。

[0277] 在输出缓冲器112上，有将相当于存储器111的(M×N×B)位内1行量的(N×B)位按P分割的{(N×B)/P}位数的电路。电平移位器104，与输出缓冲器112相同有{(N×B)/p}位数的电路。接收串行/并行转换电路1801的并行输出的锁存电路105，有(N×B)个电路。DAC电路106及电压-电流转换电路/电流输出缓冲器801由N电路构成。

[0278] 在本实施例中，存在电压-电流转换电路/电流输出缓冲器801，这一点与其他实施例不同。本实施例与第13实施例一样，电平移位器/定时缓冲器108及扫描电路109也可以配置在显示单元110的左右两侧。

[0279] 图31是为了说本发明第21实施例的定时动作的图。根据图31，当在1水平期间向显示装置基板101输入数据信号时，通过串行/并行转换电路1801，成为按串行/并行展开数P(此处P＝2)展开的信号。

[0280] 该展开在串行/并行转换电路(以下简称“S/P转换电路”)1801中由S/P转换电路控制信号进行控制。在图31的例子中，在S/P转换电路控制信号的奇数(偶数)脉冲的下降沿，对输入数据信号的奇数数据进行锁存，生成S/P转换电路输出A。另一方面，在S/P转换电路控制信号的偶数(奇数)脉冲的下降沿，对输入数据信号的偶数数据进行锁存，生成S/P转换电路输出B。当展开数在3以上时，按每个P的倍数对数据信号进行展开。

[0281] 然后在供给锁存电路105的锁存时钟信号的下降沿进行锁存。结果，锁存电路105的输出信号如图所示。该信号成为对下个DAC电路106的输入信号。在DAC电路上，各数据信号进行DA变换(数·模变换)，成为对应于各灰度的数字值的模拟信号。该DAC输出信号为电压信号，但通过电压-电流转换电路/电流输出缓冲器801，转换成电流输出信号。该电流输出信号直接传输给各数据信号线。栅极信号在1水平期间内保持在高电平，其余期间是低电平。这样的栅极信号依次扫描，对M条的各栅极线供给栅极信号。

[0282] 在本实施例中，通过图30及图31的构成，可以对M行N列的显示单元110进行显示。对M行N列显示单元的数据信号为数字信号，根据数字灰度的位数B，在存储器111中存储(M×N×B)位的数据。在输出缓冲器112上，由于在M条的每个扫描线上分离为串行/并行相展开数P后进行输出，所以以{(N×B)/P}}位传输数据。结果，与现有的传输方法相比，可以以慢的传输速度传输数据。所传输的数据信号，由电平移位电路104进行从低电压的输入数据向高电压值的升压。通过该电平移位电路104，由于不需要用高电压传输数据，所以消耗功率大为降低。在串行/并行转换电路1801中，如图31中所示，展开为串行/并行相开展数P(此处P＝2)的输出信号。该电平移位电路104及串行/并行转换电路1801，与从输出缓冲器112所传输的位数相同，以{(N×B)/P}位进行处理。

[0283] 在锁存电路105中，如图31中所示对数据信号进行锁存。该锁存电路105，通过串行/并行转换，成为P倍的位数，以(N×B)位进行处理。DAC电路106由N电路构成，从所输入的(N×B)位内的各灰度位数B的数据群进行数·模变换，得到1位的模拟信号，从而在全电路上输出N位的模拟信号数据。该N位的模拟数据信号，在N位构成的电压-电流转换电路/电流输出缓冲器1801中，从电压信号转换为电流信号。该N位的模拟电流数据信号直接供给N条数据线。每当M条的各栅极线扫描时，从存储器111依次读出数据，向显示单元110进行写入。

[0284] 在本实施例中，在S/P转换电路控制信号的下降沿进行锁存，但是也可以在上升沿进行锁存。另外，也可以在下降(上升)沿对输出A进行锁存，而在上升(下降)沿对输出B进行锁存。该构成时，S/P转换电路控制信号可以利用图31的S/P转换电路控制信号的2倍周期的波形。

[0285] 实施例22

[0286] 下面对本发明的第22实施例进行说明。图32表示本发明第20实施例的构成图。根据图32，本发明的第22实施例由系统端电路基板103、控制器IC102及显示装置基板101构成。此处系统电路端基板103包括接口电路114，与控制器IC102相连接。控制器IC102包括控制器113、存储器111、输出缓冲器112，与系统电路端基板103及显示装置基板101相连接。显示装置基板101内装有电平移位器/定时缓冲器108、扫描电路109、电平移位器104、锁存电路105、串行/并行转换电路1801、解码器电路1001、电流输出缓冲器1002及显示单元110，连接在控制器IC102上。电平移位器电路104、串行/并行转换电路1801、锁存电路105、解码器电路1001、电流输出缓冲器1002按此顺序排列，电流输出缓冲器1002连接在显示单元110的列一侧。

[0287] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。电流输出缓冲器1002具有与显示单元110的列一侧输入数相同的N输出。

[0288] 在输出缓冲器112中，有将相当于存储器111的(M×N×B)位中1行量的(N×B)位分割为串行/并行相展开数P的{(N×B)/P}位数的电路。

[0289] 电平移位器104，与输出缓冲器112相同有{(N×B)/P}位数的电路。锁存电路105有(N×B)位数的电路。

[0290] 解码器电路1001和电流输出缓冲器1002由N电路构成。

[0291] 在本实施例中，存在电流输出缓冲器1002这一点与其他实施例不同。本实施例也与第13实施例一样，电平移位器/定时缓冲器108及扫描电路109当然也可以配置在显示单元110的左右两侧。

[0292] 实施例23

[0293] 下面对本发明的第23实施例进行说明。图33表示本发明第23实施例的构成图。根据图33，本发明的第23实施例由系统端电路基板103及显示装置基板101构成。系统电路端基板103包括接口电路114，与显示装置基板101相连接。显示装置基板101内装有控制器113、存储器111、缓冲器112、扫描电路109、锁存电路105、串行/并行转换电路1801、DAC电路106、选择器电路107及显示单元110，连接在系统端电路基板103上。串行/并行转换电路1801、锁存电路105、DAC电路106、选择器电路107按此顺序排列，选择器电路
107连接在显示单元110的列一侧。

[0294] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。另外，选择器电路107具有与显示单元111的列一侧输入数相同的N输出。在缓冲器112中，有将相当于存储器111的(M×N×B)位1行量的(N×B)位分割为块分割数S的数量及串行/并行相展开数P的{(N×B)/(P×S)}位数的电路。锁存电路105由于配置在串行/并行转换后，所以比输出缓冲器多P倍，有(N×B)/S}位数的电路。

[0295] DAC电路106由(N/S)电路构成。在本实施例中不存在控制器IC102，存储器111及缓冲器112配置在显示装置基板101上，这一点与其他实施例不同。本实施例与第2实施例一样，控制器113及扫描电路109也可以配置在显示单元110的左右两侧。

[0296] 实施例24

[0297] 下面对本发明的第24实施例进行说明。图34表示本发明第24实施例的构成图。根据图34，本发明的第24施例由系统端电路基板103及显示装置基板101构成。系统电路端基板103包括接口电路114，与显示装置基板101相连接。显示装置基板101内装有控制器113、存储器111、缓冲器112、扫描电路109、锁存电路105、串行/并行转换电路1801、DAC电路106及显示单元110，连接在系统端电路基板103上。并行/串行转换电路1801、锁存电路105、DAC电路106按此顺序排列，DAC电路106连接在显示单元110的列一侧。

[0298] 本实施例在显示单元110上，以灰度位数B进行M行N列的有源矩阵显示。存储器111有(M×N×B)位的容量。

[0299] 另外，DAC电路106有N电路，具有与显示单元110的列一侧输入数相同的N输出。在缓冲器112中，设置有将相当于存储器111的(M×N×B)位内1行量的(N×B)位分割为串行/并行相展开数P的{(N×B)/P}位数的电路。锁存电路105由于配置在串行/并行转换之后，所以比输出缓冲器多P倍，有(N×B)位数的电路。在本实施例中，不存在控制器IC102，存储器111及缓冲器112配置在显示装置基板101上，这一点与其他实施例不同。本实施例与第2实施例一样，控制器113及扫描电路109也可以配置在显示单元110的左右两侧。

[0300] 下面对上述各实施例中所采用的显示屏基板的制造方法进行说明。

[0301] 实施例25

[0302] 在本实施例中制作了多晶硅(poly-Si)的TFT阵列。图35至图36是表示在多晶硅的表面层上形成沟道的多晶硅TFT(平面结构)的阵列制造构成的工序断面图。

[0303] 具体来说，在玻璃基板10上形成氧化硅膜11之后，使非晶硅12生长。然后用受激准分子激光器进行退火，使非晶硅多晶硅化(图35(a))。

[0304] 再使膜厚为10nm的氧化硅膜13生长，图案形成之后(图35(b))，涂敷光致抗蚀剂14，进行图案形成(对p沟道区域加掩膜)，通过掺杂磷(P)离子，形成n沟道的源极和漏极区域(图35(c))。

[0305] 再使栅绝缘膜的膜厚为90nm的氧化硅膜15生长后，使构成栅极的微晶硅(μ-c-Si)16和钨硅化合物(WSi)17生成，图案形成栅形状(图35(d))。

[0306] 涂敷光致抗蚀剂18，进行图案成形(掩膜n沟道区域)，掺杂硼(B)，形成n沟道的源极和漏极区域(图36(e))。

[0307] 使氧化硅膜和氮化硅膜19继续生长后，开连接用孔(图36(f))、用溅射法形成铝和钛20，进行图案形成(图36(g))，在该图案形成中形成外围电路CMOS的源·漏电极、与象素开关TFT的漏极连接的数据线布线、及与象素开关的连接部分。

[0308] 接着形成绝缘膜的氮化硅膜21，开连接用孔，形成作为象素电极用的透明电极ITO(Indium Tin Oxide)22，进行图案成形(图36(h))。

[0309] 这样，作成平面结构的TFT象素开关，形成TFT阵列。

[0310] 外围电路部分，与象素开关同样是n沟道TFT，同时采用与n沟道TFT大体相同的工艺，通过硼的掺杂形成作为p沟道的TFT。在图36(h)中，从左至右表示了外围电路的n沟道TFT、外围电路的P沟道TFT、象素开关(n沟道TFT)、保持电容器、象素电极。

[0311] 电路的构成是图1中所示的第1实施例的结构。构成显示装置基板上电路的TFT，由相同工艺的TFT作成。进行了可以使需要最高电压的象素开关及选择电路107工作的工艺。

[0312] 再在该TFT基板上制作4μm图案形成的柱(图中未画出)，可作为保持器件间隙的隔离区使用，同时具有耐冲击力。

[0313] 另外在相对基板(图中未画出)的象素区域外部涂敷了紫外线固化用密封材料。

[0314] 对TFT基板和相对基板粘接后，注入液晶。液晶材料使用向列液晶，通过加入手性(chiral)材料，使摩擦方向配合，成为螺旋状向列(NT)型。

[0315] 在本实施例中，与现有的构成相比，可以实现同时满足高精细、多灰度、低成本、低耗电的透过型显示装置。

[0316] 在本实施例中，在多晶硅膜的形成中，采用了受激准分子激光器，但是也可以使用其他激光器，例如连续振荡的CW激光器等。

[0317] 在上述第1实施例等中，从控制器IC102向显示装置基板101的数据驱动电路，以1行为单元、或将1行按块分割数S(＝4)等分割的位数据为单位进行传输，并且数据线驱动电路的工作频率降低。一般来说，晶体管的栅极绝缘膜的膜厚越厚，阈值越高，工作速度越慢。在使外围电路的工作频率降低的上述实施例中，即使采用工作速度慢的TFT，也可以工作。即，当工作频率提高时，需要进行晶体管阈值的优化等，但是由于降低工作频率，所以在本实施例中不需要对晶体管的阈值优化。在本实施例中可以采用与使需要高电压的象素开关，选择器电路107能工作的工艺相同工艺作成的多晶硅TFT(栅极绝缘膜的膜存为
90nm)的CMOS电路，构成外围电路。

[0318] 实施例26

[0319] 本发明的第26实施例制作多晶硅(poly-Si)的TFT阵列，构成反射型显示装置。根据图35、图36，在玻璃基板10上形成氧化硅膜11后，使非晶硅12生长，然后用受激准分子激光器进行退火，使非晶硅多晶硅化(图35(a))，再使10nm的氧化膜生长(图35(b))。

[0320] 在图案成形后，通过对光致抗蚀剂图案成形，掺杂磷离子(P)，形成了n沟道TFT的源极和漏极区域(图35(c))。

[0321] 再使90nm的氧化膜15生长后，使微晶硅(μ-c-Si)16和钨硅化合物(WSi)17生长，图案形成栅形状(图35(d))。

[0322] 使氧化硅膜和氮化硅膜连续生长后，开连接用的孔(图36(f))，用溅射法形成铝和钛，进行图案成形(图36(g))。

[0323] 接着涂敷有机膜，采用实现大体随机凹凸结构的掩膜进行图案成形。再次开连接用的孔，用溅射法形成铝和钛，进行图案成形，作为反射象素电极(反射板)。

[0324] 在TFT基板上喷洒3.5μm的二氧化硅隔离物。另外，在相对基板的象素区域外部涂敷紫外线固化用的密封材料。在将TFT基板和相对基板粘接之后，注入液晶。液晶材料使用向列液晶、加入手性(chiral)材料，使摩擦方向配合，作成了扭转角为67度的螺旋状向列(TN)型。

[0325] 另外，相对基板上的滤色镜采用适合于反射型构成的浓度、色调的材料。还通过采用校正板、及优化的偏振光板，实现了对比度高、反射率高的反射型液晶显示装置。

[0326] 在本实施例中使用的电路构成是第12实施例的图18的构成。在该构成中，相对基板的共同电力电位(Vcom)为每1扫描线反转的驱动方式。这样加到液晶上的电压最大为5V振幅(驱动数据线的晶体管为5V驱动)。

[0327] 本实施例由于是反射型液晶，所以不需要后背光，可实现比上述第25实施例更为低耗电的液晶显示装置。

[0328] 实施例27

[0329] 将有机EL作为显示器件使用。对TFT阵列与上述第26实施例同样作成后，形成元件隔离膜，进行图案成形。然后依次用喷墨图案成形方法形成孔注入层、发光层。在该工序中使用了具有可以对任意位置喷墨的控制机构的喷墨图案成形装置，对孔注入层及发光层进行图案成形。形成阴极后进行封装。

[0330] 在本实施例中使用的电路构成是第16实施例的图23的构成。在本实施例中，可以驱动有机EL，得到良好的显示。

[0331] 在上述实施例中表示了依次扫描显示器件的构成。对此也可以采用通过在象素单元中设置两个存储器，在两个存储器中存储2个半帧的数据，对全屏一次扫描的屏依次扫描。

[0332] 下面对上述的实施例的作用效果进行说明。

[0333] (1)通过内装有DAC电路的驱动电路一体型显示装置及内装有存储器的控制器IC，所以可以大幅降低IC成本。

[0334] 在内部不装有DAC电路的驱动电路一体型显示装置中，不需要控制器IC而是需要带存储器的驱动器IC。在图3中表示了对于内装存储器的驱动器IC及内装存储器的控制器IC，内装的存储器容量与IC成本的关系。IC的成本随着存储器容量的增大而增加。当比较内装存储器的驱动器IC和内装存储器的控制器IC时，可以看出内装存储器的控制器IC只有约一半的成本。这样，通过本发明，可很容易降低成本。

[0335] (2)降低接口电路的消耗功率。

[0336] 图4中表示了读出频率(MHz)和接口电路消耗功率的关系。从图4可知，当读出频率下降一个数量级时，消耗功率也大体下降一个数量级。

[0337] 在本发明中通过增加从内装有存储器的控制器IC引出的总线宽度，降低了读出频率。通过该频率的降低，可以大幅度降低消耗功率。

[0338] 实施例28

[0339] 下面对本发明的第28实施例进行说明。以下特别关注消耗功能，作为比较例，在与现有显示装置的电路构成进行比较的同时，对本发明为何可以降低消耗功率进行详细说明。首先，作为比较例，对现有的众所周知的多晶硅TFT-LCD构成的一典型例中的功率消耗进行考察。

[0340] 图39是表示作为比较例，使用现有构成原理时的显示装置的结构设计一例的图。在图39中使用的移位寄存器(66-bit Shift-Register)、数据寄存器(DATA REGISTER)、加载锁存器(LOAD-LATCH)、电平移位器(Level-Shifter)的一个单元电路构成的一例，分别如图40、图41、图42、图44中所示。图43是表示图39的系统定时动作的时序图。在图39中所示的具体数值为了说明及比较，设定为与以后说明的本发明的第28实施例的显示装置(参照图45)的规格一致。

[0341] 根据图39，数字图像数据DB0～DB5(例如0-3.0V)由电平移位电路(Level Shifter)电平移位到例如0-10V，从缓冲器(Buffer)输出。另外，供给66位的移位寄存器(66-bit Shift-Register)的时钟CLK也由电平移位电路(Level Shifter)进行电平移位。从缓冲器(Buffer)输出的CLK、XCLK、D1、D2的4位宽度的信号供给移位寄存器(6-bit Shift-Register)。66个数据寄存器(DATA REGISTER)并行设置由66位的移位寄存器(66-bit Shift-Register)输出的锁存定时信号Rn(n＝1～66)，取入6位的数据总线DB0～DB5的数据信号，通过其互补信号XRn存储保持的锁存电路。

[0342] 在图40的移位寄存器(66-bit Shift-Register)中，由第1时钟倒相器；输入连接在第1时钟倒相位的输出上的倒相器；及输入连接在倒相器的输出上，而输出连接在第1时钟倒相器的输出上的第2时钟倒相器构成单位锁存电路，图40的移位寄存器具有数据寄存器(6b-DATA REGISTER)个数的66级串联形态的锁存器。2级锁存器与输入到对应的时钟倒相器的时钟信号互补(CLK和XCLK)，每2段锁存器构成主从型锁存器。从移位寄存器的66个输出中，输出数据锁存器的锁存定时信号R1～R66。该锁存定时信号R1～R66由供给移位寄存器的控制信号DST、D1、D2控制(如图43中所示，DST为高电平、D1为高电平、则R1为高电平)。另外，加载锁存器(LOAD-LATCH)如图42中所示，由时钟DCL进行通·断的第1时钟倒相器；输入连接在第1时钟倒相器的倒相器；及输入连接在倒相器的输出，而输出连接在第1时钟倒相器输出上、由时钟DCL的互补时钟XDCL进行通·断的第2时钟倒相器构成单位锁存电路。

[0343] 电平移位电路(Level Shifler)如图44中所示，在10V一侧交叉连接漏极互相连接的1对P型MOS晶体管的栅极和漏极，并具有在1对P型MOS晶体管的漏极和地之间连接的1对N型MOS晶体管，在1对N型MOS晶体管的栅极上，数据(0-3V)和互补信号差分输入，取出振幅为0-10V的输出信号。

[0344] 在图39中所示的构成中，在66个6b-DAC(6位数模变换器)上按所希望的定时，同时输入数字图像数据，为了保持一定期间，配置6×66bit加载锁存器(LOAD-LATCH)。在该加载锁存器上为了写入数字图像数据，以66电路、总线方式连接由移位寄存器(66b-Shift-Regisler)定址的6bit数据寄存器(6b-DATA-REGISTER)。这些逻辑电路，即数字信号处理电路，由10V或10V以上的电源电压驱动。因此，连接6bit数据寄存器(6b-DATA-REGISTER)的6条数字数据总线的数字信号也使用电平转换电路(Level-Shifter)，由10V或10V以上的振幅驱动。

[0345] 而且，该数字数据总线、及驱动移位寄存器的时钟信号线在显示装置基板上以最高速度驱动。图43表示驱动该控制装置的控制线的时序图。

[0346] 后面将叙述，用该现有的结构对显示装置进行设计时，由上述电路构成的数字信号处理电路将消耗玻璃基板上所消耗的全功率的约一半(其余的大部分由DAC消耗)。从而想办法降低该数字信号处理电路的功率是有用的。

[0347] 经过对上述数字信号处理电路功率的考察，有以下(a)～(c)的消耗因素。

[0348] (a)数字数据总线有很大的寄生电容。其第一个原因是很多数据寄存器与其连接的缘故。第二个原因是从总线连接到数据寄存器上的支线，在布局上由于总线交叉产生很多交互线耦合的缘故。

[0349] 在图41中表示了图39的6位数据寄存器(6b-DATA-REGISTER)的1个单元电路和总线D0～D5。

[0350] (b)上述数字数据总线在玻璃基板上以最高的频率驱动。另外，驱动移位寄存器(66b-Shift-Regisler)的时钟信号线(图39的CLK、XCLK)也同样以最高的频率驱动。

[0351] (c)电平转换电路(Lcvel-Shifler)(例如参照图44)消耗很多功率。

[0352] 从而，本发明者们认识到通过减少这些因素，可以降低消耗功率。即，鉴于上述的功率消耗因素，提出新的显示装置的结构设计。

[0353] 图45表示构成本发明的第28实施例的显示装置的构成。在图45中表示了本发明所涉及的并行结构的显示装置。另外，根据表1中所示的设计规格，在玻璃基板上集成象数为176×RGB×234、6bit灰度(26万色)的DAC，用帧频为30Hz驱动3V数字接(3.0V Interface)的LCD。

[0354] 表1本发明的显示装置规格

[0355]项目 值
象素数 176×RGB×234
帧频 30fps
灰度数 6位(26万色显示)

[0356] 图45中所示的本发明实施例所涉及的显示装置，在显示装置基板(图45中玻璃基板(Glass Substrate))具有在多数据线(N条)和多条扫描线(M条)的交点上有按矩阵状配置M行N列象素群的显示单元显示区域(Display Area)，具有控制器装置(Cantroller FrameMemovy)，其中包括：存储(M×N)象素量(即，(M×N×B)位)的B位(在图45中为6位)灰度显示数据的显示存储器(FramcMemory)；从显示存储器读出数据(Digital Image Data)并向上述显示屏基板(Glass Substrate)一侧输出的输出缓冲器；及控制上述显示存储器及上述输出缓冲器，并管理与上位装置间的通信及控制的控制器。在控制器装置中，上述输出缓冲器配置将相当于上述存储器的(M×N×B)位内1行量的(N×B)位按块分割数S的数量和P相分割的{(N×B)/(P×S)}个。

[0357] 在图45中所示的例子中，N＝176×3(RGB量)＝528、M＝234、S＝8、P＝2。显示区域(Display Area)的数据线(信号线)的条数为S001～S528共计528条，数据总线的数据线条数(控制器装置的输出缓冲器个数)为{(N×B)/(P×S)}＝528×6/(8×2)＝66×3＝198，在控制器IC(Coulroller Frame Memory)与玻璃基板(GlassSubstrate)之间，数字图像数据(Digital Image Data)传输用的数据总线设置D001～D198共198位，以125KHz的传输速率驱动。

[0358] 在驱动玻璃基板(Glass Substrate)上的显示区域数据线的数据线驱动电路(Data Driver)上，通过{(N×B)/(P×S)}位宽的数据总线，传输显示数据(数字图像数据)。在1水平期间，{(N×B)/(P×S)}位宽的数据图像数据分割(P×S)次，传输1行量的显示数据。在图45中所示的例子中，198位宽的数据(D001～D198)分割2×8次，传输1行量的显示数据。

[0359] 玻璃基板(Glass Substrate)上的数据线驱动电路(Date Driver)包括：电平移位电路，是对数据总线中的1条数据线共同连接的P个电平移位电路(LS)，将从控制器装置的的输出冲器输出的、通过数据线依次取得的P相信号振幅分别电平移位到更高振幅信号；P相展开电路(SPC)，具有根据驱动时钟分别对P个上述电平移位电路的输出进行锁存，将P相的串行位数据展开成并行位，以P位并行数据锁存输出的锁存电路(LATS)。对于{(N×B)/(P×S)}条数据线的数据总线，具有{(N×B)/(P×S)}个该P相展开电路(SPC)。具有(N/S)个从{(N×B)/(P×S)}个P相展开电路(SPC)，并行输出{(N×B)/S}位的数据、输入其中的B位的输出并输出模拟信号的数·模变换电路(称为“DAC电路”)，包括接收(N/S)个上述DAC电路的输出，输出到显示单元的N条数据线的选择器。

[0360] 在图45中所示的构成中，由2个电平移位电路(LS)和多个锁存电路(LATs)构成的2相展开电路(SPC)并行设置{(N×B)/(P×S)}个，即{(528×6)/(2×8)}＝66×3＝198个。当然，该数与数据信号线D001～D198的条数相等。从198个2相展开电路(SPC)输出{(528×6)/8}＝66×6＝396位(G001～G396)的数据。还具有(N/S)＝528/8＝
66个6位的DAC电路(6b-DAC)，将66个DAC电路(6b-DAC)的输出(66个模拟电压输出)作为输入接收，输出到显示单元(Displey Area)的N条(528条)数据线(S001～S528)的选择器，以1对8的信号分离器构成。1对8的信号分离器将1条信号分割成8条输出。
该信号分离器(1-to-8DEMUX)有(N/S)＝66个。选择器电路(1-to-8DEMUX ×66)接收66个DAC电路(6b-DAC)的输出，根据选择器控制信号，在将66个DAC电路的输出(66个模拟电压输出)分割成块分割数8的时间，依次对66条数据线群供给数据信号。还具有对显示单元(Display Area)的多条扫描线依次加电压的扫描线驱动电路(Scan Line Drlver)。

[0361] 控制器装置对玻璃基板上的电平移位电路(Level Shifter(2))供给时钟(CLK)(频率为62.5KHz)、水平同步信号(Hsymc)、垂直同步信号(Vsync)等控制信号。与数据总线一起，这些时钟、控制信号依从于3.0V的接口。在电平移位电路(Level Shifter(2)中，将时钟、控制信号电平转换到10V系统，输出给定时电路(Timing Circuit)。定时电路(Timing Circuit)将10V振幅的时钟(CLK)、及时钟(CLK)的互补时钟XCLK供给SPC等。另外，电源电路(Power)对玻璃基板供给电源电压10V、-5V等。

[0362] 这样，在玻璃基板上集成的数据驱动器(DATA Driver)由3V接口用的取样电平转换和2相展开电路(SPC)、6bit DAC、1对8信号分离器(1to 8DEMUX)构成。

[0363] 图46是表示图45的2相展开电路(SPC)的1个单元电路(连接在1个数据信号D(n)上的SPC)的一例。该2相展开电路(SPC)(将1位串行数据转换成2位并行数据的电路)，包括共同连接在数据缓冲器的输出D(n)(0～3v)上的2个取样电平移位电路(LS)、及连接在2个取样电平转换电路(LS)的各输出上的多个锁存电路(LAT)，各锁存电路由取样时钟CLK及其互补的时钟XCLK对输入数据进行锁存。

[0364] 图46的SPC内上侧的第1取样电平移位电路(LS)，包括在高电位电源(该例中为10V)和低电位电源(GND)之间以串联形式连接的构成第1至第3开关元件的第1至第3MOS晶体管(P1、N3、N2)；连接在第1、第2MOS晶体管(P1、N3)的连接点上的电容(C2)；在连接于D(n)上的输入端子和第3MOS晶体管(N2)的栅极端子之间，并构成第4开关元件的第4MOS晶体管(N1)；以及连接在第3MOS晶体管(N2)的栅极上的电容C1。在第1、第2MOS晶体管(P1、N3)的栅极上，共同输入第1取样时钟(CLK)(0-10V)，在第4MOS晶体管(N1)的栅极上，输入与第1取样时钟(CLK)互补的第2取样时钟(XCLK)。

[0365] 下面说明该取样电平移位电路(LS)的动作，当第1取样时钟(CLK)为低电压时(初始化期间)，构成第1开关元件的MOS晶体管(P1)导通，而构成第2开关元件的MOS晶体管(N3)截止，电容(C2)被高电位电源的电源电压充电。当第2取样时钟(XCLK)为高电平时，构成第4开关元件的MOS晶体管(N1)导通，电容(C1)由输入信号电压充电。

[0366] 当第1取样时钟(CLK)为高电平时(输出期间)，构成第1开关元件的MOS晶体管(P1)截止，而构成第2开关元件的MOS晶体管(N3)导通，这时的电容(C2)的端子电压直接或间接地作为输出信号取出。取样电平移位电路(LS)装在玻璃基板上，第1MOS晶体管P1由P型TFT构成，第2至第4MOS晶体管N3、N2、N1、由N型TFT(Thin Film Transistor)构成。

[0367] 图46的SPC下侧的第2取样电平移位电路(LS)也同样构成，取样时钟的连接与第1取样电平移位电路(LS)不同。在第1、第2MOS晶体管(P1、N3)的栅极上共同输入第2取样时钟(XCLK)，在第4MOS晶体管(N1)的栅极上输入第1取样时钟(CLK)。该第2取样电平移位电路(LS)由第2取样时钟(XCLK)为低电平时(建立期间)及第2取样时钟(XCLK)为高电平时(输出期间)构成，进行与第1取样电平移位电路(LS)互补的动作。

[0368] 采用图46中所示的本发明的取样电平移位电路(LS)，可取得以下作用效果。

[0369] (a)由于不流过恒定电流，所以消耗功率低。

[0370] (b)由于是单相输入(＝不需要反转数据)，所以端子数少(一般的电平转换电路需要数据和反转数据2个输入)。

[0371] (c)在输入端子上，不会产生高电压端的电位，破坏低电压端电路的可能性小。当将图44中所示的锁存器型读出放大器用于电平移位器时，有时在输入端子上会产生高电压端的电位。

[0372] 在多晶硅TFT、LCD的情况下，例如可具有200个数据输入端子，在需要这样多数据的取样和电平移位的用途时，本发明特别有效。

[0373] 如图46中所示，在2相展开电路(SPC)中，具有第1、第2取样电平移位电路(LS)，在第1及第2取样电平移位电路上共同输入输入信号D(n)，在第2取样电平移位电路上，包括：第1取样电平移位电路的第1、第2取样时钟信号(CLK、XCLK)的值反转的值的信号(即XCLK、CLK)，作为第1、第2取样时钟，分别输入到对应的开关元件，根据前第1取样时钟信号(CLK)取入第1取样电平移位电路的输出的第1锁存器(LAT)；根据第2取样时钟信号(XCLK)锁存输出第1锁存器(LAT)的输出的第2锁存器(LAT)；根据第1取样时钟信号(CLK)输出第2锁存器(LAT)的锁存输出的第3锁存器(LAT)；根据第2取样时钟信号(XCLK)取入第2取样电平移位电路的输出的第4锁存器(LAT)；以及根据第1取样时钟信号(CLK)输出第4锁存器的输出的第5锁存器(LAT)。第1、第2锁存器构成第1主从型的锁存器，第4、第5锁存器构成第2主从型的锁存器。各锁存器(LAT)包括：由所输入的时钟信号控制激活，输入和输出连接在锁存器输入端子和输出端子上的第1时钟倒相器；输入连接在第1时钟倒相器的输出上的倒相器；以及输入连接在倒相器的输出上，而输出连接在倒相器的输入上的第2时钟倒相器。第1、第2时钟倒相器分别由时钟CLK和互补的时钟XCLK对激活/非激活进行控制。

[0374] 图47是表示图46的该动作波形的图，3级串联的锁存器输出中的第奇数个信号(G(2n-1))、及2级串联的锁存器输出中的第偶数个信号(G(2n))，与第1取样时钟信号(CLK)同步并行输出。

[0375] 在图45中所示的显示装置中，数字图像数据(Digital Image Data)，以3V振幅、198位宽度从外部控制器IC输入，通过数字信号处理电器电路(SPC的阵列)，将信号电平转换为10V振幅，按所需的定时供给DAC。1个DAC的输出，用信号分离器(DEMUX)以分时驱动连接在象素阵列(Display Area)上的8条数据线。

[0376] 该构成的特点是经过具有较大总线宽度(198位宽度)的接口，以低速供给数据，该数据在玻璃基板上以具有并行驱动的电平转换功能的2相展开电路(SPC)进行处理。这样，由于通过并行驱动多个相展开电路，进行数字信号处理，所以称为“并行数字数据驱动结构”。

[0377] 在表2中，对该并行数字数据驱动结构与现有结构进行比较，考察该并行结构为何消耗功率低。

[0378] 表2结构的比较

[0379]现有的结构 并行驱动结构
数字图像数据接口总线宽度 6bit 198bit
(1) (33)
时钟频率 2.1MHz 62.5kHz
(1) (1/33)
连接在时钟信号线上的晶体管数 396 5148
(1) (13)
数字数据总线及其支线间的交叉数 975 0

[0380] ()内表示比值

[0381] 本发明的并行驱动结构，通过加宽数字图像数据的接口总线宽度，并行驱动198个2相展开电路(SPC)，从而在维持许容能力不变的情况下，使时钟频率从2.1MHz降低到62.5kHz。

[0382] DAC前面(DAC的输入一侧)配置的数字信号处理电路，在本发明的并行驱动结构中，在由62.5kHz驱动的时钟信号线上连接5148个晶体管，而现有的结构，在由2.1MHz驱动的移位寄存器的时钟信号线上连接396个晶体管。

[0383] 当计算各结构中连接在时钟信号线上的晶体管数和时钟频率的积时，并行结构的较小。即，随着时钟信号线的充放电的消耗功率，并行结构较小。

[0384] 另外，在并行结构中，由于不存在数字数据总线与其支线间的交互线耦合，所以其充放电的功率为0。

[0385] 下面对交互线耦合，即传输数字数据的某布线，在与传输其他数字数据的某布线相交叉处产生的电容进行说明。

[0386] 图39中所示的例子中，输入的数据总线宽度为6位，通过由移位寄存器(66-bit Shift-Register)、数据寄存器(DATA-REGISTOR)和加载锁存器(LOAD LATCH)构成的相展开电路进行展开的、相展开后的数据总线宽度为6×66位。

[0387] 这时，总线与其支线间的交叉点数为975个。一般来说，输入的数据总线宽为n位，通过相展开电路输出的总线宽度为k×n位时，交互线耦合的个数C表示为

[0388] C＝n(n-1)(k-1)/2

[0389] 在上述例子中n＝6、k＝66。在由现有构成的总线和与其连接的数据锁存器构成的相展开电路的情况下，不能减少该交互线耦合的个数。

[0390] 与此相对，在本发明中，由于该交互线耦合的个数为0，所以可实现低消耗功率化。

[0391] 一般来说，并行结构将使电路规模增大，(当使时钟频率减到1/n时，为得到同一许容能力，电路规模需要增大n倍)，但是该数字接口电路时却没那么增大，现有的结构中晶体管数约8600个，而并行驱动结构是9900个。

[0392] 在图50中对比表示本发明的并行数字数据驱动结构和现有结构中的数字信号处理电路的消耗功率。

[0393] 在除去电平转换电路的逻辑单元中，包括寄生电容的充放电，从5.8mW减少到0.82mW。

[0394] 结果，数字信号处理电路的消耗功率，通过采用本发明的并行数字数据驱动器结构，每1显示屏可以从12.5mW减少到1.08mW。

[0395] 图46中所示新的电平转换电路(LS)1单元(图49虚线内的电平移位电路(New Level Shifter))的功率如图49所示。在新的电平转换电路中，数据速率为200KHz时是数μW数量级。如图46中比较所示，在图44所示的现有电平转换电路中，数据速率为100kHz时是25μW、150kHz时是35μW、200kHz时是47μW。

[0396] 另外，本发明的结构，显示基板(Glass Substrate)上的最高动作时钟是62.5kHz，与现有的2MHz相比较大幅降低。这样，电路的工作余量很大。

[0397] 图48是测量具有电平转换功能的2相展开电路(SPC)最高工作频率(maximum clock frequency)的图。从图48可知，输入信号电压(Input Date Voltage)为3V时，在3MHz以上工作。还可看出，电源电压VDD也可以从10V进一步降低，这样，由于使电源电压降低，从而可以实现低消耗功率。以上通过上述各实施例对本发明进行了说明，但是本发明并不限定于上述实施例的构成，当然也包括在专利申请范围的权利要求的发明范围内的从业者可构成的各种变形、修改。

[0398] 发明的效果

[0399] 如上所述，根据本发明可获得以下的效果。

[0400] 本发明的第1个效果是通过具有内装DAC电路的驱动电路一体型显示装置及内装存储器的控制器IC，可以大幅度降低IC成本。

[0401] 本发明的第2个效果是通过使从内装存储器的控制器IC引出的总线宽度加宽，可以降低读出频率，并降低接口电路的消耗功率。

[0402] 本发明的第3个效果是可以忽略EML的影响。其原因是通过粗的总线的利用，降低了数据处理的频率。当处理频率降低时，EMI噪声骤减，所以可以忽略EMI的影响。

[0403] 本发明的第4个效果是可以使基板内用同一工艺做成。现有技术在形成各种电路元件时，要根据各电路上使用的电压使用各种工艺。在本发明中，由于处理的频率低，所以根据需要最高电压的电路群用单一的工艺做成所有的电路群，就可毫无问题的工作。

[0404] 本发明的第5个效果是可提高显示装置的可靠性。其原因是在本发明中可以使电路的工作频率控制很低。当工作频率低时，对各元件的压力就变小，所以可靠性提高。单纯地估计是频率降低比例和可连续使用时间的上升比例成正比关系。即，频率降低时可靠性提高。另外，没有上述的EMI影响也对可靠性提高起很大作用。

[0405] 本发明的第6个效果是具有电压-电流转换电路，可以驱动电流驱动元件。通过这些效果可以实现高精细、多灰度、低成本、低消耗功率的显示装置。