半导体装置及其栅极和金属线路的形成方法

摘要

本发明涉及一种半导体装置及其栅极和金属线路的形成方法。公开了具有栅极焊盘、或者具有用于保护栅极图案的虚拟栅极图案的半导体装置的栅极形成方法、对半导体装置提供电源并传送信号的金属线路形成方法、包括四重耦合接收器型输入输出缓冲器的半导体装置。公开的半导体装置在有源区域上形成有栅极，该栅极由在长度方向上延伸的栅极线路和栅极焊盘所构成的，栅极焊盘位于所述有源区域的外部、与在长度方向上延伸的所述栅极线路连结、并且其一边与所述栅极线路的一侧边缘的长度方向的延长线对齐，栅极能够适用虚拟栅极或辅助图案。并且，公开的半导体装置包括：由多个单元构成的块上提供彼此不同的电源的第一金属线路图案、和在所述第一金属线路图案之间向所述单元传送信号的第二金属线路图案，在所述第一金属线路图案之间的、没有形成所述第二金属线路图案的区域中，由在长度方向上至少分割为两个以上的图案形成虚拟金属线路图案的金属线路。

权利要求

1.一种半导体装置的栅极形成方法，其特征在于，包括：

在有源区域上形成沿长度方向延伸的栅极线路的步骤；以及

形成栅极焊盘的步骤，该栅极焊盘位于所述有源区域的外部，与沿长度方向延伸的所述栅极线路连接、并且其一边与所述栅极线路的一侧边缘的长度方向的延长线对齐。

2.如权利要求1所述的半导体装置的栅极形成方法，其特征在于，在相同的所述有源区域上，形成多个包括所述栅极线路和所述栅极焊盘的所述栅极，在相互对称或者以所述有源区域为中心在长度方向上相背离并且对称的方向上，形成相邻的所述栅极的所述各栅极焊盘。

3.一种半导体装置的栅极形成方法，包括：

在多个各有源区域上形成至少一个以上沿长度方向延伸的栅极线路的步骤；以及形成栅极焊盘的步骤，该栅极焊盘与每一个栅极线路相对应，并且在延伸到所述有源区域外部的所述栅极线路的端部，与沿长度方向延伸的所述栅极线路连接，并且其一边与所述栅极线路的一侧边缘的长度方向的延长线对齐，其特征在于，

所述多个栅极焊盘与预先确定的边界位置隔着规定间隔而排列。

4.如权利要求3所述的半导体装置的栅极形成方法，其特征在于，对于所述各有源区域形成多个包括所述栅极线路和所述栅极焊盘的栅极，在相互对称或者以所述有源区域为中心、在长度方向上相背离并且对称的方向上，形成相邻的所述栅极的所述栅极焊盘。

5.如权利要求3所述的半导体装置的栅极形成方法，其特征在于，所述边界位置由包围多个所述有源区域和所述栅极的有源防护板来确定。

6.如权利要求3所述的半导体装置的栅极形成方法，其特征在于，所述各有源区域的一侧相对于所述边界位置隔着规定间隔而排列。

7.如权利要求3所述的半导体装置的栅极形成方法，其特征在于，在形成两个以上长度彼此不同的所述栅极线路的情形下，在相对短的所述栅极线路的长度方向的延长线上还形成栅极虚拟图案。

8.一种半导体装置的栅极形成方法，其特征在于，

在构成晶体管的有源区域上形成栅极，

在与所述栅极的至少一个侧面相邻的、所述有源区域的外部区域，形成虚拟栅极图案，在以下两个位置中的至少任何一个位置，形成延伸到所述虚拟栅极图案的辅助图案，该两个位置为所述虚拟栅极图案的长度方向的端部，和以所述虚拟栅极图案为中心、所述有源区域所处的相反侧的侧面。

9.如权利要求8所述的半导体装置的栅极形成方法，其特征在于，在所述栅极的长度彼此不同的相邻的晶体管之间，形成所述虚拟栅极图案，将所述辅助图案形成为在由所述栅极的长度差所形成的空间中延伸。

10.如权利要求8所述的半导体装置的栅极形成方法，其特征在于，在相邻的晶体管之间形成至少两个以上所述虚拟栅极图案，两个以上所述虚拟栅极图案相互面对的边的一部分由所述辅助图案连接。

11.如权利要求8所述的半导体装置的栅极形成方法，其特征在于，将所述虚拟栅极图案形成为与所述栅极具有相同的长度，该栅极一体形成有所述有源区域上的栅极线路和所述有源区域外部的栅极焊盘。

12.如权利要求11所述的半导体装置的栅极形成方法，其特征在于，在所述虚拟栅极图案的长度方向的一个端部形成所述辅助图案，将所述辅助图案形成为宽度比所述虚拟栅极图案更宽的长方体。

13.如权利要求8所述的半导体装置的栅极形成方法，其特征在于，在所述有源区域长度方向的端部的外部，将所述辅助图案形成为与所述虚拟栅极图案部分结合的四边形环的形状。

14.一种半导体装置的金属线路形成方法，其特征在于，

在由多个单元构成的块上形成提供彼此不同的电源的第一金属线路图案，在所述第一金属线路图案之间形成给所述单元传送信号的第二金属线路图案，在所述第一金属线路图案之间的、没有形成所述第二金属线路图案的区域，由在长度方向上至少分割为两个以上的图案形成虚拟金属线路图案。

15.如权利要求14所述的半导体装置的金属线路形成方法，其特征在于，所述第一金属线路图案与其它的块中形成的、供给相同电源的其它第一金属线路图案合并，从而一体形成。

16.如权利要求14所述的半导体装置的金属线路形成方法，其特征在于，以条形形成所述虚拟金属线路图案，在至少一个端部上还形成宽度变宽的辅助虚拟金属线路图案。

17.一种半导体装置，包括：

相邻形成的、以基板的规定基准线对称的第一MOS晶体管对；以及

将所述第一MOS晶体管对置于其间，以所述基准线为基准对称而形成的至少一个第二MOS晶体管对，其特征在于，

所述第一MOS晶体管对和第二MOS晶体管对分别由要求具有相同电特性的MOS晶体管构成。

18.如权利要求17所述的半导体装置，其特征在于，所述第一MOS晶体管对和第二MOS晶体管对分别采用由差动信号进行控制进行差动放大操作的差动对、和由共用信号进行控制生成相同电流的电流镜结构来构成。

19.如权利要求17所述的半导体装置，其特征在于，将所述第一晶体管对和第二MOS晶体管对的各栅极形成为以所述基准线为基准、隔着相同的距离对称。

20.如权利要求17所述的半导体装置，其特征在于，所述第一MOS晶体管对由沟道长度彼此相同的第一MOS晶体管构成，所述第二MOS晶体管对由沟道长度彼此相同的第二MOS晶体管构成。

21.如权利要求20所述的半导体装置，其特征在于，在所述各MOS晶体管的两侧还形成有栅极虚拟图案。

22.如权利要求21所述的半导体装置，其特征在于，在所述相邻的第一MOS晶体管对和所述第二MOS晶体管对之间，分别形成具有栅极虚拟图案，该栅极虚拟图案的长度与所述第一MOS晶体管对和第二MOS晶体管对中、具有相对较长的沟道长度的栅极相对应。

23.如权利要求22所述的半导体装置，其特征在于，所述栅极虚拟图案的结构为主虚拟栅极和辅助虚拟栅极通过缔结部构成为一体形状，该主虚拟栅极为条形，并且宽度与具有所述相对较大宽度的栅极相对应；该辅助虚拟栅极在具有相对较小宽度的栅极一侧的空间中形成。

24.如权利要求23所述的半导体装置，其特征在于，在所述第二MOS晶体管对的外侧分别形成栅极虚拟图案，该栅极虚拟图案的宽度与所述第二MOS晶体管的栅极宽度相对应。

25.如权利要求24所述的半导体装置，其特征在于，所述栅极虚拟图案的两面具有如下结构，即两个条形虚拟栅极通过缔结部构成为一体形状，该两个条形虚拟栅极的宽度与所述第二MOS晶体管的栅极宽度相对应。

说明书

半导体装置及其栅极和金属线路的形成方法

技术领域

[0001] 本发明涉及半导体装置。

[0002] 更详细地说，本发明涉及具有栅极焊盘，或是具有用于保护栅极图案的虚拟栅极图案的半导体装置的栅极形成方法、供给用于半导体装置的电源并传送信号的金属线路的形成方法、以及包含四重耦合接收器(Quad CoupledReceiver)型输入输出缓冲器的半导体装置。

背景技术

[0003] 一般地，半导体装置由多个晶体管、电容器、电阻等元件构成，在半导体装置中形成用来电连接这些元件的布线。

[0004] 在设计半导体装置时，必须保证元件和布线的电特性、考虑工艺的影响、确保结构的稳定性等。尤其是，随着半导体装置的高集成化，元件和布线的图案和布局的重要性不断提高。

[0005] 尤其是，在所述设计时，MOS晶体管的栅极的图案也是重要的考虑事项。MOS晶体管的栅极包含一体连接的栅极线路和栅极焊盘。其中，所谓“栅极焊盘”是栅极线路和金属层(metal layer)被重叠，并且被设置为通过栅极触点(contact)电连接的部分，具有考虑了重叠边缘(overlap margin)的四角形状。

[0006] 作为一般的半导体装置的一个实例，MOS晶体管的栅极焊盘如图1A所示形成。即，在构成MOS晶体管区域的有源区域10的上部形成栅极线路GL，并在其端部形成栅极焊盘12，在栅极线路GL两侧的有源区域10上形成构成源极和漏极的触点BLC1，在栅极焊盘12上形成用来与上部的金属线路(未图示)电连接的触点BLC2。

[0007] 其中，将栅极焊盘12设置为其一边与栅极线路GL的延长端部具有台阶高差，并与栅极线路GL的延长端部连接。

[0008] 接下来，图1B和图1C例示了在同一有源区域10上形成两个以上栅极的MOS晶体管的图，各栅极线路GL的长度彼此不同，将各栅极焊盘12设置为其一边与栅极线路GL的延长端部具有台阶高差，并与栅极线路GL的延长端部连接。并且，以其接触的栅极线路GL为基准将各栅极焊盘12设置在同一方向上。

[0009] 图1A至图1C的栅极图案具有能够使图2的布局结构中、MOS晶体管之间的布线连接最小化，并且减小布局面积的效果。

[0010] 图2例示规定的MOS晶体管集成而构成一个电路的情形。其中，半导体装置可以具有在有源防护板20所限定的一个阱区域22内成一列地设置相同类型的MOS晶体管的结构。

[0011] 各栅极焊盘12所具有的形状为：如MOS晶体管TR1那样靠近各栅极线路GL，或者如晶体管TR2那样设置在其它相邻的有源区域10的外部上，并且通过使其一边的一部分延伸，而与该栅极线路GL连接。并且，各有源区域10还根据如晶体管TR1、TR2那样的MOS晶体管之间的连接关系，在阱区域22内不规则地设置。

[0012] 如图2那样设置晶体管TR1、TR2时，在晶体管TR1的漏极(或者源极)区域与晶体管TR2的栅极电连接的情形下，连接布线的长度被最小化。

[0013] 但是，图1和图2的情形下，各晶体管的栅极在栅极线路与栅极焊盘连接的部分有很多弯曲成直角的拐角，即临界点(critical point)。临界点变多，则工艺余量减少，布局时的电阻变大，从而使晶体管的电路特性降低。

[0014] 另外，为了使晶体管间的布线连接最小化而如图2那样不规则地设置多个有源区域10时，如“GT1”至“GT4”的各晶体管的栅极焊盘区域12与有源防护板20之间的距离彼此不同，如“AT1”和“AT2”的各晶体管的有源区域10与有源防护板20之间的距离彼此不同。

[0015] 另外，相邻的晶体管的各栅极之间的空间也如“a”、“b”和“c”那样不同。于是，根据多数栅极的密度差将各晶体管的栅极的线宽设置为分别不同。这样，栅极的线宽的变化作为使晶体管的电特性发生变化的原因而起作用，存在着难以进行用于确保均匀线宽变化的OPC(Optical ProximityCorrection：光学邻近校正)操作的问题。

[0016] 另一方面，在设计包含所述栅极的布线时，实现布线的物理稳定性、电稳定性也很重要。

[0017] 参照图3，在一般的半导体装置中设置多个块单元BC1至BC4，块单元BC1至BC4是在边缘电路区域中集成单位单元UC形成的，在各块单元BC1至BC4中，平行设置提供电源电压VDD和接地电压VSS的电源金属线路图案1，不规则地设置传送块单元之间的路径信号的信号金属线路图案2。

[0018] 在形成所述电源金属线路图案1或者信号金属线路图案2的工序中，在形成了金属线路图案1、2之后，形成氧化膜，然后进行用来平坦化的化学机械研磨(Chemical Mechanical Polishing：CMP)工序。

[0019] 但是，如图3所示，在金属线路图案1、2之间的空间(Space)彼此不同的情形下，由于平坦化工序，在图案密度低的区域中产生凹陷(Dishing)现象而使金属被蚀刻。从而，如图3所示设置金属线路图案的情形下，存在着难以确保金属线路图案的稳定性的问题。

[0020] 为了确保所述金属线路图案的稳定性，与图3相对应，如图4所示，可以在金属线路图案1、2之间设置虚拟金属线路图案3。

[0021] 在图4的情形下，以与金属线路图案1、2的长度方向平行的条形，形成设置在金属线路图案1、2之间的虚拟金属线路图案3。并且，虚拟金属线路图案3具有由设计规则定义的规定的宽度W和与相邻的金属线路图案1、2的长度相对应的长度L。

[0022] 但是，在图4的情形下，在工序中的粒子P在金属线路图案1、2和虚拟金属线路图案3之间形成桥接的情形下，由此造成不合格。

[0023] 另一方面，在设计所述布线时，考虑MOS晶体管的电特性也是重要的事项。

[0024] 为了实现具有MOS晶体管的半导体装置的输入输出缓冲器的迅速应答特性，在设计时必须强化其噪声(Noise)特性，还必须将输入输出缓冲器中使用的电源线设计为不受噪音的影响。

[0025] 在高速运行的半导体装置中，主要使用如图5所示的四重耦合接收器(Quad Coupled Receiver)型输入输出缓冲器，其具有对基准电压VREF和输入信号IN进行比较放大的差动放大结构。

[0026] 具有这样的差动放大结构的四重耦合接收器型输入输出缓冲器中，构成差动对或者电流镜的两个MOS晶体管、、、的电特性如果各不相同，则不能进行正常的差动放大。

[0027] 但是，因为在电路结构上，MOS晶体管的沟道长度只能是彼此不同，所以如图6所示，相邻设置构成输入输出缓冲器的、具有彼此不同的沟道长度的MOS晶体管时，各MOS晶体管的电特性与期望值不同。

[0028] 具体地说，MOS晶体管对M12、M22和MOS晶体管对M32、M42如图6所示按照“M12、M32、M22、M42”的顺序设置成一列，在MOS晶体管M12一侧和MOS晶体管M42一侧，分别设置MOS晶体管TR1、TR2。

[0029] 各MOS晶体管的有源区域之间的图案是虚拟栅极GD，MOS晶体管TR1、TR2相当于图5的输入输出缓冲器中不要求相同电特性的MOS晶体管M5、INV1、INV2。

[0030] 如图6所示，将具有彼此不同的沟道长度的MOS晶体管对M12、M22和MOS晶体管对M32、M42设置为相互差开，在各MOS晶体管之间设置用来使栅极G的临界尺寸(Gate Critical Dimension)的变化最小化的虚拟栅极GD。

[0031] 然而，通过在一个MOS晶体管例如M12的两侧设置宽度不同的其它MOS晶体管TR1、M32，即使在各有源区域之间设置虚拟栅极GD，也改变MOS晶体管M12的栅极G的临界尺寸。

[0032] 即，在相邻的MOS晶体管的沟道宽度相同的情形下，如图7的(a)所示，由于MOS晶体管的栅极G的图案没有改变(栅极的侧面和触点之间的间隔A1至A3全部相同)，所以可以具有设计者想获得的电特性。

[0033] 但是，在相邻的MOS晶体管的沟道宽度彼此不同的情形下，如图7的(b)所示，由于MOS晶体管的栅极G的图案发生改变(栅极和触点之间的间隔B1至B3随位置而不同)，所以可以具有与设计者想获得的电特性不同的电特性。

发明内容

[0034] 本发明的目的在于，提供一种能够保证半导体装置的电特性、工艺的影响以及结构的稳定性等的图案。

[0035] 本发明的另一个目的在于，减少在半导体装置含有的晶体管的栅极形成临界点的情况，从而提高所述栅极的临界尺寸的均匀性。

[0036] 本发明的目的是，使用于实现半导体装置而形成的虚拟栅极图案的结构稳定。

[0037] 另外，本发明的目的是，提供一种能够使工艺中产生的偏差最小化的半导体装置的布局方法。

[0038] 本发明的另一个目的在于，通过考虑晶体管之间的间隔距离和边缘栅极的长度而设置虚拟栅极，由此减小由工艺偏差产生的栅极沟道的线宽变化。

[0039] 另外，本发明的目的是，通过提供一种能够支撑所述虚拟栅极的图案，而防止随着工艺过程变化而产生的虚拟栅极的不合格。

[0040] 另外，本发明的目的是，通过所述虚拟栅极提高栅极的临界区域均匀性，而改善晶体管的运行准确度。

[0041] 本发明的另一个目的在于，通过减少金属线路图案的密度差防止由于化学机械研磨而产生的凹陷，从而提高金属线路图案的均匀性。

[0042] 本发明的目的是，将由于高集成化而减少的电源金属线路图案补充完整，从而提供一种实现稳定的电源供给的金属线路图案的形成方法。

[0043] 另外，本发明的目的是，提供一种包含设置在金属线路图案之间的虚拟金属线路图案在内，使金属线路图案的短路不良状况减少的形成方法。

[0044] 本发明的另一个目的在于，提供一种稳定地形成虚拟金属线路图案的金属线路图案的形成方法。

[0045] 另外，本发明的目的是形成MOS晶体管的图案，从而使要求具有相同电特性的MOS晶体管在工艺中受到相同的影响。

[0046] 另外，本发明的目的是形成MOS晶体管的图案，从而使具有差动关系或者电流镜关系的MOS晶体管在实际图案中具有彼此相同的栅极沟道。

[0047] 本发明的另一个目的在于，提供一种在实际图案中具有差动关系或者电流镜关系的MOS晶体管的电特性相同的四重耦合接收器型输入输出缓冲器。

[0048] 根据本发明的半导体装置的栅极形成方法包括：在有源区域上形成沿长度方向延伸的栅极线路的步骤；以及形成栅极焊盘的步骤，该栅极焊盘位于所述有源区域的外部，与沿长度方向延伸的所述栅极线路连接、并且其一边与所述栅极线路的一侧边缘的长度方向的延长线对齐。

[0049] 其中，在相同的所述有源区域上，形成多个包括所述栅极线路和所述栅极焊盘的所述栅极，在相互对称或者以所述有源区域为中心在长度方向上相背离并且对称的方向上，形成相邻的所述栅极的所述各栅极焊盘。

[0050] 根据本发明的半导体装置的栅极形成方法包括：在多个各有源区域上形成至少一个以上沿长度方向延伸的栅极线路的步骤；以及形成栅极焊盘的步骤，该栅极焊盘与每一个栅极线路相对应，并且在延伸到所述有源区域外部的所述栅极线路的端部，与沿长度方向延伸的所述栅极线路连接，并且其一边与所述栅极线路的一侧边缘的长度方向的延长线对齐，所述多个栅极焊盘与预先确定的边界位置隔着规定间隔而设置。

[0051] 其中，对于所述各有源区域形成多个包括所述栅极线路和所述栅极焊盘的栅极，在相互对称或者以所述有源区域为中心、在长度方向上相背离并且对称的方向上，形成相邻的所述栅极的所述栅极焊盘。

[0052] 另外，所述边界位置由包围多个所述有源区域和所述栅极的有源防护板来确定。

[0053] 并且希望所述各有源区域的一侧相对于所述边界位置隔着规定间隔而设置。

[0054] 并且，在形成两个以上长度彼此不同的所述栅极线路的情形下，在相对短的所述栅极线路的长度方向的延长线上还形成栅极虚拟图案。

[0055] 根据本发明的半导体装置的栅极形成方法在构成晶体管的有源区域上形成栅极，在与所述栅极的至少一个侧面相邻的、所述有源区域的外部区域，形成虚拟栅极图案，在以下两个位置中的至少任何一个位置，形成延伸到所述虚拟栅极图案的辅助图案，该两个位置为所述虚拟栅极图案的长度方向的端部，和以所述虚拟栅极图案为中心、所述有源区域所处的相反侧的侧面。

[0056] 在所述栅极的长度彼此不同的相邻的晶体管之间，形成所述虚拟栅极图案，将所述辅助图案形成为在由所述栅极的长度差所形成的空间中延伸。

[0057] 并且，在相邻的晶体管之间形成至少两个以上所述虚拟栅极图案，两个以上所述虚拟栅极图案相互面对的边的一部分由所述辅助图案连接。

[0058] 并且，将所述虚拟栅极图案形成为与所述栅极具有相同的长度，该栅极一体形成有所述有源区域上的栅极线路和所述有源区域外部的栅极焊盘。

[0059] 并且，在所述虚拟栅极图案的长度方向的一个端部形成所述辅助图案，将所述辅助图案形成为宽度比所述虚拟栅极图案更宽的长方体。

[0060] 并且，在所述有源区域长度方向的端部的外部，将所述辅助图案形成为与所述虚拟栅极图案部分结合的四边形环的形状。

[0061] 根据本发明的半导体装置的金属线路形成方法，在由多个单元构成的块上形成提供彼此不同的电源的第一金属线路图案，在所述第一金属线路图案之间形成给所述单元传送信号的第二金属线路图案，在所述第一金属线路图案之间的、没有形成所述第二金属线路图案的区域，由在长度方向上至少分割为两个以上的图案形成虚拟金属线路图案。

[0062] 所述第一金属线路图案与其它的块中形成的、供给相同电源的其它第一金属线路图案合并，从而一体形成。

[0063] 并且，以条形形成所述虚拟金属线路图案，在至少一个端部上还形成宽度变宽的辅助虚拟金属线路图案。

[0064] 根据本发明的半导体装置包括：相邻形成的、以基板的规定基准线对称的第一MOS晶体管对；以及将所述第一MOS晶体管对置于其间，以所述基准线为基准对称而形成的至少一个第二MOS晶体管对，所述第一晶体管对和第二MOS晶体管对分别由要求具有相同电特性的MOS晶体管构成。

[0065] 其中，所述第一晶体管对和第二MOS晶体管对分别采用由差动信号进行控制进行差动放大操作的差动对、和由共用信号进行控制生成相同电流的电流镜结构来构成。

[0066] 并且，希望将所述第一晶体管对和第二MOS晶体管对的各栅极形成为以所述基准线为基准、隔着相同的距离对称。

[0067] 并且，所述第一MOS晶体管对由沟道长度彼此相同的第一MOS晶体管构成，所述第二MOS晶体管对由沟道长度彼此相同的第二MOS晶体管构成。

[0068] 并且，在所述各MOS晶体管的两侧还形成有栅极虚拟图案。

[0069] 并且，在所述相邻的第一MOS晶体管对和所述第二MOS晶体管对之间，分别形成具有栅极虚拟图案，该栅极虚拟图案的长度与所述第一MOS晶体管对和第二MOS晶体管对中、具有相对较长的沟道长度的栅极相对应。

[0070] 并且，所述栅极虚拟图案具有主虚拟栅极和辅助虚拟栅极通过缔结部构成一体形状的结构，该主虚拟栅极的宽度与具有所述相对较大宽度的栅极相对应，且为条形；该辅助虚拟栅极在具有相对较小宽度的栅极一侧的空间中形成。

[0071] 并且，在所述第二MOS晶体管对的外侧分别形成栅极虚拟图案，该栅极虚拟图案的宽度与所述第二MOS晶体管的栅极宽度相对应。

[0072] 并且，所述栅极虚拟图案的两面具有两个条形虚拟栅极通过缔结部构成一体形状的结构，该两个条形虚拟栅极的宽度与所述第二MOS晶体管的栅极宽度相对应。

附图说明

[0073] 图1A是表示现有的半导体装置的布局结构图。

[0074] 图1B和图1C是表示现有的具有两个以上栅极的半导体装置的布局结构图。

[0075] 图2是表示现有的含有MOS晶体管的半导体装置的布局结构图。

[0076] 图3是表示现有的金属线路图案的形成方法的布局图。

[0077] 图4是放大图3的金属线路图案之间的布局图。

[0078] 图5是表示一般的四重耦合接收器型输入输出缓冲器的电路图。

[0079] 图6是图5的布局图。

[0080] 图7A和图7B是说明在图6的布局环境中，在制造时，周围影响产生的MOS晶体管的栅极弯曲现象的图。

[0081] 图8A是例示本发明的半导体装置的栅极形成方法的实施例的布局图。

[0082] 图8B和图8C是例示具有两个栅极的半导体装置的栅极形成方法的实施例的布局图。

[0083] 图8D和图8E是例示具有三个栅极的半导体装置的栅极形成方法的实施例的布局图。

[0084] 图9是例示含有本发明的MOS晶体管的半导体装置的布局图。

[0085] 图10是例示在图9的布局中，进一步形成了栅极虚拟图案的图。

[0086] 图11是例示本发明的半导体装置的虚拟栅极图案的一个实施例的布局图。

[0087] 图12是例示本发明的半导体装置的虚拟栅极图案的又一个实施例的布局图。

[0088] 图13是图12的局部放大图。

[0089] 图14是表示本发明的金属线路的形成方法的布局图。

[0090] 图15是表示本发明的金属线路的形成方法的又一个实施例的布局图。

[0091] 图16是表示本发明的半导体装置的布局结构的一个实施例的图。

[0092] 图17是表示本发明的半导体装置的布局结构的又一个实施例的图。

[0093] 图18是表示本发明的半导体装置的布局结构的又一个实施例的图

[0094] 图19是表示本发明的半导体装置的布局结构的又一个实施例的图

具体实施方式

[0095] 本发明的半导体装置包括在规定的阱区域内排列成一列的多个MOS晶体管，所述各MOS晶体管的栅极由成为一体的栅极线路和栅极焊盘构成，以栅极线路的一侧边缘的延长线为基准将栅极焊盘设置在与栅极线路相同的面上，并且栅极焊盘具有其一边与所述延长线连接的规则形状。

[0096] 具体地说，本发明的半导体装置包括规定的MOS晶体管，所述MOS晶体管的栅极具有在有源区域上形成的栅极线路与用来与上部层的金属线路电连接的栅极焊盘成为一体的结构。其中，栅极具有如图8A至图8E的形状。

[0097] 首先，参照图8A，在有源区域30上形成栅极G，在与栅极G重叠的有源区域30形成沟道区域。并且，在有源区域30内的沟道区域的两侧形成漏极区域和源极区域。

[0098] 另外，在从有源区域30延伸的栅极G的长度方向的两端中的任一端设置栅极焊盘32。此时，以栅极线路GL的一侧边缘的延长线为基准将栅极焊盘32设置在与栅极线路GL相同的面上，将栅极焊盘32的一边设置为与所述延长线连接。希望栅极焊盘32具有包含与栅极线路GL接合的接合部的长方形。

[0099] 并且，在有源区域30的漏极区域和源极区域上形成用来与上部层的金属线路电连接的触点BLC1，在栅极焊盘32上形成用来与上部层的金属线路电连接的触点BLC2。

[0100] 接下来，参照图8B至图8E，图8B至图8E示出了在相同的有源区域30上形成两个以上的栅极G时，包括栅极焊盘32的各栅极G的结构。

[0101] 如从图8B和图8C中可以知道的那样，对于同一个有源区域30形成两个栅极线路GL的情形下，在各栅极线路GL的长度方向上的相同方向的端部相对应地形成栅极焊盘32，在相互对称的方向上形成与彼此不同的栅极线路GL相对应的栅极焊盘32。

[0102] 并且，如从图8D和图8E中可以知道的那样，对于同一个有源区域30形成三个栅极线路GL的情形下，以有源区域30为基准，与相互相邻的栅极线路GL相对应的栅极焊盘32在栅极线路GL的长度方向上相背离地形成，与两侧形成的各栅极线路GL相对应的栅极焊盘32在相互对称的方向上形成。

[0103] 这样，在本发明的半导体装置中包括的MOS晶体管包括栅极线路GL与栅极焊盘32成为一体的栅极G，以栅极线路GL的一侧边缘的延长线为基准将栅极焊盘32设置在与栅极线路GL相同的面上，并且栅极焊盘32具有为其一边与所述延长线连接的规则结构。

[0104] 从而，因为减少了栅极与栅极焊盘连接的部分中的拐角，即临界点，所以工艺余量增加，布局时的阻力减少，从而能够防止晶体管电流的特性降低。

[0105] 另一方面，具有这样的布局结构的晶体管如图9所示设置在阱区域内。

[0106] 参照图9，由规定的有源防护板40限定阱区域42，在阱区域42内隔着规定的间隔成一列地形成多个有源区域44。其中，希望将多个有源区域44设置为长度方向的一个端部排列在一条直线上。

[0107] 并且，在各有源区域44上形成至少一个栅极G，在栅极G的两个末端中的至少一端设置栅极焊盘46。

[0108] 其中，以相同的长度形成栅极焊盘46，如图3的实施例那样，希望栅极焊盘46包括与栅极线路GL的结合部，形成为长方形。

[0109] 另外，在与栅极G相邻的其它漏极(或者源极)区域电连接的情形下，栅极焊盘46包括与栅极线路GL的结合部，从而具有在所述相邻的其它漏极(或者源极)区域的方向上突出的长方形状，将多个触点BLC2设置为位于所述相邻的其它漏极(或者源极)或者有源区域的多个触点BLC1的延长线上。

[0110] 这样，多个有源区域44的一侧排列在一条直线上时，排列的有源区域44的一侧与有源防护板40之间的距离，即用“AT11”至“AT18”标记的间隔相同。

[0111] 另外，将栅极焊盘46成形，全部相对于有源防护板40排列时，栅极焊盘46的一侧与有源防护板40之间的距离，即用“GT11”至“GT19”标记的间隔全部相同，用“GT21”和“GT22”标记的间隔彼此相同。

[0112] 另一方面，为了使相邻的两个栅极G之间的间隔为一定，在与具有彼此不同的栅极之间的距离“d”、“e”的图9相同的布局结构中，如图10所示，在平面上相邻的两个栅极G的长度彼此不同的情形下，在长度相对短的栅极G的延长线上形成栅极虚拟图案50。

[0113] 此外，相邻的两个栅极焊盘46之间的间隔相距很大的情形下，可以在所述两个栅极焊盘46之间设置栅极虚拟图案52。此时，希望将栅极虚拟图案52设置在平面上于所述两个栅极焊盘46之间设置的栅极G的延长线上。

[0114] 从而，通过使相邻的两个栅极G之间的空间为图5中标记的“d”的规定值，提高栅极临界尺寸的均匀性。

[0115] 并且，晶体管的栅极临界尺寸均匀时，能够防止晶体管的电路特性降低，并且容易进行用来确保栅极G的临界尺寸的OPC(Optical ProximityCorrection)操作。

[0116] 另一方面，本发明具有在虚拟栅极图案上形成对侧面进行加固的辅助图案，从而确保结构稳定性的结构。

[0117] 参照图11，在彼此不同的有源区域120上形成晶体管TR11至晶体管TR13。各晶体管TR11至晶体管TR13在该有源区域上包括栅极线路130、和以其为中心按照源极和漏极区分的在有源区域120上形成的触点C1、C2。其中，以条形形成栅极线路130，在其延伸的一个端部上弯曲，具有一体形成的栅极焊盘132。并且，在栅极焊盘132上形成用来与上部金属线路(未图示)电连接的触点C3。其中，栅极焊盘132并且具有在结构上对栅极线路130进行加固的功能。

[0118] 在图12中例示了相互相邻的晶体管TR11和晶体管TR12的有源区域的大小不同的情况，在该情形下，根据该有源区域的大小，晶体管TR11和晶体管TR12的驱动力不同。

[0119] 在晶体管TR11的一侧形成的虚拟栅极图案DG21是位于外部的图案中的一个，通过将该虚拟栅极图案DG21设计为具有比栅极线路130大的宽度，能够防止形状溃散，此时，虚拟栅极图案DG21的宽度a+x在设计者所设计的规格所容许的最大宽度以内设计。并且，将在晶体管TR13的一侧形成的虚拟栅极图案DG25与虚拟栅极图案DG21同样也设计为比栅极线路130的宽度a宽，此时，还考虑到由于虚拟栅极图案DG25比虚拟栅极图案DG21的长度长，所以形状容易溃散，将其宽度a+α设计为比虚拟栅极图案DG21进一步拓宽。

[0120] 另一方面，由于晶体管TR12的有源区域比晶体管TR11的有源区域长，所以在相邻的晶体管TR11和晶体管TR12之间形成的虚拟栅极图案DG22在晶体管TR11一侧的区域中与空间接触。在图11中例示了虚拟栅极图案DG22具有在所述空的空间中延伸的辅助图案SD1，辅助图案SD1与虚拟栅极图案DG22的规定的纵向部分一起构成四角形带的图案。但是，辅助图案SD1的形状不限于四角形的带，可以根据制作者的意图，以从侧面在结构上加固的多种形态实施虚拟栅极图案DG22。

[0121] 如前所述，通过使虚拟栅极图案DG22具有辅助图案SD1在其一端的侧面延伸并且一体形成的辅助结构，具有对于形状溃散的稳定性。

[0122] 另外，另一方面，在图11中例示了相邻的晶体管TR12和晶体管TR13具有相同的长度，在它们之间的间隔比形成了虚拟栅极图案DG22的间隔空间还宽，从而在图11中例示了在间隔空间中形成了两个虚拟栅极图案DG23、DG24。

[0123] 两个虚拟栅极图案DG23、DG24具有为了在结构上进行加固，在彼此面对的彼此之间的空间中一体形成了连接它们二者的多个辅助图案SD2的结构，具有由辅助图案SD2部分连接虚拟栅极图案DG23、DG24的结构。但是，辅助图案SD2不限于部分连结虚拟栅极图案DG23、DG24，可以根据制作者的意图，按照一体形成虚拟栅极图案DG23、DG24等多种在结构上加固的形态实施辅助图案SD2。

[0124] 如前所述，通过使虚拟栅极图案DG23、DG24具有由在其间形成的辅助图案SD2对侧面进行加固的结构，能够对形状溃散具有稳定性。

[0125] 结果是，本发明能够以多种方式实施用来对虚拟栅极图案的侧面进行加固的辅助图案，由于虚拟栅极图案，晶体管的栅极图案能够在曝光工序中光学上稳定地形成，通过由辅助图案对晶体管的虚拟栅极图案的侧面进行加固，能够确保对形状溃散的稳定性。

[0126] 另一方面，本发明能够适用于在叶状单元区域中不规则地设置的晶体管之间的栅极的设置间隔为规定，通过在晶体管之间设置虚拟栅极，使工艺偏差最小化，从而改善栅极的临界区域的均匀性，能够提高晶体管的运行正确率。

[0127] 参照图12时，以进行至少一个逻辑运算的叶状单元区域120为单位，对本发明的实施例的半导体装置进行布局，在叶状单元区域120内按照设计规则，多个晶体管TR21至TR27以晶体管之间的最小间隔距离TD1以上的距离分离，并且不规则地设置，在所述叶状单元区域120的布局之后，为了减小在这些多个晶体管TR21至TR27的边缘上设置的栅极的工艺偏差的变化，保持临界区域的均匀性，设置与在晶体管TR21至TR27的边缘上设置的栅极相对应的虚拟栅极DG1至DG8。

[0128] 其中，虚拟栅极DG1至DG8采用与形成多个晶体管TR21至TR27的栅极G1至G7的物质的相同的物质来形成。

[0129] 并且，为了使与虚拟栅极DG1至DG8相邻的晶体管TR21至TR27的工艺偏差的变化最小化，无论各晶体管TR21至TR27之间的间隔距离TD1、TD2、TD3的尺寸多大，都将设置虚拟栅极DG1至DG8的位置设置为具有与相邻的晶体管TR21至TR27的栅极G1至G7相同的间隔距离GG。

[0130] 例如，参照图13，设置在晶体管TR21、TR22之间的虚拟栅极DG2与晶体管TR21、TR22的栅极G1、G2的边缘以相同的间隔距离GG分离，设置在晶体管TR22、TR23之间设置的虚拟栅极DG3与晶体管TR22、TR23的栅极G2、G3的边缘以相同的间隔距离GG分离。

[0131] 从而，因为能够通过在两侧以相同的间隔距离GG分离设置的虚拟栅极DG2、DG3，使晶体管TR22的栅极G2的工艺偏差的变化最小化，所以改善了临界区域的均匀性。

[0132] 结果是，从晶体管TR22的漏极区域D2和源极区域S2中设置的各金属触点C1、C2、C3的边缘到栅极G2的边缘的距离CG1、CG2、CG3相同，通过栅极G2流过的电流量相同，能够按照设计者的意图运行晶体管TR22。

[0133] 另一方面，考虑到工艺偏差，将虚拟栅极DG1至DG8的宽度DL的最小限度设置为比晶体管TR21至TR27的栅极G1至G7的宽度L大。

[0134] 并且，虚拟栅极DG1至DG8的长度DW与相邻晶体管的栅极长度L相同，在相邻晶体管的栅极长度L、L1彼此不同的情形下，使虚拟栅极DG1至DG8的长度DW与相对长的晶体管的栅极长度L一致。

[0135] 例如，为了全部满足两侧晶体管TR22、TR23的栅极G2、G3的临界均匀性，使在栅极长度L、L1彼此不同的晶体管TR22、TR23之间设置的虚拟栅极DG3的长度DL与相对长的晶体管TR22的栅极长度L一致。

[0136] 并且，虚拟栅极DG1至DG8的形态由考虑相邻晶体管TR21至TR27之间的间隔距离TD1、TD2、TD3的尺寸的结果来决定。

[0137] 参照图12，具体地研究虚拟栅极DG1至DG8的形态，在各晶体管TR21至TR27之间存在按照设计规则的晶体管之间的最小间隔距离TD1，各晶体管TR21至TR27之间的间隔距离TD2、TD3具有至少比按照设计规则的晶体管之间的最小间隔距离TD1大的值。

[0138] 并且，无论晶体管TR21至TR27之间的间隔距离TD1、TD2、TD3的尺寸多大，虚拟栅极DG1至DG8都与设置在相邻晶体管的边缘上的栅极具有相同的间隔距离GG。

[0139] 从而，相邻晶体管TR21至TR27之间的间隔距离在按照设计规则的晶体管之间的最小间隔距离TD1以下的情形下，与叶状单元区域120的边缘相对的晶体管TR21、TR27之间设置的虚拟栅极DG1、DG8、和在晶体管、、之间设置的虚拟栅极DG2、DG 3、DG5具有与相邻晶体管的栅极平行的条形态。

[0140] 其中，考虑到与相邻叶状单元区域(未图示)的边缘面对面地设置的晶体管(未图示)，可以使虚拟栅极DG1、DG8的形态的不同。

[0141] 并且，相邻晶体管TR1至TR7之间的间隔距离TD2或者TD3比按照设计规则的晶体管之间的最小间隔距离TD1大的情形下，按照具有与相邻的各晶体管、、对应的条形态的虚拟栅极、和将这些条形态的虚拟栅极的端部相互连结的连结图案DD的四角形态，形成在晶体管、、之间设置的虚拟栅极DG4、DG5、DG6。四角形态的虚拟栅极DG6还可以包括在栅极的长度L方向上垂直分割四角形的内部的条形态的虚拟栅极。

[0142] 另一方面，因为虚拟栅极DG1至DG8处于浮动状态，所以必须设置能够由自身进行支撑的支撑结构，所述四角形态的虚拟栅极DG4、DG6、DG7是稳定的支撑结构，另一方面，条形态的虚拟栅极DG1、DG2、DG3、DG5、DG8需要追加的支撑结构。

[0143] 从而，在条形态的虚拟栅极DG1、DG2、DG5、DG8的至少一个以上的末端上形成长方形的锤头(Hammer Head：HH)。

[0144] 虚拟栅极DG1至DG7由与晶体管TR21至TR27的栅极G1至G7相同的物质构成，为了满足虚拟栅极DG1至DG7与栅极G1至G7的隔离条件，不能使锤头HH与栅极G1至G7的输入焊盘(未图示)重叠。

[0145] 并且，通过用在栅极长度L1相对短的晶体管TR3的方向上延伸的四角形构成，可以在支撑结构中采用条形态的虚拟栅极DG3来代替锤头。

[0146] 并且，条形态的虚拟栅极DG1、DG8可以在至少一个以上的末端上具有在叶状单元区域120内部的一个方向上非对称地扩展的长方形锤头HH。

[0147] 这样，本发明通过与在叶状单元区域内不规则地设置的多个晶体管的边缘上设置的栅极间隔一定的距离设置虚拟栅极，提高栅极的临界区域的均匀性，使工艺偏差的变化最小化，从而改善晶体管的运行正确率。

[0148] 另一方面，本发明可以适用于金属线路图案的形成方法，能够提高提供电源的电源金属线路图案和传送信号的信号金属线路图案以及在它们之间设置的图案的均匀性。

[0149] 参照图14至图15，半导体存储器设置多个在周围(Peri)区域中集成单位单元UC而形成的块单元BC11至BC14，各块单元BC11至BC14的供给电源电压VDD和接地电压VSS的电源金属线路图案410平行设置，在这些电源金属线路图案410之间不规则地设置传送块单元之间的路径信号的信号金属线路图案420。并且，在信号金属线路图案420之间，相对于至少任一个方向设置两个以上的电分割的虚拟金属线路图案430。

[0150] 其中，如图15所示，使电源金属线路图案410与信号金属线路图案420以耦合效应(Coupling Effect)最小化的间隔距离D1分离，并在相邻的信号金属线路图案420的方向上扩展。

[0151] 另外，如图15所示，电源金属线路图案410与相邻并且提供相同电源的其它电源金属线路图案410合并构成。

[0152] 这样，通过使电源金属线路图案410在信号金属线路图案420的方向上扩展，与相邻并且提供相同电源的其它电源金属线路图案410合并形成，从而高集成化，能够使减少的电源金属线路图案410的尺寸增大，从而能够提供稳定的电源。

[0153] 另一方面，如图14所示，在信号金属线路图案420的长度方向上分割虚拟金属线路图案430，并且被分割了的虚拟金属线路图案430形成为条形，宽度为基于技术(Technology)的设计规则所定义的规定的宽度W1，长度L1比所适用的技术领域所预先设定的最大分割长度还大。

[0154] 并且，虚拟金属线路图案430在端部相对于信号金属线路图案20的长度方向在垂直方向上扩展，在存在相邻的其它虚拟金属线路图案430的情形下，设置相互连结以支撑虚拟金属线路图案430的辅助虚拟金属线路图案432。

[0155] 希望将辅助虚拟金属线路图案432的宽度W2设置为不大于由适用的技术领域所预先设定的最大扩展宽度。

[0156] 即，虚拟金属线路图案430在两端部连结辅助虚拟金属线路图案432的情形下形成多角形，多角形的内部存在四角形的空间。

[0157] 这样，如图14的B2所示，通过与信号金属线路图案420平行、分离地设置虚拟金属线路图案430，即使在工序中产生了粒子(Particle)，也能够通过虚拟金属线路图案430而减少彼此不同的金属线路图案410、420被短路(Short)的不合格情形。

[0158] 并且，因为虚拟金属线路图案430的长度L1比以往短，所以即使减小宽度W1也容易稳定地形成，除此之外，通过设置在虚拟金属线路图案430的端部上的辅助虚拟金属线路图案432，能够进一步地稳定支撑虚拟金属线路图案430。

[0159] 如前所述，在电源金属线路图案410和信号金属线路图案420之间的空间中扩展电源金属线路图案410，在信号金属线路图案420之间的空间中分离地设置稳定的虚拟金属线路图案430，使全体的金属线路图案的密度差降低，从而在化学机械研磨(CMP)工序中减少氧化膜的台阶高差，能够防止凹陷现象从而能够改善金属线路图案的均匀性。

[0160] 另一方面，本发明将如差动对或者电流镜结构、要求具有相同电特性的MOS晶体管对形成为以基板的规定基准线为基准对称，具有形成了能够将与各MOS晶体管的两侧相邻的MOS晶体管的影响最小化的多种形状的栅极虚拟图案的结构。

[0161] 具体地说，参照图16，作为一个实施例，本发明的半导体装置包括：相邻形成为以基板的规定基准线A为基准对称的MOS晶体管对M50、M60、使MOS晶体管对M50、M60介于中间形成为以基准线A为基准对称的至少一个MOS晶体管对M70、M80以及分别与MOS晶体管对M70、M80的外侧相邻形成的MOS晶体管TR 3、TR4。其中，各MOS晶体管M50、M60、M70、M80具有包括栅极G、在栅极G的两侧形成的源极S和漏极区域D的结构。

[0162] 并且，希望MOS晶体管M70与基准线A之间的间隔E1、MOS晶体管M80与基准线A之间的间隔E2相同，希望MOS晶体管M50与基准线A之间的间隔E3、MOS晶体管M60与基准线A之间的间隔E4相同。此外，希望各MOS晶体管M50、M60、M70、M80的栅极之间的间隔F1至F3全部相同。

[0163] MOS晶体管对M50、M60由要求具有相同电特性的两个MOS晶体管M50、M60构成，具有彼此相同的尺寸。例如，MOS晶体管对M50、M60由通过与两个PMOS晶体管M12、M32和两个NMOS晶体管M11、M31的漏极分别共同连结的结点ND1的电位，在电源电压VDD段与结点ND1、ND2之间分别流过相同电流的电流镜结构的两个PMOS晶体管M32、M42构成。另外，MOS晶体管对M50、M60由通过结点ND1的电位，在结点ND1、ND2与共用结点CND之间分别流过相同电流的电流镜结构的两个NMOS晶体管M31、M41构成。

[0164] 并且，MOS晶体管对M70、M80由要求具有相同电特性的两个MOS晶体管M70、M80构成，具有彼此相同的尺寸。例如，MOS晶体管对M70、M80由通过基准电压VREF和输入信号IN，分别使结点ND1、ND2升高到电源电压VDD电平的两个PMOS晶体管M12、M22构成。或者如图1所示，MOS晶体管对M70、M80由通过基准电压VREF和输入信号IN，分别使结点ND1、ND2升高到共同结点CND的电位的两个NMOS晶体管M11、M21构成。

[0165] 在MOS晶体管对M70、M80的外侧分别相邻形成的MOS晶体管TR3、TR4是不要求具有彼此相同电特性的晶体管，分别是NMOS晶体管M5、构成变换器INV1的MOS晶体管，以及构成变换器INV的MOS晶体管中的任何一个。

[0166] 这样，根据本发明一个实施例的半导体装置具有形成为要求具有相同电特性的MOS晶体管对、以基板的规定基准线A为基准对称的结构。

[0167] 在具有这样的布局结构的情形下，因为设置在MOS晶体管对M50两侧的MOS晶体管M60、M70和设置在MOS晶体管M60两侧的MOS晶体管M50、M80的条件相同，所以具有能够使MOS晶体管对M50、M60在制造时受到相同的影响，从而具有相同电特性的效果。

[0168] 而且，根据本发明一个实施例的半导体装置具有将MOS晶体管对、中，宽度相对小的MOS晶体管对M50、M60与基准线A相邻设置，宽度相对大的MOS晶体管对M70、M80设置为包围MOS晶体管对M50、M60的结构。

[0169] 该情形下，因为在制造时，MOS晶体管例如M50的栅极两侧整个面受到相邻的MOS晶体管对M60、M70的影响，所以具有能够使制造时MOS晶体管对M50、M60的栅极临界尺寸的变化最小化的效果。

[0170] 如图17所示，作为本发明又一个实施例，公开了与图16相同的布局结构中，在各MOS晶体管M50、M60、M70、M80的两侧形成了栅极虚拟图案GD的结构。

[0171] 即，参照图17，将分别要求具有相同电特性的MOS晶体管对、形成为以基板的规定基准线A为基准对称，在各MOS晶体管M50、M60、M70、M80的两侧形成栅极虚拟图案GD。其中，希望栅极G和虚拟栅极GD之间的间隔11至18全部规定。

[0172] 在MOS晶体管对M50、M60之间形成与MOS晶体管对M50、M60的栅极G具有相同宽度的条形虚拟栅极GD1。

[0173] 而且，在MOS晶体管M50和MOS晶体管M70之间形成与MOS晶体管M70的栅极G具有相同宽度的栅极虚拟图案GD2，同样在MOS晶体管M60和MOS晶体管M80之间也形成相同的栅极虚拟图案GD2。

[0174] 此时，栅极虚拟图案GD2具有与具有相对大的宽度的栅极G相对应的条形的主虚拟栅极、和具有所述小的栅极G宽度的MOS晶体管M50、M60的空间中形成的辅助虚拟栅极通过缔结部构成一体形的形状。所述辅助虚拟栅极的宽度为：从MOS晶体管M70、M80的栅极G的宽度中减去MOS晶体管M50、M60的栅极G的宽度左右，所述缔结部是连结两个虚拟栅极的虚拟图案，希望在所述辅助虚拟栅极的两个末端处在所述主虚拟栅极方向上进行连结。

[0175] 此外，在MOS晶体管对M70、M80的外侧，即MOS晶体管M70与MOS晶体管TR 3之间，以及MOS晶体管M80与MOS晶体管TR4之间，形成与MOS晶体管对M70、M80的栅极G具有相同宽度的栅极虚拟图案GD3。

[0176] 此时，栅极虚拟图案GD3具有与MOS晶体管对M70、M80的栅极G具有相同宽度的两个虚拟栅极通过缔结部形成一体形的结构，希望通过在所述两个虚拟栅极的两端之间连结所述缔结部，栅极虚拟图案GD3形成矩形结构。

[0177] 这样，根据本发明又一个实施例的半导体装置，因为在各MOS晶体管M50、M60、M70、M80的两侧形成栅极虚拟图案GD，所以能够进一步有效地防止制造时各MOS晶体管M50、M60、M70、M80的电特性降低。

[0178] 而且，因为在各MOS晶体管M50、M60、M70、M80的两侧按照相同的图案形成这样的虚拟栅极GD，所以MOS晶体管对、分别具有相同的电特性。

[0179] 特别是，在具有大宽度的MOS晶体管例如M70，与具有小宽度的MOS晶体管例如M50相邻的情形下，在两个MOS晶体管M50、M70之间具有条形的主虚拟栅极，在具有小宽度的MOS晶体管M50的空间中辅助虚拟栅极通过缔结部与主虚拟栅极连结，从而形成具有环形形状的栅极虚拟图案GD2。

[0180] 该情形下，因为在制造时具有大宽度的MOS晶体管例如M70的栅极G的一部分受到栅极虚拟图案GD2的主虚拟栅极和具有小宽度的MOS晶体管例如M50的栅极G的影响，MOS晶体管例如M70的栅极G的其余部分受到栅极虚拟图案GD2的主虚拟栅极和辅助虚拟栅极的影响，所以具有能够使具有大宽度的MOS晶体管对M70、M80的栅极一侧不弯曲，规定地形成的效果。

[0181] 并且，在具有大宽度的MOS晶体管对M70、M80的外侧设置宽度彼此不同的两个MOS晶体管TR3、TR4的情形下，在MOS晶体管对M70、M80的外侧分别设置由与MOS晶体管对M70、M80的栅极G具有相同宽度的两个虚拟栅极构成的栅极虚拟图案GD3。

[0182] 由这样的两个虚拟栅极构成的栅极虚拟图案GD3减少了MOS晶体管对M70、M80的栅极G所受到的MOS晶体管TR3、TR4的影响，从而具有能够使MOS晶体管对M70、M80的栅极的另一侧不弯曲，规定地形成的效果。

[0183] 作为本发明的又一个实施例，公开了在与图17相同的结构中，用由具有相同宽度的两个虚拟栅极所构成的栅极虚拟图案GD4取代栅极虚拟图案GD2的图18的结构。

[0184] 即，参照图18，在MOS晶体管M50与MOS晶体管M70之间，以及在MOS晶体管M60与MOS晶体管M80之间形成与MOS晶体管对M70、M80的栅极G具有相同宽度的栅极虚拟图案GD4。其中，栅极虚拟图案GD4具有与MOS晶体管对M70、M80的栅极G具有相同宽度的两个虚拟栅极通过缔结部形成一体形的结构，希望通过在所述两个虚拟栅极的两端之间连结所述缔结部，所述栅极虚拟图案GD3形成长方形结构。

[0185] 该情形下，因为在制造时通过栅极虚拟图案GD4使MOS晶体管对M50、M60与MOS晶体管对M70、M80相互的影响最小化，所以具有减小栅极临界尺寸的变化，从而减小MOS晶体管对M50、M60以及MOS晶体管对M70、M80的电特性降低的效果。

[0186] 作为本发明的又一个实施例，公开了图19的结构。

[0187] 具体地说，参照图19，根据本发明又一个实施例的半导体装置具有要求具有相同电特性的MOS晶体管、和与其相邻的其它MOS晶体管TR3、TR4的宽度全部相同的结构。

[0188] 即，将宽度大的MOS晶体管M70、M80分割布置(Fingering)为具有与其它MOS晶体管M50、M60、TR3、TR4的宽度相同的宽度。并且在各MOS晶体管M50、M60、M70、M80、TR3、TR4的两侧形成与栅极G具有相同宽度的栅极虚拟图案GD。其中，希望各MOS晶体管M50、M60、M70、M80、TR3、TR4的栅极G与虚拟栅极GD之间的间隔J1至J16全部规定。

[0189] 这样，将MOS晶体管M50、M60、M70、M80、TR3、TR4的宽度布置为全部规定时，有源受到的影响相同，从而能够使栅极临界尺寸的变化最小化，此外，提高了化学和机械研磨/平坦化(Chemical Mechanical Polishing/Planarization；CMP)的均匀性，从而能够在图案化(Patterning)时得到提高了的图案。

[0190] 如上所述，本发明对特定实施例进行了图示说明，但是可以明了的是，本发明不限于此，在本发明说明书所述的技术思想范围内可以进行多种变形实施。

[0191] 根据上面所述的实施例，因为本发明通过将栅极焊盘成形为长方形减小了栅极焊盘的临界点，所以工艺余量增加，在布局上具有能够减少电阻从而防止晶体管的电路特性降低的效果。

[0192] 而且，本发明通过规则排列有源区域，将栅极焊盘成形，能够提高栅极临界尺寸的均匀性，从而还具有容易进行OPC操作的效果。

[0193] 而且，本发明将虚拟栅极图案在结构上稳定化，从而能够防止虚拟栅极图案形状溃散对基板的污染，从而具有防止基板污染造成元件不合格的产生的效果。

[0194] 而且，本发明具有能够使由光刻工序和蚀刻工序所能够产生的工艺偏差的变化最小化的效果。

[0195] 而且，本发明通过考虑到晶体管的间隔距离和边缘栅极的长度设置虚拟栅极，从而具有能够使工艺偏差最小化的效果。

[0196] 而且，本发明通过提供能够支撑虚拟栅极的图案，具有防止由工艺过程的变化产生的虚拟栅极不合格的优点。

[0197] 而且，本发明通过由虚拟栅极提高栅极临界区域的均匀性，具有改善晶体管运行正确率的效果。

[0198] 而且，本发明通过提供使金属线路图案的密度差减少的金属线路图案的形成方法，防止化学机械研磨工序产生的凹陷，从而具有提高金属线路图案的均匀性的效果。

[0199] 而且，本发明通过提供将高集成化所减少的电源金属线路图案的尺寸补充完整的金属线路图案的形成方法，具有该半导体存储器稳定地提供电源的效果。

[0200] 而且，本发明通过提供在金属线路图案之间对于至少任意一个方向设置电分割为两个以上的虚拟金属线路图案的金属线路图案的形成方法，具有减少包括虚拟金属线路图案的金属线路短路不合格的效果。

[0201] 而且，本发明通过提供支撑虚拟金属线路图案的辅助虚拟金属线路图案的金属线路图案的形成方法，具有稳定地形成虚拟金属线路图案的效果。

[0202] 而且，本发明通过将要求具有相同电特性的MOS晶体管对设置形成为以规定基准线为基准对称，具有能够使各MOS晶体管对的电特性最大限度相同的效果。

[0203] 而且，本发明通过在设置为对称的MOS晶体管的两侧形成能够对周围的影响最小化的多种形状的栅极虚拟图案，在使各MOS晶体管对的电特性相同的并且，具有减小栅极临界尺寸的变化从而减小MOS晶体管的电特性降低的效果。

[0204] 而且，本发明通过将要求具有相同电特性的MOS晶体管对和与其相邻的MOS晶体管的宽度全部相同，能够使栅极临界尺寸的变化最小化，还具有能够提高化学和机械研磨/平坦化均匀性的效果。

[0205] 而且，本发明通过如上所述设置形成差动对或电流镜的MOS晶体管，具有能够使形成差动对或电流镜的MOS晶体管在实际图案上具有彼此相同的栅极宽度和长度的效果。

[0206] 而且，本发明通过在四重耦合接收器型输入输出缓冲器中，如上所述设置形成差动对或电流镜的MOS晶体管，具有能够在实际图案上使形成差动对或电流镜的MOS晶体管的电特性相同并且提高输入输出缓冲器的输出特性的效果。