半导体器件及其制造方法转让专利
申请号 : CN200710168005.5
文献号 : CN101312196B
文献日 : 2010-06-16
发明人 : 车宣龙
申请人 : 海力士半导体有限公司
摘要 :
本发明揭示一半导体器件及其制造方法。该半导体器件能防止由于一邻近存储节点的电压而导致的凹陷式栅极的阈值电压减少。该半导体器件包括半导体基板，该基板具有包含栅极区和存储节点接触区的有源区，并且在栅极区呈现凹陷；器件隔离结构，在该半导体基板中形成以界定该有源区，并且具有屏蔽层；凹陷式栅极，于该半导体基板的栅极区中形成；及存储节点，形成而与该有源区的存储节点接触区连接。
权利要求 :
1.一种可用来防止由于邻近存储节点的电压而导致的栅极的阈值电压降低的半导体器件，该器件包括：半导体基板，具有有源区和器件隔离区，该器件隔离区界定该有源区，该有源区包含栅极区和存储节点接触区；
器件隔离结构，形成于该器件隔离区中以界定该有源区，并且在该器件隔离结构中具有屏蔽层；
栅极，形成于该半导体基板的栅极区中；
存储节点接触插塞，与指定给栅极的掺杂区电耦合；及存储节点，与该存储节点接触插塞电耦合，该存储节点被构建为与栅极共同运作以并存储信息，其中该屏蔽层的厚度相应于该器件隔离结构厚度的四分之一到二分之一。
2.如权利要求1的半导体器件，其中该器件隔离结构包括该屏蔽层和介电材料，该介电材料围绕该屏蔽层。
3.如权利要求2的半导体器件，其中该介电材料包含使用第一沉积法而形成的底层，和使用第二沉积法而形成的侧壁层。
4.如权利要求3的半导体器件，其中该第一和第二沉积法是相同的沉积法，该底层和侧壁层同时形成。
5.如权利要求3的半导体器件，其中第一和第二沉积法是不同的沉积法。
6.如权利要求3的半导体器件，其中该底层使用旋涂介电(SOD)法或旋涂式玻璃(SOG)法而形成，该侧壁层使用高密度等离子体(HDP)法或原子层沉积(ALD)法而形成。
7.如权利要求1的半导体器件，其中该屏蔽层包含多晶硅。
8.如权利要求1的半导体器件，其中该屏蔽层包含N型多晶硅层。
9.如权利要求1的半导体器件，其中该屏蔽层被放置于该器件隔离结构的四分之一到四分之三的深度处。
10.如权利要求1的半导体器件，其中该屏蔽层与半导体基板的整个器件隔离区整合连接。
11.如权利要求1的半导体器件，其中该屏蔽层被施加0伏特的电压。
12.如权利要求1的半导体器件，其中该栅极是凹陷式栅极。
13.一种制造能防止由于邻近存储节点的电压而导致的栅极的阈值电压降低的半导体器件的方法，包括：设置具有有源区和隔离区的半导体基板，该隔离区界定该有源区；
在该隔离区中形成器件隔离结构，该器件隔离结构包含屏蔽层和围绕该屏蔽层的介电层；
在该有源区中形成栅极和第一和第二掺杂区，该第一和第二掺杂区被指定给栅极；及在该有源区形成存储节点，邻近该栅极的存储节点被构建为与栅极共同运作以存储信息，其中该屏蔽层的厚度相应于该器件隔离结构厚度的四分之一到二分之一。
14.如权利要求13的方法，其中形成该器件隔离结构的步骤包括：在该半导体基板中界定沟槽；
在该沟槽中形成底层和侧壁层；
在沟槽中和底层上方形成该屏蔽层；及
在该屏蔽层上形成顶层，用以填充该沟槽，其中所述底层和所述侧壁层是所述介电层。
15.如权利要求14的方法，其中该底层和侧壁层使用不同的沉积法而形成。
16.如权利要求15的方法，其中该底层使用旋涂式介电(SOD)法或旋涂式玻璃(SOG)法而形成，该侧壁层使用高密度等离子体法或原子层沉积法而形成。
17.如权利要求14的方法，其中该底层于该侧壁层之前形成，该方法又包括蚀刻该侧壁层以暴露该底层。
18.如权利要求14的方法，其中形成该屏蔽层的步骤包括：将该屏蔽层沉积于该底层上；及
蚀刻该屏蔽层，以确保该沟槽的上部没有被屏蔽层填充。
19.如权利要求18的方法，其中该屏蔽层包含多晶硅层。
20.如权利要求19的方法，其中该多晶硅层包括N型多晶硅层。
21.如权利要求13的方法，其中该屏蔽层形成而与该半导体基板的整个隔离区整合连接。
22.如权利要求13的方法，其中该屏蔽层被施加0伏特的电压。
说明书 :
技术领域
本发明关于一种半导体器件及其制造方法，特别是关于一种能确保阈值电压边限而增加制造成品率的半导体器件，及其制造方法。
背景技术
随着半导体器件的高集成性和晶体管的沟道长度减小，导致阈值电压骤降的短沟道效应。
在此情况下，在先前技术中已揭示多种实现具有各种形状的凹陷沟道的半导体器件的方法。通过制造一具有一凹陷沟道的半导体器件，可获得增长的沟道长度。其他好处包括可降低基板的掺杂浓度及改善漏极引发能带降低(DIBL)的特性。
此后将简单叙述一习见制造具有一凹陷沟道半导体器件的方法。
在具有包含栅极形成区的有源区和器件隔离区的半导体基板中，界定该有源区的器件隔离结构形成于该器件隔离区中。掩模图案形成在形成有器件隔离结构的该半导体基板上，以暴露该有源区的栅极形成区。
通过蚀刻经由该掩模图案而暴露的基板的一部分，在该有源区的栅极形成区界定用于栅极的凹槽。在移除该掩模图案之后，一栅极绝缘层形成在包含该用于栅极的凹槽的半导体基板的表面上。
栅极导电层和硬掩模层形成于该栅极绝缘层上，以填充该用于栅极的凹槽。经由将该硬掩模层、栅极导电层、及栅极绝缘层图案化，具有凹陷沟道的栅极形成于该用于栅极的凹槽上及当中。
间隔层形成于该栅极的两侧壁。经由将离子注入该栅极两侧的基板中，形成源极区和漏极区。存储节点接触插塞形成于源极区上，位线接触插塞形成于漏极区上。
此后，通过依序实施一系列习知工艺，即完成具有凹陷沟道的半导体器件。
然而，在上述的习见技术中，由于施加到一存储节点的电压影响了与栅极的下部对应的沟道部分，经由一邻近器件隔离结构，降低阈值电压。阈值电压的降低会随着半导体器件的高度集成而变得更严重。因此，使得单元晶体管的阈值电压边限减小及制造成品率降低。
在此情况下，在先前技术中已揭示多种实现具有各种形状的凹陷沟道的半导体器件的方法。通过制造一具有一凹陷沟道的半导体器件，可获得增长的沟道长度。其他好处包括可降低基板的掺杂浓度及改善漏极引发能带降低(DIBL)的特性。
此后将简单叙述一习见制造具有一凹陷沟道半导体器件的方法。
在具有包含栅极形成区的有源区和器件隔离区的半导体基板中，界定该有源区的器件隔离结构形成于该器件隔离区中。掩模图案形成在形成有器件隔离结构的该半导体基板上，以暴露该有源区的栅极形成区。
通过蚀刻经由该掩模图案而暴露的基板的一部分，在该有源区的栅极形成区界定用于栅极的凹槽。在移除该掩模图案之后，一栅极绝缘层形成在包含该用于栅极的凹槽的半导体基板的表面上。
栅极导电层和硬掩模层形成于该栅极绝缘层上，以填充该用于栅极的凹槽。经由将该硬掩模层、栅极导电层、及栅极绝缘层图案化，具有凹陷沟道的栅极形成于该用于栅极的凹槽上及当中。
间隔层形成于该栅极的两侧壁。经由将离子注入该栅极两侧的基板中，形成源极区和漏极区。存储节点接触插塞形成于源极区上，位线接触插塞形成于漏极区上。
此后，通过依序实施一系列习知工艺，即完成具有凹陷沟道的半导体器件。
然而，在上述的习见技术中，由于施加到一存储节点的电压影响了与栅极的下部对应的沟道部分，经由一邻近器件隔离结构，降低阈值电压。阈值电压的降低会随着半导体器件的高度集成而变得更严重。因此，使得单元晶体管的阈值电压边限减小及制造成品率降低。
发明内容
本发明的具体实施例针对一种能确保阈值电压边限的半导体器件，及其制造方法。
本发明的另一具体实施例针对一种可增进制造成品率的半导体器件，及其制造方法。
在一方面，半导体器件可用于防止由于邻近存储节点的电压而导致的栅极的阈值电压的减少。该半导体器件包括半导体基板，该半导体基板用以界定有源区和器件隔离区，该器件隔离区界定该有源区，该有源区包含栅极区和存储节点接触区；器件隔离结构，形成在该半导体基板中以界定该有源区，并且在该器件隔离结构中具有屏蔽层；栅极，形成于该半导体基板的栅极区；及存储节点接触插塞，与指定给栅极的掺杂区电耦合；及存储节点，与该存储节点接触插塞电耦合，该存储节点被构建为与栅极共同运作以存储信息。
在一方面，揭示一种制造能防止由于邻近存储节点的电压而导致的栅极的阈值电压降低的半导体器件的方法。该方法包括：设置具有有源区和隔离区的半导体基板，该隔离区界定该有源区；在该隔离区形成器件隔离结构，该器件隔离结构包含屏蔽层和围绕该屏蔽层的介电层；在该有源区中形成栅极和第一和第二掺杂区，该第一和第二掺杂区系被指定给栅极；及在该有源区中形成存储节点，该邻近栅极的存储节点被构建为与栅极共同运作以存储信息。
在一方面，能防止由于一邻近存储节点的电压使得凹陷式栅极的阈值电压降低的半导体器件包括半导体基板，该半导体基板具有包含栅极区和存储节点接触区的有源区，并且在栅极区呈现凹陷；在半导体基板中形成的器件隔离结构，用以限定该有源区并且在其中具有屏蔽层；在半导体基板的栅极区形成的凹陷式栅极；及形成为与有源区的存储节点接触区连接的存储节点。
该器件隔离结构包括界定于半导体基板的器件隔离区中的沟槽；第一绝缘层，于该沟槽的底面和侧面形成；屏蔽层，于该第一绝缘层上形成；及形成于该屏蔽层上的第二绝缘层，用以填充该沟槽。
第一绝缘层于该沟槽的底面形成。该第一绝缘层包括具有绝佳流动性、由旋涂介电(SOD)层或旋涂式玻璃(SOG)层所构成的层，以及具有绝佳的阶梯覆盖率、由高密度等离子体(HDP)层或原子层沉积(ALD)层构成的层。
该屏蔽层由多晶硅层所构成。
该多晶硅层包括N型多晶硅层。
该屏蔽层设置于器件隔离结构的四分之一到四分之三的深度处。
该屏蔽层的厚度相应于器件隔离结构的厚度的四分之一到二分之一。
该屏蔽层与半导体基板的整个器件隔离区整合连接。
该屏蔽层被从外部施加0伏特(V)的接地电压。
在另一实施例中，一种制造能防止由于邻近存储节点的电压而导致的凹陷式栅极的阈值电压降低的半导体器件的方法，包括以下步骤：在半导体基板的器件隔离区形成具有屏蔽层的器件隔离结构，该半导体基板具有包含栅极区和存储节点接触区的有源区和器件隔离区；在栅极区形成凹陷式栅极；以及在有源区中形成与该存储节点接触区连接的存储节点。
形成该器件隔离结构的步骤包括：通过蚀刻该半导体基板的器件隔离区而界定沟槽；在该沟槽的底面和侧面形成第一绝缘层；在该第一绝缘层上形成屏蔽层；及在该屏蔽层和第一绝缘层形成第二绝缘层，以填充该沟槽。
形成该第一绝缘层的步骤包括：以旋涂式介电(SOD)法或旋涂式玻璃(SOG)法在沟槽的底面形成具有绝佳的流动性的层；及在该具有绝佳流动性的层上和该沟槽的侧面形成具有绝佳阶梯覆盖率的高密度等离子体(HDP)或原子层沉积型的层。
在形成该具有绝佳的阶梯覆盖率层的步骤后，所述制造该半导体器件的方法还包括将该具有绝佳阶梯覆盖率的层加以蚀刻，使暴露出形成在沟槽的底面上并且具有绝佳流动性的层。
形成该屏蔽层的步骤包括：在第一绝缘层上沉积该屏蔽层；及蚀刻该屏蔽层而使该屏蔽层具有不致于完全填满沟槽的厚度。
该屏蔽层由多晶硅层所构成。
该多晶硅层包括N型多晶硅层。
该屏蔽层被放置于该器件隔离结构的四分之一到四分之三的深度处。
该屏蔽层形成的厚度相应于器件隔离结构的厚度的四分之一到二分之一。
该屏蔽层形成而与半导体基板的整个器件隔离区整合连接。
由外部对该屏蔽层施加0伏特(V)的接地电压。
本发明的另一具体实施例针对一种可增进制造成品率的半导体器件，及其制造方法。
在一方面，半导体器件可用于防止由于邻近存储节点的电压而导致的栅极的阈值电压的减少。该半导体器件包括半导体基板，该半导体基板用以界定有源区和器件隔离区，该器件隔离区界定该有源区，该有源区包含栅极区和存储节点接触区；器件隔离结构，形成在该半导体基板中以界定该有源区，并且在该器件隔离结构中具有屏蔽层；栅极，形成于该半导体基板的栅极区；及存储节点接触插塞，与指定给栅极的掺杂区电耦合；及存储节点，与该存储节点接触插塞电耦合，该存储节点被构建为与栅极共同运作以存储信息。
在一方面，揭示一种制造能防止由于邻近存储节点的电压而导致的栅极的阈值电压降低的半导体器件的方法。该方法包括：设置具有有源区和隔离区的半导体基板，该隔离区界定该有源区；在该隔离区形成器件隔离结构，该器件隔离结构包含屏蔽层和围绕该屏蔽层的介电层；在该有源区中形成栅极和第一和第二掺杂区，该第一和第二掺杂区系被指定给栅极；及在该有源区中形成存储节点，该邻近栅极的存储节点被构建为与栅极共同运作以存储信息。
在一方面，能防止由于一邻近存储节点的电压使得凹陷式栅极的阈值电压降低的半导体器件包括半导体基板，该半导体基板具有包含栅极区和存储节点接触区的有源区，并且在栅极区呈现凹陷；在半导体基板中形成的器件隔离结构，用以限定该有源区并且在其中具有屏蔽层；在半导体基板的栅极区形成的凹陷式栅极；及形成为与有源区的存储节点接触区连接的存储节点。
该器件隔离结构包括界定于半导体基板的器件隔离区中的沟槽；第一绝缘层，于该沟槽的底面和侧面形成；屏蔽层，于该第一绝缘层上形成；及形成于该屏蔽层上的第二绝缘层，用以填充该沟槽。
第一绝缘层于该沟槽的底面形成。该第一绝缘层包括具有绝佳流动性、由旋涂介电(SOD)层或旋涂式玻璃(SOG)层所构成的层，以及具有绝佳的阶梯覆盖率、由高密度等离子体(HDP)层或原子层沉积(ALD)层构成的层。
该屏蔽层由多晶硅层所构成。
该多晶硅层包括N型多晶硅层。
该屏蔽层设置于器件隔离结构的四分之一到四分之三的深度处。
该屏蔽层的厚度相应于器件隔离结构的厚度的四分之一到二分之一。
该屏蔽层与半导体基板的整个器件隔离区整合连接。
该屏蔽层被从外部施加0伏特(V)的接地电压。
在另一实施例中，一种制造能防止由于邻近存储节点的电压而导致的凹陷式栅极的阈值电压降低的半导体器件的方法，包括以下步骤：在半导体基板的器件隔离区形成具有屏蔽层的器件隔离结构，该半导体基板具有包含栅极区和存储节点接触区的有源区和器件隔离区；在栅极区形成凹陷式栅极；以及在有源区中形成与该存储节点接触区连接的存储节点。
形成该器件隔离结构的步骤包括：通过蚀刻该半导体基板的器件隔离区而界定沟槽；在该沟槽的底面和侧面形成第一绝缘层；在该第一绝缘层上形成屏蔽层；及在该屏蔽层和第一绝缘层形成第二绝缘层，以填充该沟槽。
形成该第一绝缘层的步骤包括：以旋涂式介电(SOD)法或旋涂式玻璃(SOG)法在沟槽的底面形成具有绝佳的流动性的层；及在该具有绝佳流动性的层上和该沟槽的侧面形成具有绝佳阶梯覆盖率的高密度等离子体(HDP)或原子层沉积型的层。
在形成该具有绝佳的阶梯覆盖率层的步骤后，所述制造该半导体器件的方法还包括将该具有绝佳阶梯覆盖率的层加以蚀刻，使暴露出形成在沟槽的底面上并且具有绝佳流动性的层。
形成该屏蔽层的步骤包括：在第一绝缘层上沉积该屏蔽层；及蚀刻该屏蔽层而使该屏蔽层具有不致于完全填满沟槽的厚度。
该屏蔽层由多晶硅层所构成。
该多晶硅层包括N型多晶硅层。
该屏蔽层被放置于该器件隔离结构的四分之一到四分之三的深度处。
该屏蔽层形成的厚度相应于器件隔离结构的厚度的四分之一到二分之一。
该屏蔽层形成而与半导体基板的整个器件隔离区整合连接。
由外部对该屏蔽层施加0伏特(V)的接地电压。
附图说明
图1说明本发明的一具体实施例的半导体器件的平面图。
图2是沿着图1的A-A’线的剖面图。
图3A～3H是说明依本发明的一具体实施例制造一半导体器件的方法工艺的剖面图。
图4是形成于半导体器件中的一屏蔽层的平面图。
图2是沿着图1的A-A’线的剖面图。
图3A～3H是说明依本发明的一具体实施例制造一半导体器件的方法工艺的剖面图。
图4是形成于半导体器件中的一屏蔽层的平面图。
具体实施方式
在本发明的一具体实施例中，界定出有源区并且其中具有屏蔽层的器件隔离结构形成于半导体基板的器件隔离区中。该屏蔽层由N型多晶硅层构成，并且与在半导体基板的单元区的整个器件隔离结构整合连接。
通过施加0伏特(V)的接地电压到与该器件隔离结构整合相连的屏蔽层，该形成于器件隔离结构中的屏蔽层可用来阻挡在邻近单元中产生的电场。
因此，有可能通过该器件隔离结构防止邻近存储节点的电压影响邻近凹陷式栅极的沟道部分，藉此防止栅极的阈值电压边限的降低。因此，可增进半导体器件的制造成品率。
图1是说明根据本发明的一具体实施例的半导体器件的平面图。图2是沿着图1的A-A’线的剖面图。在图1中，器件隔离结构中具有屏蔽层(见图2)。
参照图2，界定有源区的器件隔离结构218具有形成于其中的屏蔽层214。该器件隔离结构218形成于包含栅极区和存储节点接触区的半导体基板200中。该屏蔽层214包括导电材料，例如多晶硅。在本具体实施例中，该栅极区呈现凹陷，但本发明亦可在没有使用凹陷式栅极的器件上实行。
凹陷式栅极226形成于半导体基板200的栅极区中，结区228形成于凹陷式栅极226的两相对侧的半导体基板200中，第一层间电介质230形成于所得基板200上，以覆盖凹陷式栅极226。
与结区228的源极区相接触的存储节点接触插塞232形成于第一层间电介质230中。第二层间电介质234形成于包含该存储节点接触插塞232的第一层间电介质230上。与该存储节点接触插塞232相接触的存储节点236形成于第二层间电介质234中。该存储节点236界定即将形成的电容器的下电极板。
器件隔离结构218包括被界定于半导体基板200的器件隔离区的沟槽T、在该沟槽T的底面和侧面形成的第一绝缘层212、在该第一绝缘层212上形成的屏蔽层214、及于该屏蔽层214上形成的用以填充沟槽T的第二绝缘层216。
第一绝缘层212由底层208和侧壁层210所组成。该底层208具有好的流动性并且于沟槽T的底面形成。该侧壁层210具有好的阶梯覆盖率，并且于沟槽T的侧面形成。底层208包括经由旋涂介电(SOD)法或旋涂式玻璃(SOG)法而形成的层(以下将底层208称作“旋涂介电(SOD)层”或旋涂式玻璃(SOG)层)。该具有好的阶梯覆盖率的层210包括经由高密度等离子体(HDP)沉积法或原子层沉积(ALD)法形成的层(以下将层210称作高密度等离子体(HDP)或“原子层沉积(ALD)层”)。第二绝缘层216由高密度等离子体(HDP)层、旋涂介电(SOD)层和旋涂式玻璃(SOG)层中任何一个构成。
在本具体实施例中，屏蔽层214由多晶硅层且优选由N型多晶硅层所构成。在不同的具体实施例中可使用另一种导电材料，例如钨。该屏蔽层214被放置于器件隔离结构218的四分之一到四分之三的深度处，其厚度相应于器件隔离结构218的厚度的四分之一到二分之一。在本具体实施例中，屏蔽层214形成而与半导体基板200的整个器件隔离区整合连接。
在上述根据本具体实施例的半导体器件中，藉由施加0伏特(V)的接地电压到形成于器件隔离结构218中的屏蔽层214，有可能防止邻近于器件隔离结构218的存储节点236的电压影响凹陷式栅极226的沟道部分。
因此，在本具体实施例，有可能防止凹陷式栅极226的阈值电压降低，因此防止该凹陷式栅极226的阈值电压边限的减少。藉此，可增进半导体器件的制造成品率。
在图2中，参考标记H表示凹槽。参考标记220、222、及224分别表示栅极绝缘层、栅极导电层及硬掩模层。
图3A～3H是说明根据本发明的一具体实施例制造一半导体器件的方法工艺的剖面图。
参照图3A，硬掩模306形成于具有有源区和器件隔离区的半导体基板300上，该有源区包含栅极形成区和存储节点接触区以暴露该器件隔离区。该硬掩模306包含垫氧化物层302和垫氮化物层304。通过蚀刻经由硬掩模306暴露的半导体基板300的一部分，在器件隔离区中界定沟槽T。
参照图3B，在具有好的流动性的层308被沉积于界定出沟槽T的所得基板300之后，该层308受到蚀刻，使得层308只保留在沟槽T的底面。该层308可使用旋涂介电(SOD)法或旋涂式玻璃(SOG)法而形成，即可以为旋涂介电(SOD)层或旋涂式玻璃(SOG)层。
参照图3C，具有好的阶梯覆盖率的层310形成于包含层308的基板300的整个表面上。该层310可使用高密度等离子体(HDP)法或原子层沉积(ALD)法而形成，即可为高密度等离子体(HDP)层或原子层沉积(ALD)层。该层310受到蚀刻，例如非等向性的蚀刻，以暴露出形成在沟槽T的底面的层308。第一绝缘层312在沟槽T的底面和侧面形成，并且由具有好的流动性的层308和具有好的阶梯覆盖率的层310所构成。
第一绝缘层312形成，使得之后形成的屏蔽层314可被放置于沟槽T的中间。虽然在本具体实施例中，第一绝缘层312通过使用两种不同的沉积法而形成，在另一具体实施例中，可藉由使用一种沉积法而形成。
参照图3D，将一多晶硅层，较佳情况下为一N型多晶硅层，沉积于由层308和层310组成的第一绝缘层312，以填充该沟槽T。藉由选择性地蚀刻该多晶硅层，在沟槽T的中间，例如沟槽T的四分之一到四分之三之间，形成屏蔽层314。在本具体实施例中，该屏蔽层314的厚度相应于沟槽T的厚度的四分之一到二分之一，并且与半导体基板300的整个器件隔离区整合连接。
图4是根据具体实施例形成于该半导体器件中的一屏蔽层的平面图。将该半导体器件去层次而显示出该屏蔽层。由图可见，该屏蔽层314形成而与半导体基板300的整个器件隔离区整合相连。因此，藉由施加0伏特(V)的接地电压到屏蔽层314，即有可能防止邻近存储节点的电压影响凹陷式栅极的沟道部分。
参照图3E，第二绝缘层316在形成有屏蔽层314的所得半导体基板300上形成，以填充该沟槽T。第二绝缘层316由高密度等离子体(HDP)层、旋涂介电(SOD)层或旋涂式玻璃(SOG)层中任何一个所构成。在将第一绝缘层312和第二绝缘层316平面化直到暴露出硬掩模306之后，经由移除该硬掩模306，即完成界定出有源区并且具有形成在其中的屏蔽层314的器件隔离结构318。
参照图3F，通过使半导体基板300的有源区的栅极形成区凹陷而界定出用于栅极的凹槽H之后，由栅极绝缘层320、栅极导电层322及硬掩模层324所构成的凹陷式栅极326形成于凹槽H中及其上。结区328例如源极区和漏极区通过离子注入工艺形成在基板300的凹陷式栅极326的相对面。
参照图3G，一第一层间电介质330被沉积于包含凹陷式栅极326和结区328的基板300的整个表面，以覆盖该凹陷式栅极326。与结区328的源极区相接触的存储节点接触插塞332形成于第一层间电介质330中。
参照图3H，在形成有存储节点接触插塞332的第一层间电介质330上形成第二层间电介质334之后，通过蚀刻该第二层间电介质334，即界定接触孔(未显示于图中)以暴露该存储节点接触插塞332。通过在该接触孔的表面沉积导电层，即形成与该存储节点接触插塞332接触的存储节点336。
之后，虽然图中未显示，通过依序实施一系列的习知的工艺，即可完成根据本发明的半导体器件。
由上述说明可知，在本发明中，由于由多晶硅层所构成的屏蔽层在器件隔离结构中形成，有可能防止由临近该器件隔离结构的存储节点电压导致的凹陷式栅极的阈值电压减少，而且藉此有可能防止凹陷式栅极的阈值电压边限的减少。
因此，通过施加0伏特(V)的接地电压到一与半导体基板的器件隔离结构整合连接的屏蔽层，由于有可能减少邻近存储节点的电压对凹陷式栅极的影响，因此可防止凹陷式栅极的阈值电压降低，藉此可确保阈值电压边限。
因此，在本发明中，可无噪声地操作一单元而不受到邻近存储节点的电压的影响，由于不会受到邻近存储节点的场效应而可维持一恒定阈值电压水平，因此可增进半导体器件的制造成品率。
虽然本发明较佳具体实施例主要作为说明之用，那些熟悉本技术的人将察觉到各种修改、增加及替换，而没有偏离所附权利要求限定的范围和精神，均有其可能性。
本申请案要求于2007年5月22日提出申请的韩国专利申请第10-2007-0049656号的优先权，该申请的全部内容已合并于本说明中作为参考。
通过施加0伏特(V)的接地电压到与该器件隔离结构整合相连的屏蔽层，该形成于器件隔离结构中的屏蔽层可用来阻挡在邻近单元中产生的电场。
因此，有可能通过该器件隔离结构防止邻近存储节点的电压影响邻近凹陷式栅极的沟道部分，藉此防止栅极的阈值电压边限的降低。因此，可增进半导体器件的制造成品率。
图1是说明根据本发明的一具体实施例的半导体器件的平面图。图2是沿着图1的A-A’线的剖面图。在图1中，器件隔离结构中具有屏蔽层(见图2)。
参照图2，界定有源区的器件隔离结构218具有形成于其中的屏蔽层214。该器件隔离结构218形成于包含栅极区和存储节点接触区的半导体基板200中。该屏蔽层214包括导电材料，例如多晶硅。在本具体实施例中，该栅极区呈现凹陷，但本发明亦可在没有使用凹陷式栅极的器件上实行。
凹陷式栅极226形成于半导体基板200的栅极区中，结区228形成于凹陷式栅极226的两相对侧的半导体基板200中，第一层间电介质230形成于所得基板200上，以覆盖凹陷式栅极226。
与结区228的源极区相接触的存储节点接触插塞232形成于第一层间电介质230中。第二层间电介质234形成于包含该存储节点接触插塞232的第一层间电介质230上。与该存储节点接触插塞232相接触的存储节点236形成于第二层间电介质234中。该存储节点236界定即将形成的电容器的下电极板。
器件隔离结构218包括被界定于半导体基板200的器件隔离区的沟槽T、在该沟槽T的底面和侧面形成的第一绝缘层212、在该第一绝缘层212上形成的屏蔽层214、及于该屏蔽层214上形成的用以填充沟槽T的第二绝缘层216。
第一绝缘层212由底层208和侧壁层210所组成。该底层208具有好的流动性并且于沟槽T的底面形成。该侧壁层210具有好的阶梯覆盖率，并且于沟槽T的侧面形成。底层208包括经由旋涂介电(SOD)法或旋涂式玻璃(SOG)法而形成的层(以下将底层208称作“旋涂介电(SOD)层”或旋涂式玻璃(SOG)层)。该具有好的阶梯覆盖率的层210包括经由高密度等离子体(HDP)沉积法或原子层沉积(ALD)法形成的层(以下将层210称作高密度等离子体(HDP)或“原子层沉积(ALD)层”)。第二绝缘层216由高密度等离子体(HDP)层、旋涂介电(SOD)层和旋涂式玻璃(SOG)层中任何一个构成。
在本具体实施例中，屏蔽层214由多晶硅层且优选由N型多晶硅层所构成。在不同的具体实施例中可使用另一种导电材料，例如钨。该屏蔽层214被放置于器件隔离结构218的四分之一到四分之三的深度处，其厚度相应于器件隔离结构218的厚度的四分之一到二分之一。在本具体实施例中，屏蔽层214形成而与半导体基板200的整个器件隔离区整合连接。
在上述根据本具体实施例的半导体器件中，藉由施加0伏特(V)的接地电压到形成于器件隔离结构218中的屏蔽层214，有可能防止邻近于器件隔离结构218的存储节点236的电压影响凹陷式栅极226的沟道部分。
因此，在本具体实施例，有可能防止凹陷式栅极226的阈值电压降低，因此防止该凹陷式栅极226的阈值电压边限的减少。藉此，可增进半导体器件的制造成品率。
在图2中，参考标记H表示凹槽。参考标记220、222、及224分别表示栅极绝缘层、栅极导电层及硬掩模层。
图3A～3H是说明根据本发明的一具体实施例制造一半导体器件的方法工艺的剖面图。
参照图3A，硬掩模306形成于具有有源区和器件隔离区的半导体基板300上，该有源区包含栅极形成区和存储节点接触区以暴露该器件隔离区。该硬掩模306包含垫氧化物层302和垫氮化物层304。通过蚀刻经由硬掩模306暴露的半导体基板300的一部分，在器件隔离区中界定沟槽T。
参照图3B，在具有好的流动性的层308被沉积于界定出沟槽T的所得基板300之后，该层308受到蚀刻，使得层308只保留在沟槽T的底面。该层308可使用旋涂介电(SOD)法或旋涂式玻璃(SOG)法而形成，即可以为旋涂介电(SOD)层或旋涂式玻璃(SOG)层。
参照图3C，具有好的阶梯覆盖率的层310形成于包含层308的基板300的整个表面上。该层310可使用高密度等离子体(HDP)法或原子层沉积(ALD)法而形成，即可为高密度等离子体(HDP)层或原子层沉积(ALD)层。该层310受到蚀刻，例如非等向性的蚀刻，以暴露出形成在沟槽T的底面的层308。第一绝缘层312在沟槽T的底面和侧面形成，并且由具有好的流动性的层308和具有好的阶梯覆盖率的层310所构成。
第一绝缘层312形成，使得之后形成的屏蔽层314可被放置于沟槽T的中间。虽然在本具体实施例中，第一绝缘层312通过使用两种不同的沉积法而形成，在另一具体实施例中，可藉由使用一种沉积法而形成。
参照图3D，将一多晶硅层，较佳情况下为一N型多晶硅层，沉积于由层308和层310组成的第一绝缘层312，以填充该沟槽T。藉由选择性地蚀刻该多晶硅层，在沟槽T的中间，例如沟槽T的四分之一到四分之三之间，形成屏蔽层314。在本具体实施例中，该屏蔽层314的厚度相应于沟槽T的厚度的四分之一到二分之一，并且与半导体基板300的整个器件隔离区整合连接。
图4是根据具体实施例形成于该半导体器件中的一屏蔽层的平面图。将该半导体器件去层次而显示出该屏蔽层。由图可见，该屏蔽层314形成而与半导体基板300的整个器件隔离区整合相连。因此，藉由施加0伏特(V)的接地电压到屏蔽层314，即有可能防止邻近存储节点的电压影响凹陷式栅极的沟道部分。
参照图3E，第二绝缘层316在形成有屏蔽层314的所得半导体基板300上形成，以填充该沟槽T。第二绝缘层316由高密度等离子体(HDP)层、旋涂介电(SOD)层或旋涂式玻璃(SOG)层中任何一个所构成。在将第一绝缘层312和第二绝缘层316平面化直到暴露出硬掩模306之后，经由移除该硬掩模306，即完成界定出有源区并且具有形成在其中的屏蔽层314的器件隔离结构318。
参照图3F，通过使半导体基板300的有源区的栅极形成区凹陷而界定出用于栅极的凹槽H之后，由栅极绝缘层320、栅极导电层322及硬掩模层324所构成的凹陷式栅极326形成于凹槽H中及其上。结区328例如源极区和漏极区通过离子注入工艺形成在基板300的凹陷式栅极326的相对面。
参照图3G，一第一层间电介质330被沉积于包含凹陷式栅极326和结区328的基板300的整个表面，以覆盖该凹陷式栅极326。与结区328的源极区相接触的存储节点接触插塞332形成于第一层间电介质330中。
参照图3H，在形成有存储节点接触插塞332的第一层间电介质330上形成第二层间电介质334之后，通过蚀刻该第二层间电介质334，即界定接触孔(未显示于图中)以暴露该存储节点接触插塞332。通过在该接触孔的表面沉积导电层，即形成与该存储节点接触插塞332接触的存储节点336。
之后，虽然图中未显示，通过依序实施一系列的习知的工艺，即可完成根据本发明的半导体器件。
由上述说明可知，在本发明中，由于由多晶硅层所构成的屏蔽层在器件隔离结构中形成，有可能防止由临近该器件隔离结构的存储节点电压导致的凹陷式栅极的阈值电压减少，而且藉此有可能防止凹陷式栅极的阈值电压边限的减少。
因此，通过施加0伏特(V)的接地电压到一与半导体基板的器件隔离结构整合连接的屏蔽层，由于有可能减少邻近存储节点的电压对凹陷式栅极的影响，因此可防止凹陷式栅极的阈值电压降低，藉此可确保阈值电压边限。
因此，在本发明中，可无噪声地操作一单元而不受到邻近存储节点的电压的影响，由于不会受到邻近存储节点的场效应而可维持一恒定阈值电压水平，因此可增进半导体器件的制造成品率。
虽然本发明较佳具体实施例主要作为说明之用，那些熟悉本技术的人将察觉到各种修改、增加及替换，而没有偏离所附权利要求限定的范围和精神，均有其可能性。
本申请案要求于2007年5月22日提出申请的韩国专利申请第10-2007-0049656号的优先权，该申请的全部内容已合并于本说明中作为参考。