DDRIISDRAM与DDRIIISDRAM的共用模组转让专利
申请号 : CN200710109998.9
文献号 : CN101315616B
文献日 : 2010-09-22
发明人 : 陈金辉 , 林火元
申请人 : 技嘉科技股份有限公司
摘要 :
一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、终端电路卡、第一插槽、以及第二插槽。第一总线传送复数个信号。终端电路卡具有复数个终端电阻。第一插槽配置在该共用模组上且耦接第一总线，用以安装DDRII SDRAM。第二插槽配置在该共用模组上且耦接第一总线，用以安装DDRIII SDRAM或终端电路卡。其中，当DDRII SDRAM安装在第一插槽上时该终端电路卡安装在第二插槽上。利用本DDRII SDRAM与DDRIII SDRAM的共用模组，使用者可以无需更换主机板而交替使用DDRIISDRAM与DDRIII SDRAM。
权利要求 :
1.一种DDRII SDRAM与DDRIII SDRAM的共用模组，适用于一电脑系统，其特征在于，该共用模组包括：一第一总线，用于传送复数个信号；
一终端电路卡，具有复数个终端电阻；
一第一插槽，配置在该共用模组上，且耦接该第一总线，用以安装DDRIISDRAM；以及一第二插槽，配置在该共用模组上，且耦接该第一总线，用以安装DDRIIISDRAM或该终端电路卡；
其中，当DDRII SDRAM安装在该第一插槽上时该终端电路卡安装在该第二插槽上；
其中，该复数个信号包括复数个数据信号、复数个地址信号、以及复数个控制信号，且该复数个终端电阻包括复数个第一终端电阻与复数个第二终端电阻，该复数个第一终端电阻与该复数个地址信号相匹配，该复数个第二终端电阻与该复数个控制信号相匹配。
2.如权利要求1所述的DDRII SDRAM与DDRIII SDRAM的共用模组，其特征在于，还包括一第三插槽，配置在该共用模组上，用以安装该电脑系统的一主控制器，其中，该主控制器提供该复数个信号至该第一总线。
3.如权利要求2所述的DDRII SDRAM与DDRIII SDRAM的共用模组，其特征在于，还包括一芯片组，耦接该主控制器，用以将该复数个信号转送至该第一总线。
4.如权利要求1所述的DDRII SDRAM与DDRIII SDRAM的共用模组，其特征在于，该复数个终端电阻对应该第一总线。
5.一种DDRII SDRAM与DDRIII SDRAM的共用模组，适用于一电脑系统，其特征在于，该共用模组包括：一第一总线，用以传送复数个信号；
一第一插槽，配置在该共用模组上，且耦接该第一总线，用以在一第一模式下安装DDRII SDRAM；
一第二插槽，配置在该共用模组上，且耦接该第一总线，用以在一第二模式下安装DDRIII SDRAM；
复数个终端电阻；以及
复数个开关，对应耦接该复数个终端电阻与该第一总线之间；
其中，在该第一模式时，该复数个开关导通，将该复数个终端电阻对应耦接至该第一总线；在该第二模式时，将DDRII SDRAM自第一插槽中移除，该复数个开关关闭；
其中，该复数个信号包括复数个数据信号、复数个地址信号、以及复数个控制信号，且复数个终端电阻包括复数个第一终端电阻与复数个第二终端电阻，该复数个第一终端电阻与该复数个地址信号相匹配，该复数个第二终端电阻与该复数个控制信号相匹配。
6.如权利要求5所述的DDRII SDRAM与DDRIII SDRAM的共用模组，其特征在于，还包括一第三插槽，配置在该共用模组上，用以安装该电脑系统的一主控制器，其中，该主控制器提供该复数个信号至该第一总线。
7.如权利要求6所述的DDRII SDRAM与DDRIII SDRAM的共用模组，其特征在于，还包括一芯片组，耦接该主控制器，用以将该复数个信号转送至该第一总线。
说明书 :
技术领域
本发明涉及一种内存共用模组，更具体的是有关于一种双倍数据传输率II的同步动态随机存取内存(DDRII SDRAM)与双倍数据传输率III的同步动态随机存取内存(DDRIII SDRAM)的共用模组。
背景技术
随着高传输率与低功率消耗的需求增加，近来发展出DDRIII SDRAM。此外，DDRIII SDRAM的电压从1.8V下降到了1.5V，这意味着内存芯片功耗的降低，以延长应用装置，例如电脑和手机的续航时间。此外，在芯片封装、引脚和信号方面，DDRIII也有了全面的技术改进。
图1为现有技术中DDRII SDRAM的主机板结构示意图。在图1中，DDRIISDRAM11配置在主机板1的DDRII插槽上。主控制器10传送数据信号DATA、地址信号ADD、以及控制信号CMD至DDRII SDRAM11。其中，主控制器10可以是英特尔(Intel)的北桥芯片组或是超微(AMD)的中央处理单元。参阅图1，地址信号ADD以及控制信号CMD所需的终端电阻RADD及RCMD均配置在主机板1上；而数据信号DATA所需的终端电阻RDATA则配置于DDRII SDRAM11内。
图2为现有技术中DDRIII SDRAM的主机板结构示意图。在图2中，DDRIIISDRAM21配置在主机板2的DDRIII插槽上。主控制器20传送数据信号DATA、地址信号ADD、以及控制信号CMD至DDRIII SDRAM21。其中，主控制器20可以是Intel的北桥芯片组或是AMD的中央处理单元。参阅图2，数据信号DATA、地址信号ADD、以及控制信号CMD所需的终端电阻RDATA、RADD、及RCMD皆是配置在DDRIII SDRAM21内。与图1的DDRII SDRAM的主机板1比较起来，地址信号ADD及控制信号CMD所需的终端电阻RADD及RCMD从主机板上移出，配置在DDRIII SDRAM21内部。
如上所述，DDRII SDRAM与DDRIII SDRAM的规格不同，而，现有技术中同一主机板不能兼容DDRII SDRAM与DDRIII SDRAM，因此，当使用者想交替使用DDRII SDRAM与DDRIII SDRAM时，需更换两种不同规格的主机板。
图1为现有技术中DDRII SDRAM的主机板结构示意图。在图1中，DDRIISDRAM11配置在主机板1的DDRII插槽上。主控制器10传送数据信号DATA、地址信号ADD、以及控制信号CMD至DDRII SDRAM11。其中，主控制器10可以是英特尔(Intel)的北桥芯片组或是超微(AMD)的中央处理单元。参阅图1，地址信号ADD以及控制信号CMD所需的终端电阻RADD及RCMD均配置在主机板1上；而数据信号DATA所需的终端电阻RDATA则配置于DDRII SDRAM11内。
图2为现有技术中DDRIII SDRAM的主机板结构示意图。在图2中，DDRIIISDRAM21配置在主机板2的DDRIII插槽上。主控制器20传送数据信号DATA、地址信号ADD、以及控制信号CMD至DDRIII SDRAM21。其中，主控制器20可以是Intel的北桥芯片组或是AMD的中央处理单元。参阅图2，数据信号DATA、地址信号ADD、以及控制信号CMD所需的终端电阻RDATA、RADD、及RCMD皆是配置在DDRIII SDRAM21内。与图1的DDRII SDRAM的主机板1比较起来，地址信号ADD及控制信号CMD所需的终端电阻RADD及RCMD从主机板上移出，配置在DDRIII SDRAM21内部。
如上所述，DDRII SDRAM与DDRIII SDRAM的规格不同，而，现有技术中同一主机板不能兼容DDRII SDRAM与DDRIII SDRAM，因此，当使用者想交替使用DDRII SDRAM与DDRIII SDRAM时，需更换两种不同规格的主机板。
发明内容
因此，为了解决同一主机板不能兼容DDRII与DDRIII的问题，本发明提供一种DDRII SDRAM与DDRIII SDRAM的共用模组，让使用者无需更换主机板就可选择性地使用DDRII SDRAM或DDRIII SDRAM。
本发明提供一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、终端电路卡、第一插槽、以及第二插槽。第一总线传送复数个信号。终端电路卡具有复数个终端电阻。第一插槽配置在共用模组上且耦接第一总线，用以安装DDRII SDRAM。第二插槽配置在共用模组上且耦接第一总线，用以安装DDRIII SDRAM或终端电路卡。其中，当DDRII SDRAM安装在第一插槽上时终端电路卡安装在第二插槽上。
本发明还提供一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、第一插槽、第二插槽、复数个终端电阻、以及复数个开关。第一总线传送复数个信号。第一插槽配置在共用模组上且耦接第一总线，用以在第一模式下安装DDRII SDRAM。第二插槽配置在共用模组上且耦接第一总线，用以在第二模式下安装DDRIII SDRAM。复数个开关对应耦接在复数个终端电阻与第一总线之间。于第一模式时，复数个开关导通，将复数个终端电阻对应耦接至第一总线。于第二模式时，将DDRII SDRAM自第一插槽中移除，复数个开关关闭。
本发明还提供一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、第一插槽、第二插槽、以及复数个终端电阻。第一总线传送复数个信号。第一插槽配置在共用模组上且耦接第一总线，用以安装DDRII SDRAM。第二插槽配置在共用模组上且耦接第一总线，用以安装DDRIII SDRAM。复数个终端电阻则对应耦接第一总线。其中，在第一模式下，DDRII SDRAM安装于该第一插槽；在一第二模式下，该DDRII SDRAM从该第一插槽移除，且该DDRIIISDRAM安装于该第二插槽。
利用本发明的DDRII SDRAM与DDRIII SDRAM的共用模组，可达到同一主机板兼容DDRII SDRAM和DDRIII SDRAM的效果，因此，使用者无需更换主机板就可交替使用DDRII SDRAM或DDRIII SDRAM。
本发明提供一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、终端电路卡、第一插槽、以及第二插槽。第一总线传送复数个信号。终端电路卡具有复数个终端电阻。第一插槽配置在共用模组上且耦接第一总线，用以安装DDRII SDRAM。第二插槽配置在共用模组上且耦接第一总线，用以安装DDRIII SDRAM或终端电路卡。其中，当DDRII SDRAM安装在第一插槽上时终端电路卡安装在第二插槽上。
本发明还提供一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、第一插槽、第二插槽、复数个终端电阻、以及复数个开关。第一总线传送复数个信号。第一插槽配置在共用模组上且耦接第一总线，用以在第一模式下安装DDRII SDRAM。第二插槽配置在共用模组上且耦接第一总线，用以在第二模式下安装DDRIII SDRAM。复数个开关对应耦接在复数个终端电阻与第一总线之间。于第一模式时，复数个开关导通，将复数个终端电阻对应耦接至第一总线。于第二模式时，将DDRII SDRAM自第一插槽中移除，复数个开关关闭。
本发明还提供一种DDRII SDRAM与DDRIII SDRAM的共用模组，便于电脑系统主机板兼容DDRII SDRAM与DDRIII SDRAM。该共用模组包括第一总线、第一插槽、第二插槽、以及复数个终端电阻。第一总线传送复数个信号。第一插槽配置在共用模组上且耦接第一总线，用以安装DDRII SDRAM。第二插槽配置在共用模组上且耦接第一总线，用以安装DDRIII SDRAM。复数个终端电阻则对应耦接第一总线。其中，在第一模式下，DDRII SDRAM安装于该第一插槽；在一第二模式下，该DDRII SDRAM从该第一插槽移除，且该DDRIIISDRAM安装于该第二插槽。
利用本发明的DDRII SDRAM与DDRIII SDRAM的共用模组，可达到同一主机板兼容DDRII SDRAM和DDRIII SDRAM的效果，因此，使用者无需更换主机板就可交替使用DDRII SDRAM或DDRIII SDRAM。
附图说明
图1为现有技术中DDRII SDRAM的主机板结构示意图；
图2为现有技术中DDRIII SDRAM的主机板结构示意图；
图3a及3b为本发明第一实施例的DDRII SDRAM与DDRIII SDRAM的共用模组的结构示意图；
图4a为根据第一实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图；
图4b为根据第一实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组的终端电阻卡示意图；
图5为根据第一实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图；
图6a及6b为本发明第二实施例的DDRII SDRAM与DDRIII SDRAM的共用模组的结构示意图；
图7为根据第二实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图；
图8为根据第二实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图；
图9a及9b为本发明第三实施例的DDRII SDRAM与DDRIII SDRAM的共用模组；
图10为根据第三实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图；
图11为根据第三实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图。
图2为现有技术中DDRIII SDRAM的主机板结构示意图；
图3a及3b为本发明第一实施例的DDRII SDRAM与DDRIII SDRAM的共用模组的结构示意图；
图4a为根据第一实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图；
图4b为根据第一实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组的终端电阻卡示意图；
图5为根据第一实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图；
图6a及6b为本发明第二实施例的DDRII SDRAM与DDRIII SDRAM的共用模组的结构示意图；
图7为根据第二实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图；
图8为根据第二实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图；
图9a及9b为本发明第三实施例的DDRII SDRAM与DDRIII SDRAM的共用模组；
图10为根据第三实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图；
图11为根据第三实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文将配合附图对其实施例作详细说明。
第一实施例：
图3a为为本发明第一实施例的DDRII SDRAM与DDRIII SDRAM的共用模组的结构示意图。参阅图3a，共用模组3包括第一总线30、至少一第一插槽31、第二插槽32、第三插槽33、以及终端电路卡34。这里需注意，终端电路卡34并非固定于图3a中的位置，仅表示其包含于共用模组3。第一至第三插槽31-33配置在共用模组3上，且耦接第一总线30。电脑系统的主控制器35安装在第三插槽33上。在一些实施例中，主控制器35输出复数个信号至第一总线30，且在实际应用中，主控制器35可以用AMD的中央处理单元来实现。在另一些实施例中，参阅图3b，共用模组3还包括芯片组36，其耦接主控制器35，将来自主控制器35的复数个信号转送至第一总线30。根据图3b的实施例，在实际的应用中，主控制器35可以Intel的中央处理单元来实现，而芯片组36则以北桥芯片组来实现。主控制器35提供至第一总线30的复数个信号包括复数个数据信号、复数个地址信号、以及复数个控制信号。在下面的说明中，将以数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2为例。
共用模组3具有两种模式，一种是支持DDRII SDRAM的模式(下面称第一模式)；另一种则是支持DDRIII SDRAM的模式(下面称第二模式)。
图4a为本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图。参阅图4a，在第一模式下，DDRII SDRAM40安装在第一插槽31上，且终端电路卡34安装在第二插槽32上。参阅图4b，终端电路卡34具有复数个终端电阻R，且这些终端电阻R与地址信号A0-A2以及控制信号C0-C2阻抗匹配。举例来说，复数个第一终端电阻RA0-RA2分别与地址信号A0-A2阻抗匹配，且复数个第二终端电阻RC0-RC2分别与控制信号C0-C2阻抗匹配。与数据信号D0-D2阻抗匹配的终端电阻则内置在DDRII SDRAM40中。当终端电路卡34安装在第二插槽32上时，复数个第一终端电阻RA0-RA2及复数个第二终端电阻RC0-RC2则对应耦接第一总线30，使得复数个第一终端电阻RA0-RA2分别耦合地址信号A0-A2，且复数个第二终端电阻RC0-RC2分别耦合控制信号C0-C2。
图5为根据第一实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图。参阅图5，在第二模式下，将DDRII SDRAM40自第一插槽31移除，且将终端电路卡34自第二插槽32移除，而将DDRIIISDRAM50安装在第二插槽32上。由于根据DDRIII SDRAM的规格，DDRIIISDRAM50内置数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2所需的终端电阻，因此不再需要安装终端电路卡34。
根据本发明的第一实施例，如上所述，当使用者想交替使用DDRII SDRAM与DDRIII SDRAM时，在同一主机板上，可选择性地在共用模组上安装DDRIISDRAM40与终端电路卡34的组合或DDRIII SDRAM50，因此，使用者不需换两种不同规格的主机板。
在第一实施例中，是以一个第一插槽31为例。然而，根据应用所需，共用模组3可包括复数个串接的第一插槽31。当在第一模式时，每一第一插槽安装一个DDRII SDRAM。
第二实施例：
图6a为本发明第二实施例的DDRII SDRAM与DDRIII SDRAM的共用模组的结构示意图。参阅图6a，共用模组6包括第一总线60、至少一第一插槽61、第二插槽62、第三插槽63、复数个终端电阻R、复数个开关SW、以及开关控制器64，其中第一至第三插槽61-63配置在共用模组6上，且耦接第一总线60。电脑系统的主控制器65安装在第三插槽63上。复数个开关SW耦接于复数个终端电阻R与第一总线60之间。
在一些实施例中，主控制器65输出复数个信号至第一总线60，且在实际应用上，主控制器65可以用AMD的中央处理单元来实现。在另一些实施例中，参阅图6b，共用模组6还包括芯片组66，其耦接主控制器65，将来自主控制器65的复数个信号转送至第一总线60。根据图6b的实施例，在实际的应用上，主控制器65可以Intel的中央处理单元来实现，而芯片组66则以北桥芯片组来实现。
主控制器65提供至第一总线60的复数个信号包括复数个数据信号、复数个地址信号、以及复数个控制信号。在下面的说明中，将以数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2为例。
复数个终端电阻R与地址信号A0-A2及控制信号C0-C2阻抗匹配。举例来说，复数个第一终端电阻RA0-RA2分别与地址信号A0-A2阻抗匹配，且复数个第二终端电阻RC0-RC2分别与控制信号C0-C2阻抗匹配。复数个开关SW包括开关SWA0-SWA2以及开关SWC0-SWC2。开关SWA0-SWA2分别耦接于复数个第一终端电阻RA0-RA2与地址信号A0-A2之间，且开关SWC0-SWC2分别耦接于复数个第二终端电阻RC0-RC2与控制信号C0-C2之间。
共用模组6具有两种模式，一种是支持DDRII SDRAM的模式(以下称第一模式)；另一种则是支持DDRIII SDRAM的模式(以下称第二模式)。
图7为本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图。参阅图7，共用模组6在第一模式下，DDRII SDRAM70安装在第一插槽61上，且开关控制器64导通开关SWA0-SWA2以及开关SWC0-SWC2，使得复数个第一终端电阻RA0-RA2以及复数个第二终端电阻RC0-RC2对应耦接第一总线。因此，复数个第一终端电阻RA0-RA2分别耦合地址信号A0-A2，且复数个第二终端电阻RC0-RC2分别耦合控制信号C0-C2。此外，与数据信号D0-D2阻抗匹配的终端电阻则内置在DDRII SDRAM70中。
图8为本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图。参阅图8，共用模组6在第二模式下，将DDRII SDRAM70自第一插槽61移除，且将DDRIII SDRAM80安装在第二插槽62上。此外，开关控制器64关闭开关SWA0-SWA2以及开关SWC0-SWC2。由于根据DDRIIISDRAM的规格，DDRIII SDRAM80内置数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2所需的终端电阻，因此不再需要将开关SWA0-SWA2以及开关SWC0-SWC2耦接于第一总线61。
根据本发明的第二实施例，如上所述，当使用者欲交替使用DDRII SDRAM与DDRIII SDRAM时，在同一主机板上，可选择性导通或关闭共用模组的复数个终端电阻R与第一总线61间的复数个开关SW，因此，使用者不需换两种不同规格的主机板。
在第二实施例中，是以一个第一插槽61为例。然而，根据应用所需，共用模组6可包括复数个串接的第一插槽61。当在第一模式时，每一第一插槽安装一个DDRII SDRAM。
第三实施例：
图9a为本发明第三实施例的DDRII SDRAM与DDRIII SDRAM共用模组。参阅图9a，共用模组9包括第一总线90、至少一第一插槽91、第二插槽92、第三插槽93、以及复数个终端电阻R。其中，第一至第三插槽91-93配置在共用模组9上，且耦接第一总线90。电脑系统的主控制器94安装在第三插槽93上。复数个终端电阻R对应耦接第一总线90。
在一些实施例中，主控制器94输出复数个信号至第一总线90，且在实际应用上，主控制器94可以AMD的中央处理单元来实现。在另一些实施例中，参阅图9b，共用模组9还包括芯片组95，其耦接主控制器94，将来自主控制器94的复数个信号转送至第一总线90。根据图9b的实施例，在实际的应用上，主控制器94可以Intel的中央处理单元来实现，而芯片组95则以北桥芯片组来实现。
主控制器94提供至第一总线90的复数个信号包括复数个数据信号、复数个地址信号、以及复数个控制信号。在下列的说明中，将以数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2为例。
复数个终端电阻R对应耦接第一总线90，且与地址信号A0-A2及控制信号C0-C2耦合。举例来说，复数个第一终端电阻RA0-RA2分别耦合地址信号A0-A2，且复数个第二终端电阻RC0-RC2分别耦合控制信号C0-C2。
共用模组90具有两种模式，一种是支持DDRII SDRAM的模式(以下称第一模式)；另一种则是支持DDRIII SDRAM的模式(以下称第二模式)。
图10为表示在第一模式下DDRII SDRAM与DDRIII SDRAM的共用模组9的结构示意图。参阅图10，在第一模式下，DDRII SDRAM100安装在第一插槽91。与数据信号D0-D2阻抗匹配的终端电阻则内置在DDRII SDRAM100中。因此，数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2皆具有对应的终端电阻。
图11为表示在第二模式下DDRII SDRAM与DDRIII SDRAM的共用模组9的结构示意图。参阅图11，在第二模式下，将DDRII DRAM100自第一插槽91移除，且将DDRIII SDRAM110安装在第二插槽92上。
在本发明的第三实施例中，每一终端电阻R介于0欧姆至100K欧姆之间。在一些实施例中，每一终端电阻R介于10欧姆至100K欧姆之间。
根据本发明的第三实施例，如上所述，当使用者想交替使用DDRII SDRAM与DDRIII SDRAM时，仅需在同一主板上，在共用模组上选择性地安装DDRIISDRAM100与DDRIII SDRAM110，因此，使用者不需换两种不同规格的主板。在第三实施例中，以一个第一插槽91为例。然而，根据应用所需，共用模组9可包括复数个串接的第一插槽91。当在第一模式时，每一第一插槽安装一个DDRII SDRAM。
第一实施例：
图3a为为本发明第一实施例的DDRII SDRAM与DDRIII SDRAM的共用模组的结构示意图。参阅图3a，共用模组3包括第一总线30、至少一第一插槽31、第二插槽32、第三插槽33、以及终端电路卡34。这里需注意，终端电路卡34并非固定于图3a中的位置，仅表示其包含于共用模组3。第一至第三插槽31-33配置在共用模组3上，且耦接第一总线30。电脑系统的主控制器35安装在第三插槽33上。在一些实施例中，主控制器35输出复数个信号至第一总线30，且在实际应用中，主控制器35可以用AMD的中央处理单元来实现。在另一些实施例中，参阅图3b，共用模组3还包括芯片组36，其耦接主控制器35，将来自主控制器35的复数个信号转送至第一总线30。根据图3b的实施例，在实际的应用中，主控制器35可以Intel的中央处理单元来实现，而芯片组36则以北桥芯片组来实现。主控制器35提供至第一总线30的复数个信号包括复数个数据信号、复数个地址信号、以及复数个控制信号。在下面的说明中，将以数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2为例。
共用模组3具有两种模式，一种是支持DDRII SDRAM的模式(下面称第一模式)；另一种则是支持DDRIII SDRAM的模式(下面称第二模式)。
图4a为本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图。参阅图4a，在第一模式下，DDRII SDRAM40安装在第一插槽31上，且终端电路卡34安装在第二插槽32上。参阅图4b，终端电路卡34具有复数个终端电阻R，且这些终端电阻R与地址信号A0-A2以及控制信号C0-C2阻抗匹配。举例来说，复数个第一终端电阻RA0-RA2分别与地址信号A0-A2阻抗匹配，且复数个第二终端电阻RC0-RC2分别与控制信号C0-C2阻抗匹配。与数据信号D0-D2阻抗匹配的终端电阻则内置在DDRII SDRAM40中。当终端电路卡34安装在第二插槽32上时，复数个第一终端电阻RA0-RA2及复数个第二终端电阻RC0-RC2则对应耦接第一总线30，使得复数个第一终端电阻RA0-RA2分别耦合地址信号A0-A2，且复数个第二终端电阻RC0-RC2分别耦合控制信号C0-C2。
图5为根据第一实施例，本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图。参阅图5，在第二模式下，将DDRII SDRAM40自第一插槽31移除，且将终端电路卡34自第二插槽32移除，而将DDRIIISDRAM50安装在第二插槽32上。由于根据DDRIII SDRAM的规格，DDRIIISDRAM50内置数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2所需的终端电阻，因此不再需要安装终端电路卡34。
根据本发明的第一实施例，如上所述，当使用者想交替使用DDRII SDRAM与DDRIII SDRAM时，在同一主机板上，可选择性地在共用模组上安装DDRIISDRAM40与终端电路卡34的组合或DDRIII SDRAM50，因此，使用者不需换两种不同规格的主机板。
在第一实施例中，是以一个第一插槽31为例。然而，根据应用所需，共用模组3可包括复数个串接的第一插槽31。当在第一模式时，每一第一插槽安装一个DDRII SDRAM。
第二实施例：
图6a为本发明第二实施例的DDRII SDRAM与DDRIII SDRAM的共用模组的结构示意图。参阅图6a，共用模组6包括第一总线60、至少一第一插槽61、第二插槽62、第三插槽63、复数个终端电阻R、复数个开关SW、以及开关控制器64，其中第一至第三插槽61-63配置在共用模组6上，且耦接第一总线60。电脑系统的主控制器65安装在第三插槽63上。复数个开关SW耦接于复数个终端电阻R与第一总线60之间。
在一些实施例中，主控制器65输出复数个信号至第一总线60，且在实际应用上，主控制器65可以用AMD的中央处理单元来实现。在另一些实施例中，参阅图6b，共用模组6还包括芯片组66，其耦接主控制器65，将来自主控制器65的复数个信号转送至第一总线60。根据图6b的实施例，在实际的应用上，主控制器65可以Intel的中央处理单元来实现，而芯片组66则以北桥芯片组来实现。
主控制器65提供至第一总线60的复数个信号包括复数个数据信号、复数个地址信号、以及复数个控制信号。在下面的说明中，将以数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2为例。
复数个终端电阻R与地址信号A0-A2及控制信号C0-C2阻抗匹配。举例来说，复数个第一终端电阻RA0-RA2分别与地址信号A0-A2阻抗匹配，且复数个第二终端电阻RC0-RC2分别与控制信号C0-C2阻抗匹配。复数个开关SW包括开关SWA0-SWA2以及开关SWC0-SWC2。开关SWA0-SWA2分别耦接于复数个第一终端电阻RA0-RA2与地址信号A0-A2之间，且开关SWC0-SWC2分别耦接于复数个第二终端电阻RC0-RC2与控制信号C0-C2之间。
共用模组6具有两种模式，一种是支持DDRII SDRAM的模式(以下称第一模式)；另一种则是支持DDRIII SDRAM的模式(以下称第二模式)。
图7为本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第一模式下的结构示意图。参阅图7，共用模组6在第一模式下，DDRII SDRAM70安装在第一插槽61上，且开关控制器64导通开关SWA0-SWA2以及开关SWC0-SWC2，使得复数个第一终端电阻RA0-RA2以及复数个第二终端电阻RC0-RC2对应耦接第一总线。因此，复数个第一终端电阻RA0-RA2分别耦合地址信号A0-A2，且复数个第二终端电阻RC0-RC2分别耦合控制信号C0-C2。此外，与数据信号D0-D2阻抗匹配的终端电阻则内置在DDRII SDRAM70中。
图8为本发明的DDRII SDRAM与DDRIII SDRAM的共用模组在第二模式下的结构示意图。参阅图8，共用模组6在第二模式下，将DDRII SDRAM70自第一插槽61移除，且将DDRIII SDRAM80安装在第二插槽62上。此外，开关控制器64关闭开关SWA0-SWA2以及开关SWC0-SWC2。由于根据DDRIIISDRAM的规格，DDRIII SDRAM80内置数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2所需的终端电阻，因此不再需要将开关SWA0-SWA2以及开关SWC0-SWC2耦接于第一总线61。
根据本发明的第二实施例，如上所述，当使用者欲交替使用DDRII SDRAM与DDRIII SDRAM时，在同一主机板上，可选择性导通或关闭共用模组的复数个终端电阻R与第一总线61间的复数个开关SW，因此，使用者不需换两种不同规格的主机板。
在第二实施例中，是以一个第一插槽61为例。然而，根据应用所需，共用模组6可包括复数个串接的第一插槽61。当在第一模式时，每一第一插槽安装一个DDRII SDRAM。
第三实施例：
图9a为本发明第三实施例的DDRII SDRAM与DDRIII SDRAM共用模组。参阅图9a，共用模组9包括第一总线90、至少一第一插槽91、第二插槽92、第三插槽93、以及复数个终端电阻R。其中，第一至第三插槽91-93配置在共用模组9上，且耦接第一总线90。电脑系统的主控制器94安装在第三插槽93上。复数个终端电阻R对应耦接第一总线90。
在一些实施例中，主控制器94输出复数个信号至第一总线90，且在实际应用上，主控制器94可以AMD的中央处理单元来实现。在另一些实施例中，参阅图9b，共用模组9还包括芯片组95，其耦接主控制器94，将来自主控制器94的复数个信号转送至第一总线90。根据图9b的实施例，在实际的应用上，主控制器94可以Intel的中央处理单元来实现，而芯片组95则以北桥芯片组来实现。
主控制器94提供至第一总线90的复数个信号包括复数个数据信号、复数个地址信号、以及复数个控制信号。在下列的说明中，将以数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2为例。
复数个终端电阻R对应耦接第一总线90，且与地址信号A0-A2及控制信号C0-C2耦合。举例来说，复数个第一终端电阻RA0-RA2分别耦合地址信号A0-A2，且复数个第二终端电阻RC0-RC2分别耦合控制信号C0-C2。
共用模组90具有两种模式，一种是支持DDRII SDRAM的模式(以下称第一模式)；另一种则是支持DDRIII SDRAM的模式(以下称第二模式)。
图10为表示在第一模式下DDRII SDRAM与DDRIII SDRAM的共用模组9的结构示意图。参阅图10，在第一模式下，DDRII SDRAM100安装在第一插槽91。与数据信号D0-D2阻抗匹配的终端电阻则内置在DDRII SDRAM100中。因此，数据信号D0-D2、地址信号A0-A2、以及控制信号C0-C2皆具有对应的终端电阻。
图11为表示在第二模式下DDRII SDRAM与DDRIII SDRAM的共用模组9的结构示意图。参阅图11，在第二模式下，将DDRII DRAM100自第一插槽91移除，且将DDRIII SDRAM110安装在第二插槽92上。
在本发明的第三实施例中，每一终端电阻R介于0欧姆至100K欧姆之间。在一些实施例中，每一终端电阻R介于10欧姆至100K欧姆之间。
根据本发明的第三实施例，如上所述，当使用者想交替使用DDRII SDRAM与DDRIII SDRAM时，仅需在同一主板上，在共用模组上选择性地安装DDRIISDRAM100与DDRIII SDRAM110，因此，使用者不需换两种不同规格的主板。在第三实施例中，以一个第一插槽91为例。然而，根据应用所需，共用模组9可包括复数个串接的第一插槽91。当在第一模式时，每一第一插槽安装一个DDRII SDRAM。