一种用于集成电路测试的简便方法及其测试电路

摘要

一种用于集成电路测试的简便方法，其特征是设置一个与被测集成电路共用输入、输出端的测试电路，测试电路首先对从输入端加入的脉冲信号和电源信号相比较，产生测试的时钟计数脉冲，然后对此计数脉冲进行计数和完全译码，产生测试控制选择信号，最后通过二选一方式选择出需要测试的信号；根据上述方法所设计的测试电路，设有包括时钟产生电路、译码电路和2N个二选一电路依次连接构成。

权利要求

1.一种用于集成电路测试的简便方法，其特征是设置一个与被测集成电路共用输入、输出端的测试电路，测试电路首先对从输入端加入的脉冲信号和电源信号相比较，产生测试的时钟计数脉冲，然后对此计数脉冲进行计数和完全译码，产生测试控制选择信号，最后通过二选一方式选择出需要测试的信号。

2.根据权利要求1所述的用于集成电路测试的简便方法，其特征是脉冲信号和电源信号相比较时，当输入信号小于电源信号时，输出低电平；当输入信号大于电源信号时，输出高电平；完全译码在N到2N范围进行，产生控制2N个二选一的2N个控制选择信号，送入不同个数的脉冲，产生不同的译码，打开不同的二选一输出，测试不同的测试信号。

3.根据权利要求1或2所述的用于集成电路测试的简便方法，其特征是输入端加入的脉冲信号的电压值，高电压值比电源电压大，低电压值比电源电压小。

4.一种用于集成电路测试的简便方法所设计的测试电路，其特征是设有包括时钟产生电路、译码电路和2N个二选一电路依次连接；时钟产生电路对输入信号和电源信号进行比较，产生测试的时钟，当输入信号小于电源信号时，此电路输出低电平，当输入信号大于电源信号时，此电路输出高电平；译码电路对从时钟产生电路产生的测试时钟进行计数和N到2N完全译码，产生控制2N个二选一电路的2N个控制信号；2N个二选一电路在2N个控制信号的控制下，正常情况下输出实际需要输出的信号，在测试情况下输出需要测试的信号。

5.根据权利要求4所述的测试电路，其特征是输入端输入的脉冲信号，其高电压值比电源电压大0.1～0.6V，其低电压值比电源电压小0.1～0.6V。

说明书

技术领域

本发明涉及集成电路的测试技术，特别是一种用于集成电路测试的简便方法及其测试电路。

背景技术

集成电路工艺的不断演进和设计技术的革新，使得集成电路测试技术正处于一个新的发展起点。传统的针对单电路的测试技术以及研究模式已经不能适用于现代电路。集成电路测试一直面临着两个方面的挑战，一是制造工艺发展所带来的测试质量提升的挑战；二是设计规模不断发展所带来的测试成本的挑战。制造工艺发展所带来的挑战包含新的故障模型、新的测试向量生成方法和新的可靠性保障等方面。而设计规模不断发展所带来的测试成本的挑战包含不断延长的测试时间、不断增长的海量测试数据以及对新型测试设备的要求。大规模集成电路测试需要越来越多的测试数据，过大的测试向量会带来很多问题，首先，需要比较大的测试设备存储容量来存储这些向量；其次，为了将测试数据从测试设备传输到芯片，需要非常多的测试通道，同时为了提供真速测试，需要测试设备的频率也非常高。所有这些问题，都可以通过更换高档的测试设备来解决，然而使用越高档的测试设备意味着芯片的测试成本也越高，因此，简单升级测试设备并不是一个很好的解决方案，需要寻求新的方法。随着集成电路制造技术的进步，人们已经能制造出电路结构相当复杂、集成度很高、功能各异的集成电路。但是这些高集成度，多功能的集成块仅是通过数目有限的引脚完成和外部电路的连接，这就给判定集成电路的好坏带来不少困难。

发明内容

本发明的目的是为了解决集成电路的测试成品率和降低测试成本，特别是为数目有限的引脚的集成电路提供一种用于集成电路测试的简便方法及其测试电路。
本发明的上述目的通过如下技术方案实现：一种用于集成电路测试的简便方法，其特征是设置一个与被测集成电路共用输入、输出端的测试电路，测试电路首先对从输入端加入的脉冲信号和电源信号相比较，产生测试的时钟计数脉冲，然后对此计数脉冲进行计数和完全译码，产生测试控制选择信号，最后通过二选一方式选择出需要测试的信号。脉冲信号和电源信号相比较时，当输入信号小于电源信号时，输出低电平；当输入信号大于电源信号时，输出高电平；完全译码在N到2N范围进行，产生控制2N个二选一的2N个控制选择信号，送入不同个数的脉冲，产生不同的译码，打开不同的二选一输出，测试不同的测试信号(其中N由需要测试的信号个数决定，如需要测试8个信号，N选3，如需要测试16个信号，N选4，依此类推，一般情况下，N为1-8)。
输入端加入的脉冲信号高电压应比电源电压大，低电压应比电源电压小。
根据上述简便方法所设计的测试电路，其特征是设有包括时钟产生电路、译码电路和2N个二选一电路依次连接；时钟产生电路对输入信号和电源信号进行比较，产生测试的时钟，当输入信号小于电源信号时，此电路输出低电平，当输入信号大于电源信号时，此电路输出高电平；译码电路对从时钟产生电路产生的测试时钟进行计数和N到2N完全译码，产生控制2N个二选一电路的2N个控制信号；2N个二选一电路在2N个控制信号的控制下，正常情况下输出实际需要输出的信号，在测试情况下输出需要测试的信号。输入端输入的脉冲信号，其高电压值比电源电压大0.1～0.6V，其低电压值比电源电压小0.1～0.6V。
时钟产生电路是含比较对管、基准电流源、镜像电流管及史密特整形构成的比较电路；译码电路包括两部分，一部分为由N位T触发器组成N位的异步计数器，另一部分为N到2N完全译码器；二选一电路在控制信号为低电平时输出正常输出的信号，控制信号为高电平时输出需要测试的信号。
本发明的优点及有益效果：本发明利用电路中的一个输入端，给此输入端输入脉冲信号，其高电压值比电源电压大0.1～0.6V，其低电压值比电源电压小0.1～0.6V，从而产生译码电路的计数脉冲，送入不同个数的脉冲，产生不同的译码，打开不同的二选一电路，从而测得需要测试的信号(二选一电路正常情况下送出实际需要输出的信号，而在测试态时送出需要测试的信号)。
本发明在集成电路设计时仅增加有限的一些测试电路，在不增加集成电路输入输出端的情况下，使得集成电路在测试时可以很容易地测出需要测试的信号，从而提高了测试的成品率，又因为不需要增加测试通道，故而不需要更换高档的测试设备，从而降低了测试成本。

附图说明

图1是本发明的原理示意图；
图2是时钟产生电路的电路示意图；
图3是译码电路的电路示意图；
图4是二选一电路的电路示意图；
图5是测试电路的波形示意图。

具体实施方式

参看图1、2，时钟产生电路1对输入信号和电源进行比较，产生测试的时钟。此电路为比较电路，M6和M7为比较对管，I0为基准电流源，M0、M1和M2为镜像电流管，M3、M4和M5为镜像电流管，同时M4和M5也为M6和M7的负载管，M8为二级放大输出管，R0为M8的负载电阻，M9为三级放大输出管，同时M2为M9的负载管，C0是对电路的极点做补偿，使用史密特触发器是对输出信号进行整形，使得输出为很好的数字时钟信号。当输入信号小于电源信号时，此电路输出低电平；当输入信号大于电源信号时，此电路输出高电平。一般情况下，为了保证输出信号的高低电平，保持两者的电压差为0.1-0.6V。
如图3所示，译码电路2由两部分组成，一部分为N位的异步计数器，另一部分为N到2N完全译码器，异步计数器对由N位T触发器组成，对时钟产生电路1产生的时钟信号进行计数，产生X1-XN信号，再经过N到2N完全译码器产生控制2N个二选一电路的控制信号。
如图4所示，为正常通用的二选一电路，控制信号为低电平时输出正常输出的信号，控制信号为高电平时输出需要测试的信号。
如图5所示，为各个 部分输入输出的信号波形图。IN为输入信号波形图，Test_CLK为测试时钟波形图，X1-XN为异步计数器输出信号波形图，T1-T2N为2N个二选一电路的控制信号波形图。
结合图1-5，IN端为集成电路中的原有的一个输入端，Out1-Out2n为集成电路中的原有的输出端，Nout1-Nout2n为正常时需要输出的信号，Test1-Test2n为测试时需要输出的信号。从IN端输入如图5所示的信号，经过时钟产生电路1对输入信号和电源信号作比较后，再经过史密特触发器对输出信号整形后，得到如图5所示的Test_CLK信号，Test_CLK信号送入译码电路2的N位异步计数器，作为计数的时钟信号，得到如图5所示的X1-XN信号，X1-XN信号再送入N到2N完全译码器进行译码，得到如图5所示的T1-T2N信号，T1-T2N信号作为2N个二选一电路的控制信号，正常情况下，T1-T2N信号都为低电平，正常时需要输出的信号Nout1-Nout2N被输出，测试情况下，送入不同个数的脉冲，不同的T信号变为高电平，如送入一个脉冲，T1为高电平，其余为低电平，Out1则送出Test1信号，送入两个脉冲，T2为高电平，其余为低电平，Out2则送出Test2信号，依此类推，送入2N个脉冲，T2N为高电平，其余为低电平，Out2N则送出Test2N信号。