制造半导体器件的方法及所制造出的半导体器件转让专利
申请号 : CN200810110641.7
文献号 : CN101320688B
文献日 : 2011-02-16
发明人 : 山上滋春 , 星正胜 , 林哲也 , 田中秀明
申请人 : 日产自动车株式会社
摘要 :
本发明提供一种制造半导体器件的方法及所制造出的半导体器件。这里教导了制造包括半导体衬底和异质半导体区的半导体器件的方法以及所生成的器件，其中该异质半导体区包括带隙不同于半导体衬底的带隙、并接触半导体衬底的第一表面的一部分的异质半导体材料。该方法包括在半导体衬底的第一表面的暴露部分上和异质半导体材料的暴露表面上沉积第一绝缘膜，以及通过在氧化气氛中进行热处理来在第一绝缘膜与半导体衬底和异质半导体区域的面向第一绝缘膜的表面之间形成第二绝缘膜。
权利要求 :
1.一种制造半导体器件的方法，所述半导体器件包括半导体衬底和异质半导体区，所述异质半导体区包括带隙不同于所述半导体衬底的带隙、并接触所述半导体衬底的第一表面的一部分的异质半导体材料，所述方法包括：在所述半导体衬底的所述第一表面的暴露部分上和所述异质半导体材料的暴露表面上沉积第一绝缘膜；以及通过在氧化气氛中进行热处理来在所述第一绝缘膜与所述半导体衬底和所述异质半导体区的面向所述第一绝缘膜的表面之间形成第二绝缘膜。
2.根据权利要求1所述的方法，其特征在于，还包括：在沉积所述第一绝缘膜之前，在所述半导体衬底的所述第一表面的所述一部分上形成所述异质半导体区；以及在形成所述第二绝缘膜之后，将杂质引入所述异质半导体区。
3.根据权利要求2所述的方法，其特征在于，所述异质半导体区的暴露表面和所述第一绝缘膜之间的所述第二绝缘膜的厚度不大于所述半导体衬底的所述第一表面的暴露部分和所述第一绝缘膜之间的所述第二绝缘膜的厚度的两倍。
4.根据权利要求2所述的方法，其特征在于，还包括：在所述第一绝缘膜的与所述第二绝缘膜相对的暴露表面上沉积栅电极；
形成与所述异质半导体区电接触的源电极；以及
在所述半导体衬底的与所述第一表面相对的第二表面上形成与所述半导体衬底欧姆连接的漏电极。
5.根据权利要求1所述的方法，其特征在于，形成所述第二绝缘膜包括进行湿法氧化、干法氧化或热解氧化至少之一。
6.根据权利要求1所述的方法，其特征在于，所述异质半导体区的暴露表面和所述第一绝缘膜之间的所述第二绝缘膜的厚度不大于所述半导体衬底的所述第一表面的暴露部分和所述第一绝缘膜之间的所述第二绝缘膜的厚度的两倍。
7.根据权利要求6所述的方法，其特征在于，还包括：在所述第一绝缘膜的与所述第二绝缘膜相对的暴露表面上沉积栅电极；
形成与所述异质半导体区电接触的源电极；以及
在所述半导体衬底的与所述第一表面相对的第二表面上形成与所述半导体衬底欧姆连接的漏电极。
8.根据权利要求1所述的方法，其特征在于，还包括：在所述第一绝缘膜的与所述第二绝缘膜相对的暴露表面上沉积栅电极；
形成与所述异质半导体区电接触的源电极；以及
在所述半导体衬底的与所述第一表面相对的第二表面上形成与所述半导体衬底欧姆连接的漏电极。
9.根据权利要求1所述的方法，其特征在于，所述半导体衬底的半导体材料包括碳化硅、氮化镓或金刚石至少之一。
10.根据权利要求1所述的方法，其特征在于，所述异质半导体材料包括单晶硅、多晶硅、非晶硅、锗、硅锗或砷化镓至少之一。
11.一种半导体器件，其根据权利要求1的方法制成。
12.根据权利要求11所述的半导体器件，其特征在于，所述异质半导体区的暴露表面和所述第一绝缘膜之间的所述第二绝缘膜的厚度不大于所述半导体衬底的所述第一表面的暴露部分和所述第一绝缘膜之间的所述第二绝缘膜的厚度的两倍。
13.根据权利要求12所述的半导体器件，其特征在于，还包括：所述第一绝缘膜的与所述第二绝缘膜相对的暴露表面上的栅电极；
与所述异质半导体区电接触的源电极；以及
所述半导体衬底的与所述第一表面相对的第二表面上的、与所述半导体衬底欧姆连接的漏电极。
14.根据权利要求11所述的半导体器件，其特征在于，还包括：所述第一绝缘膜的与所述第二绝缘膜相对的暴露表面上的栅电极；
与所述异质半导体区电接触的源电极；以及
所述半导体衬底的与所述第一表面相对的第二表面上的、与所述半导体衬底欧姆连接的漏电极。
15.根据权利要求11所述的半导体器件，其特征在于，所述半导体衬底的半导体材料包括碳化硅、氮化镓或金刚石至少之一。
16.根据权利要求15所述的半导体器件，其特征在于，所述异质半导体材料包括单晶硅、多晶硅、非晶硅、锗、硅锗或砷化镓至少之一。
说明书 :
制造半导体器件的方法及所制造出的半导体器件
技术领域
[0001] 本发明涉及一种制造用于场效应晶体管的半导体器件的方法。
背景技术
[0002] 日本特开2003-318398公开了一种半导体器件。在这种器件中，形成N-型多晶硅+ - +区和N 型多晶硅区，并且N 型多晶硅区和N 型多晶硅区与半导体衬底的主表面邻接，在该+ - - -
半导体衬底中，在N 型碳化硅衬底上形成N 型碳化硅外延区。N 型碳化硅外延区、N 型多+ - +
晶硅区和N 型多晶硅区形成异质结。此外，通过栅极绝缘膜，在与N 型碳化硅外延区和N- +
型多晶硅区的结部分邻接的位置处形成栅电极。将N 型多晶硅区连接至源电极，并在N 型碳化硅衬底的其它表面上形成漏电极。
半导体衬底中，在N 型碳化硅衬底上形成N 型碳化硅外延区。N 型碳化硅外延区、N 型多+ - +
晶硅区和N 型多晶硅区形成异质结。此外，通过栅极绝缘膜，在与N 型碳化硅外延区和N- +
型多晶硅区的结部分邻接的位置处形成栅电极。将N 型多晶硅区连接至源电极，并在N 型碳化硅衬底的其它表面上形成漏电极。
发明内容
[0003] 在此教导制造半导体器件的方法和所生成的半导体器件的实施例。所述半导体器件包括半导体衬底和异质半导体区，所述异质半导体区包括带隙不同于所述半导体衬底的带隙、并接触所述半导体衬底的第一表面的一部分的异质半导体材料。在此教导的方法包括：在所述半导体衬底的所述第一表面的暴露部分上和所述异质半导体材料的暴露表面上沉积第一绝缘膜；以及通过在氧化气氛中进行热处理来在所述第一绝缘膜与所述半导体衬底和所述异质半导体区的面向所述第一绝缘膜的表面之间形成第二绝缘膜。
附图说明
[0004] 在此，参考附图进行说明，在全部几个附图中，相似的附图标记表示相同的部分，并且其中：
[0005] 图1是由根据本发明的实施例的方法制造的半导体器件的剖视图；
[0006] 图2A～2H是示出根据第一实施例的制造半导体器件的方法的图；
[0007] 图3是硅的氧化速率变化的示意图；以及
[0008] 图4A～4G是示出根据本发明的第二实施例的制造半导体器件的方法的图。
具体实施方式
[0009] 在先前所述的制造半导体器件的传统方法中，日本特开2003-318398公开了一种通过使用多晶硅作为异质半导体区、并在多晶硅层上沉积化学气相沉积(CVD)氧化膜来形成栅极绝缘膜所制造的半导体器件。此外，将多晶硅层再次沉积在栅极绝缘膜上。然而，由于在由沉积方法形成的栅极绝缘膜和碳化硅外延层的结界面中晶体颗粒之间的颗粒边界中有许多缺陷晶体，所以界面特性恶化(即，界面态密度增加)。
[0010] 相反，下面教导根据特定实施例的制造半导体器件的方法。
[0011] 如在图1中所示，由根据一个实施例的方法制造的半导体器件被配置成布置场效应晶体管的两个单胞(unit cell)，使得这两个单胞彼此相对。通过平行布置和连接多个单胞来形成单个场效应晶体管。如在图1中所示，该半导体器件包括作为基体材料的碳化硅+ +衬底，其中，碳化硅是半导体材料。由N型高浓度(N 型)的N 型碳化硅衬底1和N型低浓- - +
度(N 型)的N 型碳化硅外延层2来形成根据本实施例的半导体衬底。在N 型碳化硅衬-
底1的主表面上形成N 型碳化硅外延层2。尽管存在碳化硅的多个多晶类型，但在本实施例中使用具有代表性的4H多晶型的碳化硅。
度(N 型)的N 型碳化硅外延层2来形成根据本实施例的半导体衬底。在N 型碳化硅衬-
底1的主表面上形成N 型碳化硅外延层2。尽管存在碳化硅的多个多晶类型，但在本实施例中使用具有代表性的4H多晶型的碳化硅。
[0012] N+型碳化硅衬底1的厚度在数十μm到数百μm之间。N-型碳化硅外延层2的厚+ +度在几μm到数十μm之间。本实施例的半导体器件还包括N 型多晶硅3。N 型多晶硅层- - +
3是接触N 型碳化硅外延层2的表面的半导体，其中该表面与N 型碳化硅外延层2接触N型碳化硅衬底1的表面相对。如下面所述，通过采用作为具有不同于碳化硅的带隙的半导体的多晶硅10(参见图2A到2H)作为基体材料，并引入N型杂质20(参见图2A到2H)，从+ - +
而创建异质半导体区，来形成N 型多晶硅3。结果，N 型碳化硅外延层2和N 型多晶硅3+ -
形成异质结。然后，在N 型多晶硅3中形成延伸至N 型碳化硅外延层2的凹槽。
3是接触N 型碳化硅外延层2的表面的半导体，其中该表面与N 型碳化硅外延层2接触N型碳化硅衬底1的表面相对。如下面所述，通过采用作为具有不同于碳化硅的带隙的半导体的多晶硅10(参见图2A到2H)作为基体材料，并引入N型杂质20(参见图2A到2H)，从+ - +
而创建异质半导体区，来形成N 型多晶硅3。结果，N 型碳化硅外延层2和N 型多晶硅3+ -
形成异质结。然后，在N 型多晶硅3中形成延伸至N 型碳化硅外延层2的凹槽。
[0013] 在这种凹槽中形成绝缘膜和栅电极6。绝缘膜由栅极绝缘膜(热氧化膜)5和栅- +极绝缘膜(沉积膜)4形成。具体地，栅极绝缘膜5接触N 型碳化硅外延层2的表面、N 型+
多晶硅3的侧表面和异质结部的部分。此外，栅极绝缘膜5接触N 型多晶硅3的表面，即，-
与面向N 型碳化硅外延层2的表面相对的表面的部分。在热氧化膜5的表面上形成沉积-
膜4，该表面与热氧化膜5面向N 型碳化硅外延层2的表面相对。在沉积膜4的表面上形成栅电极6，该表面与沉积膜4面向热氧化膜5的表面相对。因此，栅电极6通过沉积膜4和热氧化膜5来接触异质结部的部分。
多晶硅3的侧表面和异质结部的部分。此外，栅极绝缘膜5接触N 型多晶硅3的表面，即，-
与面向N 型碳化硅外延层2的表面相对的表面的部分。在热氧化膜5的表面上形成沉积-
膜4，该表面与热氧化膜5面向N 型碳化硅外延层2的表面相对。在沉积膜4的表面上形成栅电极6，该表面与沉积膜4面向热氧化膜5的表面相对。因此，栅电极6通过沉积膜4和热氧化膜5来接触异质结部的部分。
[0014] 源电极7连接至N+型多晶硅3的表面。为了使源电极7和栅电极6绝缘，在源电+极7和栅电极6之间形成层间绝缘膜9。然后，在N 型碳化硅衬底1的表面上形成漏电极+ -
8，该表面与N 型碳化硅衬底1面向N 型碳化硅外延层2的表面相对。漏电极8以低电阻+
电欧姆连接至N 型碳化硅衬底1。另外，在场效应晶体管的芯片的最外围部处采用如保护环(guard-ring)等终端结构(未示出)，在该芯片中，并行连接利用在此教导的方法所制造的多个半导体器件。由于这种终端结构，当场效应晶体管截止时，其周围的场集中缓和，从而实现高耐压性。由于这种场效应晶体管可以采用功率器件领域中使用的一般终端结构，因此在此省略对终端结构的说明。
8，该表面与N 型碳化硅衬底1面向N 型碳化硅外延层2的表面相对。漏电极8以低电阻+
电欧姆连接至N 型碳化硅衬底1。另外，在场效应晶体管的芯片的最外围部处采用如保护环(guard-ring)等终端结构(未示出)，在该芯片中，并行连接利用在此教导的方法所制造的多个半导体器件。由于这种终端结构，当场效应晶体管截止时，其周围的场集中缓和，从而实现高耐压性。由于这种场效应晶体管可以采用功率器件领域中使用的一般终端结构，因此在此省略对终端结构的说明。
[0015] 图1中示出的半导体器件在源电极7接地并对漏电极8施加预定的正电位时，通+过控制栅电极6的电位，用作开关。也就是说，当栅电极6接地时，由于对N 型多晶硅3和-
N 型碳化硅外延层2的异质结部施加反向偏压，因此在漏电极8和源电极7之间没有电流+ -
流动。然而，当向栅电极6施加预定的正电压时，栅极电场影响N 型多晶硅3和N 型碳化硅外延层2的异质结表面。因此，由于由异质结表面形成的能量势垒的厚度变薄，所以电流在漏电极8和源电极7之间流动。由于异质结部用作用于阻断和导通电流的控制沟道，因此沟道的长度由异质势垒的厚度决定。因此，获得低阻抗导通特性。
N 型碳化硅外延层2的异质结部施加反向偏压，因此在漏电极8和源电极7之间没有电流+ -
流动。然而，当向栅电极6施加预定的正电压时，栅极电场影响N 型多晶硅3和N 型碳化硅外延层2的异质结表面。因此，由于由异质结表面形成的能量势垒的厚度变薄，所以电流在漏电极8和源电极7之间流动。由于异质结部用作用于阻断和导通电流的控制沟道，因此沟道的长度由异质势垒的厚度决定。因此，获得低阻抗导通特性。
[0016] 图2A～2H示出根据第一实施例的制造半导体器件的方法。首先，如在图2A中所+ 14 -3 18 -3示，在N 型碳化硅衬底1的表面上形成杂质浓度通常在约10 cm 到约10 cm 之间且厚度- -
在几μm到数十μm之间的N 型碳化硅外延层2。然后，在N 型碳化硅外延层2的暴露表面上沉积多晶硅10。沉积方法可以包括低压CVD工艺。接着，如在图2B中所示，通过将N+
型杂质20引入多晶硅10来制备N 型多晶硅3。根据本实施例，引入N型杂质20的方法可以包括在沉积多晶硅10之后热扩散N型杂质20的方法。
在几μm到数十μm之间的N 型碳化硅外延层2。然后，在N 型碳化硅外延层2的暴露表面上沉积多晶硅10。沉积方法可以包括低压CVD工艺。接着，如在图2B中所示，通过将N+
型杂质20引入多晶硅10来制备N 型多晶硅3。根据本实施例，引入N型杂质20的方法可以包括在沉积多晶硅10之后热扩散N型杂质20的方法。
[0017] 然而，可选地，可以使用在多晶硅10的沉积期间引入N型杂质20或者在沉积多晶硅10之后离子注入N型杂质20的方法。
[0018] 接着，如在图2C中所示，通过在N+型多晶硅3的表面上施加抗蚀剂，并通过光刻法进行图形化，来形成抗蚀剂掩模11。然后，如在图2D中所示，通过采用抗蚀剂掩模11作为+ -掩模来蚀刻N 型多晶硅3，以暴露部分N 型碳化硅外延层2。此后，去除抗蚀剂掩模11。蚀刻方法可以包括干法蚀刻。然后，在图2E中示出的处理中，例如，沉积沉积膜4约1000- +
从而接触N 型碳化硅外延层2和N 型多晶硅3(多晶硅10)。对于沉积膜4，可以适当地使用氧化硅膜。此外，沉积方法可以包括热CVD方法、等离子CVD方法或者溅射方法。
从而接触N 型碳化硅外延层2和N 型多晶硅3(多晶硅10)。对于沉积膜4，可以适当地使用氧化硅膜。此外，沉积方法可以包括热CVD方法、等离子CVD方法或者溅射方法。
[0019] 在图2F中示出的处理中，在沉积沉积膜4之后，在氧化气氛中进行热处理。该氧化气氛可以包括湿法氧化、干法氧化、和热解氧化(pyrogenic oxidization)等的每个中使用的气氛。热处理的温度可以是例如约1100℃。通过在图2F中示出的处理，在先前沉积- -的沉积膜4中扩散的氧到达N 型碳化硅外延层2和沉积膜4的界面处，从而氧化N 型碳化硅外延层2几 到数十 同时，氧化N+型多晶硅3的表面和侧表面。因此，形成热氧化膜
5。由于在上述氧化处理中形成热氧化膜5，所以可以降低界面态密度。
5。由于在上述氧化处理中形成热氧化膜5，所以可以降低界面态密度。
[0020] 如果在N-型碳化硅外延层2被氧化几 到数十 之后沉积沉积膜4，则可能在氧-化处理和沉积处理之间将N 型碳化硅外延层2的暴露部暴露至外部空间。结果，担心该暴露部可能被来自外部空间的杂质污染。然而，在第一实施例中，在例如由约1000 的沉积- -
膜4保护N 型碳化硅外延层2的暴露部的同时，氧化N 型碳化硅外延层2和沉积膜4的界-
面。如此，当形成热氧化膜5时，N 型碳化硅外延层2的暴露部没有被暴露至外部空间。因此，可以防止来自外部场的杂质污染。因此，可以有效地降低界面态。
膜4保护N 型碳化硅外延层2的暴露部的同时，氧化N 型碳化硅外延层2和沉积膜4的界-
面。如此，当形成热氧化膜5时，N 型碳化硅外延层2的暴露部没有被暴露至外部空间。因此，可以防止来自外部场的杂质污染。因此，可以有效地降低界面态。
[0021] 接着，在图2G中示出的处理中，在沉积膜4的表面上沉积栅电极6。栅电极6可以包括例如包含所引入的杂质的多晶硅。然后，在图2H中示出的处理中，通过在栅电极6的表面，即与沉积膜4相对的表面上施加抗蚀剂，并通过光刻法进行图形化，来形成抗蚀剂掩模(未示出)。通过采用抗蚀剂掩模(未示出)作为掩模来图形化栅电极6、沉积膜4和热氧化膜5。此后，形成层间绝缘膜9，并开启接触孔。最终，形成源电极7和漏电极8，从而完成图1中示出的半导体器件。
[0022] 根据实施例之一参考图3来说明N+型多晶硅3的氧化膜厚度的抑制。如在图3中所示，紧接在开始硅的氧化之后，氧化膜的厚度与氧化时间成比例地增加。然而，公知如果氧化膜的厚度超过预定程度，则由于先前存在的氧化膜抑制氧化种(oxidized species)的扩散，因此氧化速度逐渐降低。将氧化膜的厚度与氧化时间成比例地增加的区域称为反应限速区域。此外，将氧化速度逐渐降低的区域称为扩散限速区域。在第一实施例中，在将+沉积膜4沉积约1000 以与N 型多晶硅3接触之后，在氧化气氛中开始热处理。如此，与不在N+型多晶硅3上沉积沉积膜4的情况相比，可以降低N+型多晶硅3的氧化速度。具体+ +
地，可以将N 型多晶硅3上的热氧化膜5抑制至少等于或者小于数百 结果，在抑制N 型多晶硅3上的热氧化膜5变得非常厚的同时，在N-型碳化硅外延层2和沉积膜4的界面上形成薄的热氧化膜5。
地，可以将N 型多晶硅3上的热氧化膜5抑制至少等于或者小于数百 结果，在抑制N 型多晶硅3上的热氧化膜5变得非常厚的同时，在N-型碳化硅外延层2和沉积膜4的界面上形成薄的热氧化膜5。
[0023] 在根据第一实施例的制造半导体器件的方法中，形成具有碳化硅作为基底材料的+ + -N 型碳化硅衬底1，并在N 型碳化硅衬底1的表面上形成N 型碳化硅外延层2。通过接触- + +
N 型碳化硅外延层2的表面，形成N 型多晶硅3。N 型多晶硅3具有如下多晶硅10作为基-
底材料，其中，该多晶硅10具有不同于碳化硅的带隙。此外，沉积沉积膜4，从而接触N 型+
碳化硅外延层2和N 型多晶硅3的异质结部的部分。在沉积之后，通过在氧化气氛中进行- +
热处理，并氧化N 型碳化硅外延层2和N 型多晶硅3，来形成绝缘膜。结果，由于可以降低+ +
N 型多晶硅3的氧化速度，因此可以使N 型多晶硅3的氧化速度接近碳化硅的氧化速度。
- + +
也就是说，即使当同时氧化N 型碳化硅外延层2和N 型多晶硅3时，也可以使由N 型多晶-
硅3形成的热氧化膜5的厚度接近由N 型碳化硅外延层2形成的热氧化膜5的厚度。所以，可以使热氧化膜5的厚度相对均匀。此外，由于形成了热氧化膜5，所以与仅形成沉积膜-
4的情况相比，可以降低界面态密度等。因此，可以改善N 型碳化硅外延层2的界面特性。
因此，可以制造具有高可靠性和电流驱动力的半导体器件。
N 型碳化硅外延层2的表面，形成N 型多晶硅3。N 型多晶硅3具有如下多晶硅10作为基-
底材料，其中，该多晶硅10具有不同于碳化硅的带隙。此外，沉积沉积膜4，从而接触N 型+
碳化硅外延层2和N 型多晶硅3的异质结部的部分。在沉积之后，通过在氧化气氛中进行- +
热处理，并氧化N 型碳化硅外延层2和N 型多晶硅3，来形成绝缘膜。结果，由于可以降低+ +
N 型多晶硅3的氧化速度，因此可以使N 型多晶硅3的氧化速度接近碳化硅的氧化速度。
- + +
也就是说，即使当同时氧化N 型碳化硅外延层2和N 型多晶硅3时，也可以使由N 型多晶-
硅3形成的热氧化膜5的厚度接近由N 型碳化硅外延层2形成的热氧化膜5的厚度。所以，可以使热氧化膜5的厚度相对均匀。此外，由于形成了热氧化膜5，所以与仅形成沉积膜-
4的情况相比，可以降低界面态密度等。因此，可以改善N 型碳化硅外延层2的界面特性。
因此，可以制造具有高可靠性和电流驱动力的半导体器件。
[0024] 接着，参考图4A～4G来说明根据第二实施例的制造半导体器件的方法。在此，用相同的附图标记表示与第一实施例中相同的结构。因此，将不重复对其的说明。这里，由根据第二实施例的方法制造的半导体器件与在图1中示出的第一实施例的半导体器件相同。第二实施例的方法与第一实施例的方法的不同之处在于在形成热氧化膜5的处理之后进行将杂质引入多晶硅10的处理。结果，可以获得第一实施例的相同效果。
[0025] 这里，图4A中示出的处理与图2A中示出的处理相同。接着，如在图4B中所示，通-过在多晶硅10的表面，即与N 型碳化硅外延层2相对的表面上施加抗蚀剂，并通过光刻法进行图形化，来形成抗蚀剂掩模11。然后，如在图4C中所示，通过采用抗蚀剂掩模11作为-
掩模来蚀刻多晶硅10，以暴露N 型碳化硅外延层2。此后，去除抗蚀剂掩模11。该蚀刻方-
法可以包括干法蚀刻。接着，如在图4D中所示，例如，沉积沉积膜4约1000 以与N 型碳化硅外延层2和多晶硅10接触。对于沉积膜4，可以适当地使用氧化硅膜。此外，沉积方法可以包括热CVD方法、等离子CVD方法或者溅射方法。然后，如在图4E中所示，在沉积沉积膜4之后，在氧化气氛中进行热处理。该氧化气氛可以包括湿法氧化、干法氧化和热解氧化等的每个中使用的气氛。热处理的温度可以是例如约1100℃。通过在图4E中示出的处理，在先前沉积的沉积膜4中扩散的氧到达N-型碳化硅外延层2和沉积膜4的界面处，从而氧-
化N 型碳化硅外延层2几 到数十 同时，氧化多晶硅10的顶面和侧表面。因此，如在第一实施例中，形成热氧化膜5。
掩模来蚀刻多晶硅10，以暴露N 型碳化硅外延层2。此后，去除抗蚀剂掩模11。该蚀刻方-
法可以包括干法蚀刻。接着，如在图4D中所示，例如，沉积沉积膜4约1000 以与N 型碳化硅外延层2和多晶硅10接触。对于沉积膜4，可以适当地使用氧化硅膜。此外，沉积方法可以包括热CVD方法、等离子CVD方法或者溅射方法。然后，如在图4E中所示，在沉积沉积膜4之后，在氧化气氛中进行热处理。该氧化气氛可以包括湿法氧化、干法氧化和热解氧化等的每个中使用的气氛。热处理的温度可以是例如约1100℃。通过在图4E中示出的处理，在先前沉积的沉积膜4中扩散的氧到达N-型碳化硅外延层2和沉积膜4的界面处，从而氧-
化N 型碳化硅外延层2几 到数十 同时，氧化多晶硅10的顶面和侧表面。因此，如在第一实施例中，形成热氧化膜5。
[0026] 此外，氧化在硅的杂质浓度等于或大于5×1018cm-3时增强。在根据第二实施例的制造半导体器件的方法中，当在沉积沉积膜4之后在氧化气氛中进行热处理时，多晶硅10处于无掺杂的状态。如此，与第一实施例相比，由于多晶硅10难以被氧化，因而可以更有效地抑制由多晶硅10形成的热氧化膜5变得极厚。结果，可以更好地降低多晶硅10的氧化速度。因此，变得可以使多晶硅10的氧化速度接近碳化硅的氧化速度。如此，可以使热氧化膜5的厚度相对均匀。然后，如在图4F中所示，在沉积膜4的表面上沉积栅电极6。如在第一实施例中，栅电极6可以包括包含所引入的杂质的多晶硅。
[0027] 接着，如在图4G中所示，通过在栅电极6的表面上施加抗蚀剂，并通过光刻法进行图形化，来形成抗蚀剂掩模(未示出)。通过采用抗蚀剂掩模(未示出)作为掩模，来图形化栅电极6、沉积膜4和热氧化膜5。此外，在形成热氧化膜5之后，通过将N型杂质引入多+晶硅10来形成N 型多晶硅3。在第二实施例中，引入N型杂质20的方法采用如在第一实施例中的在沉积多晶硅10之后热扩散N型杂质20的方法。然而，如在第一实施例中，引入N型杂质20的方法可以包括在沉积多晶硅10之后离子注入N型杂质20的方法。此外，在沉积沉积膜4，然后引入N型杂质20之后，可以以比在氧化气氛中进行热处理时的温度低的温度对N型杂质20进行活化热处理(active heating treatment)。接着，形成层间绝缘膜
9，并开启接触孔。最终，形成源电极7和漏电极8，从而制造与在图1中示出的半导体器件具有相同结构的半导体器件。
9，并开启接触孔。最终，形成源电极7和漏电极8，从而制造与在图1中示出的半导体器件具有相同结构的半导体器件。
[0028] 在根据第二实施例的制造半导体器件的方法中，形成具有碳化硅作为基底材料的+ + -N 型碳化硅衬底1，并且在N 型碳化硅衬底1的表面上形成N 型碳化硅外延层2。以接触-
N 型碳化硅外延层2的表面的方式，形成具有不同于碳化硅的带隙的多晶硅10。并且，沉积-
沉积膜4，以与N 型碳化硅外延层2和多晶硅10的异质结部的部分接触。在该沉积之后，通-
过在氧化气氛中进行热处理，并氧化N 型碳化硅外延层2和多晶硅10，来形成绝缘膜。此+
外，在形成绝缘膜之后，通过将N型杂质20引入多晶硅10来形成N 型多晶硅3。结果，可以获得与在第一实施例中相同的效果。
N 型碳化硅外延层2的表面的方式，形成具有不同于碳化硅的带隙的多晶硅10。并且，沉积-
沉积膜4，以与N 型碳化硅外延层2和多晶硅10的异质结部的部分接触。在该沉积之后，通-
过在氧化气氛中进行热处理，并氧化N 型碳化硅外延层2和多晶硅10，来形成绝缘膜。此+
外，在形成绝缘膜之后，通过将N型杂质20引入多晶硅10来形成N 型多晶硅3。结果，可以获得与在第一实施例中相同的效果。
[0029] 此外，在第二实施例中，通过在沉积膜4的沉积之后，然后进行氧化气氛中的热处+理，将N型杂质20引入多晶硅10，来形成N 型多晶硅3。如此，由于在这种热处理期间从- +
N 型碳化硅外延层2和N 型多晶硅3的异质结表面提取或排除杂质，因此可以抑制异质结表面中杂质的分布发生变化。
N 型碳化硅外延层2和N 型多晶硅3的异质结表面提取或排除杂质，因此可以抑制异质结表面中杂质的分布发生变化。
[0030] 尽管上面说明了本发明的某些实施例，然而本发明应当不限于这些实施例。例如，尽管根据第一和第二实施例的制造半导体器件的方法使用具有4H多型的碳化硅作为半导体材料，但是本发明并没有具体地限定这种组分，并且可以包括其它多型。同样，尽管使用碳化硅作为半导体材料，但是本发明并没有具体地限定这种组分，并且可以包括氮化镓或者金刚石。
[0031] 此外，尽管根据第一和第二实施例的制造半导体器件的方法使用多晶硅作为异质半导体材料，但是本发明不限于这种化合物，并且可以包括硅锗、锗、和砷化镓等。同样，异质半导体材料可以包括单晶硅和非晶硅。
[0032] 并且，尽管根据第一和第二实施例的制造半导体器件的方法使用N+型作为N+型多- -晶硅3的传导类型，但是本发明不限于此种结构，并且可以使用N 型、无掺杂型、和P 型等。
- -
当使用无掺杂型或P 型时，由于在施加栅极电压时，在无掺杂型或P 型多晶硅和热氧化膜
5的界面周围生成反型层，因此该器件变成导通状态。
- -
当使用无掺杂型或P 型时，由于在施加栅极电压时，在无掺杂型或P 型多晶硅和热氧化膜
5的界面周围生成反型层，因此该器件变成导通状态。
[0033] 此外，尽管N-型碳化硅外延层2上的热氧化膜5的厚度在几 到数十 之间，但是本发明不限于该范围，并且可以包括任意厚度。同样，尽管沉积膜4的厚度为约1000 但是本发明不限于此，并且可以包括几 然而，如在图3中所示，随着沉积膜4的厚度变得更+厚，可以使热氧化膜5的厚度更加均匀。此外，尽管在N 型多晶硅3上形成的绝缘膜的厚-
度和在N 型外延层2上形成的绝缘膜的厚度之间的差为数百 但本发明不限于这种结构。
+ -
换句话说，在N 型多晶硅3上形成的绝缘膜的厚度可以至少等于或小于在N 型外延层2上形成的绝缘膜的厚度的两倍。
度和在N 型外延层2上形成的绝缘膜的厚度之间的差为数百 但本发明不限于这种结构。
+ -
换句话说，在N 型多晶硅3上形成的绝缘膜的厚度可以至少等于或小于在N 型外延层2上形成的绝缘膜的厚度的两倍。
[0034] 因此，为了便于理解本发明，描述了上述实施例，并且上述实施例并不限制本发明。相反，本发明意图覆盖包括在所附权利要求书的范围内的各种修改和等同布置，并且所附权利要求书的范围符合最宽的解释，以包含法律允许的所有这类修改和等同结构。
[0035] 本申请要求2007年6月8日递交的日本专利申请2007-153006和2007年12月26日递交的日本专利申请2007-333626的优先权，每个申请的全部内容在此通过引用被全部包括。