半导体器件转让专利
申请号 : CN200810108199.4
文献号 : CN101345243B
文献日 : 2010-09-29
发明人 : 清水悠佳 , 小野濑秀胜
申请人 : 株式会社瑞萨科技
摘要 :
本发明提供一种半导体器件。结型FET(1)具有形成于由碳化硅构成的n+衬底(12)的主面上的结型FET(1)的漂移区域的n-层(11)、与漂移区域的n-层(11)接合而形成的栅极区域的p+层(9)、设置在n+衬底(12)的上层的栅电极(14)。该结型FET(1)还内置有形成于n+衬底(12)的主面上、并电连接栅极区域的p+层(9)和栅电极(14)的pn二极管(2、3)。
权利要求 :
1.一种半导体器件，其特征在于，包括：
在第一面上具有第一电极和第二电极、在与上述第一面相反的第二面上具有第三电极的碳化硅衬底；
设置在上述碳化硅衬底的主面上的栅极控制型晶体管；以及设置在上述碳化硅衬底的主面上的二极管，上述第一电极与上述晶体管的栅极电连接，上述第二电极和上述第三电极与上述晶体管的漂移区电连接，上述二极管电连接在上述第一电极和上述栅极之间，上述晶体管的栅极设置在上述碳化硅衬底的主面上。
2.根据权利要求1所述的半导体器件，其特征在于：上述晶体管是结型FET、MISFET、IGBT中的任一个。
3.根据权利要求1所述的半导体器件，其特征在于：上述二极管由第一二极管和第二二极管并联连接而成，上述第一二极管的阴极与上述第一电极电连接，上述第一二极管的阳极与上述栅极电连接，上述第二二极管的阳极与上述第一电极电连接，上述第二二极管的阴极与上述栅极电连接。
4.根据权利要求3所述的半导体器件，其特征在于：上述第一二极管和上述第二二极管是pn二极管。
5.根据权利要求3所述的半导体器件，其特征在于：上述第一二极管是肖特基二极管，上述第二二极管是pn二极管。
6.根据权利要求3所述的半导体器件，其特征在于：上述第二二极管由多个串联连接而成。
说明书 :
技术领域
本发明涉及半导体器件，尤其涉及可有效适用于具有将碳化硅用于母材的半导体元件的半导体器件的技术。
背景技术
通常，将用于处理数瓦以上的大功率的半导体元件称为功率半导体元件。在功率半导体元件中，通态电阻和耐压存在由衬底材料的带隙(band gap)规定的折衷(trade off)关系。因此，为了超过广泛用作功率半导体元件的硅(Si)元件的性能，而采用带隙大于硅的带隙的衬底材料是有效的。特别是，碳化硅(SiC)具有以下优点：带隙足够大为硅的大约3倍；能够容易形成p型和n型的导电型；能够通过热氧化形成氧化膜等，因此，存在可实现高性能的MISFET(MetalInsulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)等半导体元件的可能性，已引起了广泛关注。
然而，在碳化硅衬底上形成的氧化膜存在较大的问题。即，当对碳化硅进行热氧化时，将会在氧化膜中残留有碳而形成高密度的界面态。由此，MISFET的沟道迁移率产生很大程度劣化，通态电阻显著增大。另外，氧化膜中的碳也成为氧化膜的可靠性劣化的原因，成为实现MISFET的较大障碍。
作为避免氧化膜界面的问题的半导体元件的结构，具有结型FET(Field Effect Transistor：场效应晶体管)。结型FET是以pn结为栅极并控制沟道的类型的元件，如将硅形成为母材时那样，通常是不对栅极施加负电压时就不会截止的常开型(normal on)。标准导通型的功率半导体元件从失效保护(fail-safe)的观点来看其用途被限定，因此在功率半导体元件中一般优选常闭(normal off)型。
硅的结型FET不能在常闭下具有高耐压，但能够通过在使用碳化硅时减小沟道宽度，从而在常闭下实现高耐压。这是由于碳化硅的pn结的扩散电位大约高至2.5V，因此即使不对栅极施加负电压也能够使沟道截止的缘故。
这样，利用以碳化硅为母材的结型FET，可用常闭型实现与氧化膜界面无关的高性能元件。在日本特开2004-134547号公报(专利文献1)中公开了常闭型的碳化硅结型FET的一个例子。
另一方面，在以碳化硅为母材的功率半导体元件中，作为在维持MIS结构的基础上避免栅极氧化膜的问题的手段提出了嵌入沟道型的结构的方案。图26示出嵌入沟道型MISFET的剖面结构图。符号30是成为源极区域的n+衬底，符号29是成为漂移区域的n-层，28是成为主体(body)区域的p层，27是主体引出用的p+层，26是成为源极区域的n+层，31是嵌入n层，32是氧化膜(栅极氧化膜)，34是栅电极，33是源电极，35是漏电极。
对于通常的MISFET，在成为p主体区域的p层28和氧化膜32的界面形成沟道，但在图26所示的结构中，在成为p主体区域的p层28和氧化膜32之间插入较薄的嵌入n层31，从而使沟道远离氧化膜32界面。由此，流过沟道的载流子很难受到界面态的影响，因此能够提高沟道迁移率。在“1.8mΩcm2，10A Power MOSFET in 4H-SiC”Proceedings of International Electron Device Meeting 2006(非专利文献1)中公开了嵌入沟道结构的一个例子。
专利文献1：日本特开2004-134547号公报
非专利文献1：“1.8mΩcm2，10A Power MOSFET in 4H-SiC”Proceedings of International Electron Device Meeting 2006
然而，在碳化硅衬底上形成的氧化膜存在较大的问题。即，当对碳化硅进行热氧化时，将会在氧化膜中残留有碳而形成高密度的界面态。由此，MISFET的沟道迁移率产生很大程度劣化，通态电阻显著增大。另外，氧化膜中的碳也成为氧化膜的可靠性劣化的原因，成为实现MISFET的较大障碍。
作为避免氧化膜界面的问题的半导体元件的结构，具有结型FET(Field Effect Transistor：场效应晶体管)。结型FET是以pn结为栅极并控制沟道的类型的元件，如将硅形成为母材时那样，通常是不对栅极施加负电压时就不会截止的常开型(normal on)。标准导通型的功率半导体元件从失效保护(fail-safe)的观点来看其用途被限定，因此在功率半导体元件中一般优选常闭(normal off)型。
硅的结型FET不能在常闭下具有高耐压，但能够通过在使用碳化硅时减小沟道宽度，从而在常闭下实现高耐压。这是由于碳化硅的pn结的扩散电位大约高至2.5V，因此即使不对栅极施加负电压也能够使沟道截止的缘故。
这样，利用以碳化硅为母材的结型FET，可用常闭型实现与氧化膜界面无关的高性能元件。在日本特开2004-134547号公报(专利文献1)中公开了常闭型的碳化硅结型FET的一个例子。
另一方面，在以碳化硅为母材的功率半导体元件中，作为在维持MIS结构的基础上避免栅极氧化膜的问题的手段提出了嵌入沟道型的结构的方案。图26示出嵌入沟道型MISFET的剖面结构图。符号30是成为源极区域的n+衬底，符号29是成为漂移区域的n-层，28是成为主体(body)区域的p层，27是主体引出用的p+层，26是成为源极区域的n+层，31是嵌入n层，32是氧化膜(栅极氧化膜)，34是栅电极，33是源电极，35是漏电极。
对于通常的MISFET，在成为p主体区域的p层28和氧化膜32的界面形成沟道，但在图26所示的结构中，在成为p主体区域的p层28和氧化膜32之间插入较薄的嵌入n层31，从而使沟道远离氧化膜32界面。由此，流过沟道的载流子很难受到界面态的影响，因此能够提高沟道迁移率。在“1.8mΩcm2，10A Power MOSFET in 4H-SiC”Proceedings of International Electron Device Meeting 2006(非专利文献1)中公开了嵌入沟道结构的一个例子。
专利文献1：日本特开2004-134547号公报
非专利文献1：“1.8mΩcm2，10A Power MOSFET in 4H-SiC”Proceedings of International Electron Device Meeting 2006
发明内容
然而，以碳化硅为母材的常闭型的结型FET和嵌入沟道型MISFET具有用于使元件导通的栅极电压、即阈值电压较低这样的共同的问题。对于常闭型的结型FET，由于需要将阈值电压设定为pn结的扩散电位以下，因此通常为1～2V左右。另外，对于嵌入沟道型MISFET，在表面具有n型区域(图26的嵌入n层31)，因此阈值电压比通常的MISFET的阈值电压低。在非专利文献1的例子中，阈值电压大约为2V左右，比通常的MISFET低3V左右。
这样，当阈值电压较低时，存在以下这样的问题：在截止状态下当噪声进入到栅极中时，栅极电压超过阈值电压，从而将错误地变为导通状态，流过较大电流，由此会破坏元件。
本发明的目的在于提供一种对栅极的噪声容限较大的栅极控制型的半导体元件。
本发明的上述以及其他的目的和新特征通过本说明书的记述和附图来明确。
简单说明本申请所公开的发明中的代表性技术方案的概要如下。
本发明的半导体器件具有以碳化硅为母材的半导体元件，在上述半导体元件的芯片上内置多个二极管，上述多个二极管中的第一二极管的阳极连接在上述半导体元件的栅极上，其阴极连接在上述芯片的栅极焊盘上，上述多个二极管中的第二二极管的阴极连接在上述半导体元件的上述栅极上，其阳极连接在上述芯片的上述栅极焊盘上。
本发明的半导体器件，其特征在于，包括：在第一面上具有第一电极和第二电极、在与上述第一面相反的第二面上具有第三电极的碳化硅衬底；设置在上述碳化硅衬底的主面上的栅极控制型晶体管；以及设置在上述碳化硅衬底的主面上的二极管，上述第一电极与上述晶体管的栅极电连接，上述第二电极和上述第三电极与上述晶体管的漂移区电连接，上述二极管电连接在上述第一电极和上述栅极之间，上述晶体管的栅极设置在上述碳化硅衬底的主面上。
简单说明由本申请所公开的发明中的代表性技术方案所得到的效果如下。
根据本发明，在栅极电压较低时，对栅极施加的电压的大部分施加给二极管，结型FET不导通，当栅极电压变为二极管的扩散电位以上时，其相应的量施加在结型FET的栅极上，因此，结型FET外观上的阈值电压上升，能够使栅极的对噪声的容限变大。
这样，当阈值电压较低时，存在以下这样的问题：在截止状态下当噪声进入到栅极中时，栅极电压超过阈值电压，从而将错误地变为导通状态，流过较大电流，由此会破坏元件。
本发明的目的在于提供一种对栅极的噪声容限较大的栅极控制型的半导体元件。
本发明的上述以及其他的目的和新特征通过本说明书的记述和附图来明确。
简单说明本申请所公开的发明中的代表性技术方案的概要如下。
本发明的半导体器件具有以碳化硅为母材的半导体元件，在上述半导体元件的芯片上内置多个二极管，上述多个二极管中的第一二极管的阳极连接在上述半导体元件的栅极上，其阴极连接在上述芯片的栅极焊盘上，上述多个二极管中的第二二极管的阴极连接在上述半导体元件的上述栅极上，其阳极连接在上述芯片的上述栅极焊盘上。
本发明的半导体器件，其特征在于，包括：在第一面上具有第一电极和第二电极、在与上述第一面相反的第二面上具有第三电极的碳化硅衬底；设置在上述碳化硅衬底的主面上的栅极控制型晶体管；以及设置在上述碳化硅衬底的主面上的二极管，上述第一电极与上述晶体管的栅极电连接，上述第二电极和上述第三电极与上述晶体管的漂移区电连接，上述二极管电连接在上述第一电极和上述栅极之间，上述晶体管的栅极设置在上述碳化硅衬底的主面上。
简单说明由本申请所公开的发明中的代表性技术方案所得到的效果如下。
根据本发明，在栅极电压较低时，对栅极施加的电压的大部分施加给二极管，结型FET不导通，当栅极电压变为二极管的扩散电位以上时，其相应的量施加在结型FET的栅极上，因此，结型FET外观上的阈值电压上升，能够使栅极的对噪声的容限变大。
附图说明
图1是本发明实施方式1的半导体器件的等效电路图。
图2是本发明实施方式1的半导体器件的俯视图。
图3是本发明实施方式1的半导体器件的主要部分俯视图。
图4是本发明实施方式1的半导体器件的主要部分剖视图。
图5是本发明实施方式1的结型FET的特性图。
图6是本发明实施方式1的制造工序中的半导体器件的主要部分剖视图。
图7是接着图6的制造工序中的半导体器件的主要部分剖视图。
图8是接着图7的制造工序中的半导体器件的主要部分剖视图。
图9是接着图8的制造工序中的半导体器件的主要部分剖视图。
图10是接着图9的制造工序中的半导体器件的主要部分剖视图。
图11是接着图10的制造工序中的半导体器件的主要部分剖视图。
图12是接着图11的制造工序中的半导体器件的主要部分剖视图。
图13是本发明实施方式2的半导体器件的等效电路图。
图14是本发明实施方式2的半导体器件的主要部分剖视图。
图15是本发明实施方式3的半导体器件的主要部分俯视图。
图16是本发明实施方式3的半导体器件的主要部分剖视图。
图17是将本发明实施方式3的半导体器件应用于逆变器电路时的电路图。
图18是本发明实施方式4的半导体器件的等效电路图。
图19是本发明实施方式4的半导体器件的主要部分俯视图。
图20是本发明实施方式4的半导体器件的主要部分剖视图。
图21是本发明实施方式4的制造工序中的半导体器件的主要部分剖视图。
图22是接着图21的制造工序中的半导体器件的主要部分剖视图。
图23是接着图22的制造工序中的半导体器件的主要部分剖视图。
图24是接着图23的制造工序中的半导体器件的主要部分剖视图。
图25示出本实施方式5的半导体器件的等效电路图。
图26是嵌入沟道型MISFET的剖视图。
符号说明
1、1’：结型FET 2：pn二极管 3：pn二极管
4：n+层 5：p+层 6：n+层
7：p+层 8：n+层 9：p+层
10：p阱 11：n-层 12：n+衬底
13：n阱 14：栅电极 15：接触电极
16：源电极 17：漏电极 18：肖特基势垒二极管
19：肖特基金属 20、20’：栅极布线 21：续流二级管
22：pn二极管 23、23’、23”：pn二极管 24：pn二极管
25、25’：pn二极管 26：n+层 27：p+层
28：p层 29：n-层 30：n+衬底
31：嵌入n层 32：氧化膜 33：源电极
34：栅电极 35：漏电极 36：绝缘膜
37：多晶硅膜 38：p+层 39：n+层
40：绝缘膜 41：沟道
51、52、53、54：离子注入掩模 55：绝缘膜
56、57：抗蚀剂膜 CHP：芯片
GDR：栅极驱动器电路 GP：栅极焊盘 SP：源极焊盘
图2是本发明实施方式1的半导体器件的俯视图。
图3是本发明实施方式1的半导体器件的主要部分俯视图。
图4是本发明实施方式1的半导体器件的主要部分剖视图。
图5是本发明实施方式1的结型FET的特性图。
图6是本发明实施方式1的制造工序中的半导体器件的主要部分剖视图。
图7是接着图6的制造工序中的半导体器件的主要部分剖视图。
图8是接着图7的制造工序中的半导体器件的主要部分剖视图。
图9是接着图8的制造工序中的半导体器件的主要部分剖视图。
图10是接着图9的制造工序中的半导体器件的主要部分剖视图。
图11是接着图10的制造工序中的半导体器件的主要部分剖视图。
图12是接着图11的制造工序中的半导体器件的主要部分剖视图。
图13是本发明实施方式2的半导体器件的等效电路图。
图14是本发明实施方式2的半导体器件的主要部分剖视图。
图15是本发明实施方式3的半导体器件的主要部分俯视图。
图16是本发明实施方式3的半导体器件的主要部分剖视图。
图17是将本发明实施方式3的半导体器件应用于逆变器电路时的电路图。
图18是本发明实施方式4的半导体器件的等效电路图。
图19是本发明实施方式4的半导体器件的主要部分俯视图。
图20是本发明实施方式4的半导体器件的主要部分剖视图。
图21是本发明实施方式4的制造工序中的半导体器件的主要部分剖视图。
图22是接着图21的制造工序中的半导体器件的主要部分剖视图。
图23是接着图22的制造工序中的半导体器件的主要部分剖视图。
图24是接着图23的制造工序中的半导体器件的主要部分剖视图。
图25示出本实施方式5的半导体器件的等效电路图。
图26是嵌入沟道型MISFET的剖视图。
符号说明
1、1’：结型FET 2：pn二极管 3：pn二极管
4：n+层 5：p+层 6：n+层
7：p+层 8：n+层 9：p+层
10：p阱 11：n-层 12：n+衬底
13：n阱 14：栅电极 15：接触电极
16：源电极 17：漏电极 18：肖特基势垒二极管
19：肖特基金属 20、20’：栅极布线 21：续流二级管
22：pn二极管 23、23’、23”：pn二极管 24：pn二极管
25、25’：pn二极管 26：n+层 27：p+层
28：p层 29：n-层 30：n+衬底
31：嵌入n层 32：氧化膜 33：源电极
34：栅电极 35：漏电极 36：绝缘膜
37：多晶硅膜 38：p+层 39：n+层
40：绝缘膜 41：沟道
51、52、53、54：离子注入掩模 55：绝缘膜
56、57：抗蚀剂膜 CHP：芯片
GDR：栅极驱动器电路 GP：栅极焊盘 SP：源极焊盘
具体实施方式
以下，根据附图详细说明本发明的实施方式。在用于说明实施方式的全部附图中，具有相同功能的部件标记相同的符号，省略其重复的说明。
(实施方式1)
首先，在本实施方式1中，参照图1～图4，说明具有结型FET来作为栅极控制型半导体元件(开关元件、晶体管)的半导体器件。图1～图4分别示出实施方式1的半导体器件的等效电路图、俯视图、主要部分俯视图以及主要部分剖视图。在图2中示出芯片状态的半导体器件(芯片CHP)，在该芯片CHP上设有栅极焊盘GP和源极焊盘SP。另外，图3是图2的栅极焊盘GP区域，是去掉了栅极焊盘GP的情况下的俯视图。另外，图4示出了图3的A-A’线的剖面。在本申请中，有时也将栅极焊盘GP作为栅电极、将源极焊盘SP作为源电极来说明。另外，如图4所示，设置有漏电极17来作为图2的芯片CHP的背面电极。
本实施方式1的半导体器件具有设置于有源区域的以由碳化硅构成的n+衬底(半导体衬底)12为母材的沟道(trench)型结型FET1。该结型FET1由源极区域n+层8、漂移区域n-层11、漏极区域n+衬底12、栅极区域p+层9、与栅极焊盘GP电连接的栅电极14、与源极焊盘SP电连接的源电极16、以及漏电极17构成。虽然在后面进行记述，但对于结型FET1，栅极区域p+层9和漂移区域n-层11相接合(参照图4)，利用从其接合面扩展的耗尽层进行缩窄沟道的动作。
在n+衬底12上设置有漂移区域n-层11，在本申请中，也有时将n+衬底12和n-层11合起来称为衬底。在n-层11的表面侧挖有沟道栅极用的槽，沿着该槽设置有栅极区域p+层9。另外，在n-层11的表面侧设置有成为源极区域的n+层8。另外，在衬底的主面(元件形成面)上设置有栅电极14和源电极16，在衬底的背面上设置有漏电极17。栅电极14与栅极区域p+层9电连接，源电极16与源极区域n+层8电连接，漏电极17与漏极区域n+衬底12电连接。
另外，本实施方式1的半导体器件具有二极管，具体而言具有pn二极管2、3。对于pn二极管2，阳极的p阱10与栅极区域p+层9电连接，阴极n+层4与栅电极14电连接。另外，对于pn二极管3，阴极的n阱13与栅极区域p+层9电连接，阳极p+层5与栅电极14电连接。即，从栅电极14观察栅极区域p+层9时，pn二极管2被反向连接，pn二极管3被正向连接，pn二极管2与pn二极管3并联连接。
这样，在本实施方式1中，在以碳化硅为母材的沟道型结型FET1的栅极焊盘GP区域制作使一方为反向、另一方为正向而并联连接的pn二极管2、3来作为双向的二极管。上述栅极焊盘GP与栅电极14为相同的材料，在同一层形成，且两者进行电连接。这样，在本实施方式1中，结型FET1内置有对栅极区域p+层9和栅电极14进行电连接的pn二极管2、3。另外，在图2所示的栅极焊盘GP之下且衬底的主面上形成二极管，在源极焊盘SP之下且衬底的主面即有源区域形成有结型FET1。
具体而言，pn二极管2由元件的栅极焊盘GP区域中的p阱10和形成于其上的n+层4的pn结结构构成，从p阱10直接与p+层9连接。pn二极管3由形成于p阱10中的n阱13和形成于其上的p+层5构成，从n阱13经由n+层6、接触电极15、p+层7与栅极区域p+层9相连接。即，设置有以构成n+衬底12的碳化硅为母材的pn二极管2、3。
接着，说明本实施方式1中结型FET1的动作。首先，当对栅电极14施加电压时，由二极管部(pn二极管2、3)和结型FET1分担电压。此时，电压的分担比与二极管部的电容和结型FET1的栅极电容之比成反比。即，对电容较大的一方仅施加较小的电压。在这种情况下，与栅极(栅极区域p+层9)的总面积相比，栅极焊盘GP之下制作的二极管部的面积非常小，因此与结型FET1的栅极相比，二极管部的电容非常小，电压的大部分施加给二极管部。二极管部的总电容由反向的pn二极管2和正向的pn二极管3的电容之和来确定，但反向的pn二极管2的耗尽层较宽，电容变得非常小，因此电压分担由正向的pn二极管3的电容来确定。
接着，当增加栅极电压，正向的pn二极管3为导通状态时，pn二极管3几乎没有耗尽层，电容增大。由此，也对结型FET1施加电压，当进一步增加栅极电压时，结型FET1变为导通状态。
图5示出了本发明实施方式1的结型FET1的特性图。碳化硅的pn结的扩散电位大约为2.5V，因此与不设置二极管部的以往的结型FET相比，能够使阈值电压提高约2.5V。
另外，并联连接反向的pn二极管2是为了虽然在开关结型FET1时用栅极电容对电荷进行充放电，但当放电时确保电流的路径，利用开关的延迟而不使开关损失增加。即，反向的pn二极管2只要能够在开关时确保电流路径即可。因此，优选的是反向的二极管2的扩散电位较小。在本实施方式1中，与形成正向的pn二极管3的n阱13相比，形成反向的pn二极管2的p阱10的浓度变低，因此反向的pn二极管2的扩散电位小于正向的pn二极管3的扩散电位。另外，将扩散电位较小的肖特基势垒二极管用于反向的pn二极管2也是有效的。
接着，参照图6～图12按顺序说明本实施方式1的半导体器件的制造方法。图6～图12是本实施方式1的制造工序中的半导体器件的主要部分剖视图。
首先，如图6所示，在作为n+型碳化硅衬底的n+衬底12上，通过外延生长形成漂移区域n-层11。接着，通过光刻技术和离子注入，使用离子注入掩模51向预定的区域导入p型杂质，在n-层11的表面侧形成杂质区域(半导体区域)的p阱10。该p阱10成为所谓的终端(termination)。
然后，如图7所示，通过光刻技术和离子注入，使用离子注入掩模52向预定的区域导入n型的杂质，在p阱10的表面侧形成杂质区域(半导体区域)的n阱13。
接着，如图8所示，通过光刻技术和离子注入，使用离子注入掩模53向预定的区域导入p型的杂质，在p阱10的表面侧形成杂质区域(半导体区域)的p+层7，还在n阱13的表面侧形成杂质区域(半导体区域)的p+层5。
然后，如图9所示，通过光刻技术和离子注入，使用离子注入掩模54向预定的区域导入n型的杂质，在n-层11的表面侧形成杂质区域(半导体区域)的n+层8，在p阱10的表面侧形成杂质区域(半导体区域)的n+层4，还在n阱13的表面侧形成杂质区域(半导体区域)的n+层6。
如此，以如下顺序进行离子注入：首先是成为终端的p阱10、接着是成为正向的pn二极管3的阴极的n阱13、接着是成为正向的pn二极管3的阳极的p+层5和用于接触引出的p+层7、接着是成为反向的pn二极管2的阴极的n+层4、用于接触引出的n+层6以及成为源极区域的n+层8，但这些离子注入的顺序也可以调换。
接着，如图10所示，使用氧化硅膜等绝缘膜55作为掩模，在有源区域形成沟道41以后，如图11所示，通过倾斜离子注入来导入p型杂质，在n阱13的表面侧形成杂质区域(半导体区域)p+层9。
然后，若形成了全部的杂质区域，就通过高温退火激活杂质，形成接触，形成金属布线，完成半导体器件。
在此，对与本实施方式1的半导体器件不同的不设置二极管部的情况进行说明。不设置图4所示的半导体器件中的n+层4、p+层5、n+层6、n阱13、接触电极15，将p+层7作为栅电极14的引出时，为具有不设置二极管部的结型FET的半导体器件。P阱10是终端。
如上所述，不设置上述二极管部的结型FET是常闭型，但存在阈值电压较低的问题。然而，如本实施方式1的半导体器件那样，在设置二极管部的情况下栅极电压较低时，对栅电极14施加的电压的大部分施加给二极管部，结型FET1不导通，当栅极电压为二极管部的扩散电位以上时，相应的量施加在结型FET1的栅极区域即p+层9上，因此结型FETI的外观上的阈值电压上升，能增大栅极的对噪声的容限。
另外，本实施方式1的半导体器件的制造方法相对于不设置二极管部时的制造方法，对pn二极管2的p层使用终端的p阱10，在该阱10上形成n阱13。另外，与源极区域n+层8同时形成pn二极管2的n+层4和接触电极15的引出的n+层6。另外，与栅电极14的引出的p+层同时形成pn二极管3的p+层5。另外，与栅电极14同时形成接触电极15。这样，仅根据以往的工序追加1块n阱13的掩膜，就能够制作二极管部。
在本实施例1中，以沟道型说明了纵向沟道型的结型FET的情况，但在平面型和横向沟道型的标准截止结型FET中也具有同样的效果。另外，将双向的二极管制作在同一衬底上的方法除了本实施方式1以外还有很多方法，使用哪种布局或工序来制作都具有相同的效果。
(实施方式2)
在本实施方式2中，参照图13、图14，对具有结型FET来作为栅极控制型的半导体元件(开关元件、晶体管)的半导体器件进行说明。图13和图14分别示出了实施方式2的半导体器件的等效电路图、以及主要部分剖视图。
如图13和图14所示，本实施方式2的半导体器件与上述实施方式1的不同点在于，二极管部的反向二极管不是pn二极管2而是肖特基势垒二极管(schottky barrier diode)18。肖特基势垒二极管18如图14所示，在形成半导体区域的p阱10之后，成为与该p阱10具有整流特性的结，使其与金属的肖特基金属19相接触而形成。
肖特基势垒二极管18的扩散电位比pn二极管2的扩散电位小，因此具有开关、特别是栅极放电时的损失变小的特点。
(实施方式3)
在本实施方式3中，参照图15～图17对具有MISFET来作为栅极控制型的半导体元件(开关元件、晶体管)的半导体器件进行说明。图15和图16分别示出了实施方式3的半导体器件的主要部分俯视图和主要部分剖视图。图15是例如图2所示的栅极焊盘GP区域，是去掉了栅极焊盘GP的情况下的俯视图，图16示出了图15的B-B’线的剖面。另外，图17示出将本实施方式3的半导体器件应用于逆变器电路时的电路图。
如图15和图16所示，本实施方式3的半导体器件是在MISFET(例如参照图26)中，在例如图2所示的栅极焊盘GP区域制作二极管部的情况。反向的pn二极管2由n阱13和形成于n阱13中的p+层5构成。另外，正向的pn二极管3由p阱10和形成于p阱10中的n+层4构成。图10中的符号20、20’是栅极布线，与栅电极14同时形成。
由此，即使是MISFET也能够不损失开关特性而提高阈值电压。也可以使用与上述实施方式2相同的方法，将肖特基势垒二极管18应用于反向二极管。
另外，逆变器电路是指将直流转换成任意频率的交流的电路，广泛应用于电机的驱动等。其中，在需要混合动力气车或电动车的驱动等大电流的用途中，容易对栅极带来噪声。因此，将本发明应用于如图17所示的逆变器电路是特别有效的。图17中的符号21表示续流(free-wheel)二极管。
(实施方式4)
首先，在本实施方式4中，参照图18～图20对具有结型FET来作为栅极控制型的半导体元件(开关元件、晶体管)的半导体器件进行说明。图18～图20分别示出了本实施方式4的半导体器件的等效电路图、主要部分俯视图、以及主要部分剖视图。图19是例如图2所示的栅极焊盘GP区域，是去掉了栅极焊盘GP的情况下的俯视图，图20示出了图19中的C-C’线的剖面。
本实施方式4的半导体器件与上述实施方式1的不同点在于：二极管部不是以碳化硅为母材而是以多晶硅为母材。即，反向的pn二极管22和正向的pn二极管23、23’、23”是由多晶硅形成的。对于多晶硅的二极管，其扩散电位仅为0.6V左右，因此为了充分提高阈值电压而将多个正向的二极管串联连接是有效的。在本实施方式4中，串联连接了3个正向二极管，因此能够使阈值电压提高0.6×3＝1.8V左右。
在本实施方式4中，使多晶硅膜37淀积在绝缘膜36上，在该多晶硅膜37上形成二极管部，因此设置在有源区域的半导体元件不限于结型FET，也可以应用MISFET、IGBT等半导体元件。图19和图20中仅示出了设置二极管部的栅极焊盘GP区域下方。
反向的pn二极管22和正向的pn二极管23、23’、23”用绝缘膜36进行电分离，反向的pn二极管22的阳极和正向的pn二极管23”的阴极电连接在有源区域的栅极区域(栅极布线)上，反向的pn二极管22的阴极和正向的pn二极管23的阳极电连接在栅电极14即栅极焊盘GP上。另外，正向的pn二极管23、23’、23”是串联连接的，pn二极管23的阴极和pn二极管23’的阳极相连接，pn二极管23’的阴极和pn二极管23”的阳极相连接。
接着，参照图21～图24按顺序说明本实施方式4的半导体器件的制造方法。图21～图24是实施方式4的制造方法中的半导体器件的主要部分剖视图。
首先，如图21所示，在作为n+型碳化硅衬底n+衬底12上，通过外延生长形成结型FET的漂移区域n-层11之后，在有源区域形成结型FET(例如在图4中为不具有二极管部的结型FET)。该结型FET能够用与例如上述实施方式1相同的制造方法来形成。接着，在n-层11上形成例如由氧化硅构成的绝缘膜36，进而在绝缘膜36上形成n-型的多晶硅膜37。
然后，如图22所示，通过光刻技术和离子注入，使用抗蚀剂膜56向预定的区域导入p型杂质，在多晶硅膜37的一部分形成与绝缘膜36接触的p+层38。
接着，图如23所示，通过光刻技术和离子注入，使用抗蚀剂膜57作为掩模，向预定的区域导入n型杂质，在多晶硅膜37的一部分形成与绝缘膜36接触的n+层39。
然后，如图24所示，使用抗蚀剂膜(未图示)作为掩模来形成多晶硅膜37的图案之后，用绝缘膜40嵌入图案之间。接着，形成包括栅极布线20、20’的布线，完成半导体器件。
如此，本实施方式4的制造方法是在有源区域形成了半导体元件后，形成绝缘膜36、n-型的多晶硅膜37，通过离子注入和多晶硅膜37的蚀刻，能够使各pn二极管22、23、23’、23”电分离而形成。
(实施方式5)
在本实施方式5中，参照图25对具有结型FET和栅极驱动器电路来作为栅极控制型的半导体元件(开关元件、晶体管)的半导体器件进行说明。图25示出了本实施方式5的半导体器件的等效电路图。
在上述实施方式1、2中，在作为半导体器件的结型FET1中内置了二极管部，但在本实施方式5中，不是配置在结型FET1内或含有结型FET1的模块内，而是配置在控制栅极的栅极驱动电路GDR内。因此，能够将碳化硅用于半导体元件的母材，将比碳化硅价格低廉的硅用于二极管部的母材。
栅极驱动电路GDR具有在其输出侧相互反向并联连接的pn二极管24、pn二极管25、25’，与面向不具有二极管部的结型FET1’的栅极而反向连接的pn二极管24相比，正向连接的pn二极管25、25’的扩散电位较大。
在这种情况下，也与上述实施方式2同样，对于正向二极管，为了提高扩散电位而串联连接了多个pn二极管25、25’。在本实施方式5中，通过按照完成的半导体元件的阈值电压来调整串联连接pn二极管的数量，能够控制外观上的阈值电压。
在本实施方式5中，半导体器件不限于结型FET，对于嵌入沟道型MISFET、IGBT等需要调整阈值电压的元件也有效。另外，能够将扩散电位小的硅的肖特基势垒二极管用于反向的二极管24。
以上，根据实施方式具体说明了本发明人完成的发明，但本发明不限于上述实施方式，在不超出其主旨的范围内可进行各种变更。
在上述实施方式中，说明了将结型FET或MISFET作为栅极控制型的半导体元件(开关元件、晶体管)的情况，但也能够应用IGBT(Insulated Gate Bipolar Transistor)。这是因为除了衬底的漏极区域不是n+型(例如参照图26)而是p+n+型之外，IGBT是基本上与MISFET相同的结构的缘故。
本发明被广泛用于制造半导体器件的制造业。
(实施方式1)
首先，在本实施方式1中，参照图1～图4，说明具有结型FET来作为栅极控制型半导体元件(开关元件、晶体管)的半导体器件。图1～图4分别示出实施方式1的半导体器件的等效电路图、俯视图、主要部分俯视图以及主要部分剖视图。在图2中示出芯片状态的半导体器件(芯片CHP)，在该芯片CHP上设有栅极焊盘GP和源极焊盘SP。另外，图3是图2的栅极焊盘GP区域，是去掉了栅极焊盘GP的情况下的俯视图。另外，图4示出了图3的A-A’线的剖面。在本申请中，有时也将栅极焊盘GP作为栅电极、将源极焊盘SP作为源电极来说明。另外，如图4所示，设置有漏电极17来作为图2的芯片CHP的背面电极。
本实施方式1的半导体器件具有设置于有源区域的以由碳化硅构成的n+衬底(半导体衬底)12为母材的沟道(trench)型结型FET1。该结型FET1由源极区域n+层8、漂移区域n-层11、漏极区域n+衬底12、栅极区域p+层9、与栅极焊盘GP电连接的栅电极14、与源极焊盘SP电连接的源电极16、以及漏电极17构成。虽然在后面进行记述，但对于结型FET1，栅极区域p+层9和漂移区域n-层11相接合(参照图4)，利用从其接合面扩展的耗尽层进行缩窄沟道的动作。
在n+衬底12上设置有漂移区域n-层11，在本申请中，也有时将n+衬底12和n-层11合起来称为衬底。在n-层11的表面侧挖有沟道栅极用的槽，沿着该槽设置有栅极区域p+层9。另外，在n-层11的表面侧设置有成为源极区域的n+层8。另外，在衬底的主面(元件形成面)上设置有栅电极14和源电极16，在衬底的背面上设置有漏电极17。栅电极14与栅极区域p+层9电连接，源电极16与源极区域n+层8电连接，漏电极17与漏极区域n+衬底12电连接。
另外，本实施方式1的半导体器件具有二极管，具体而言具有pn二极管2、3。对于pn二极管2，阳极的p阱10与栅极区域p+层9电连接，阴极n+层4与栅电极14电连接。另外，对于pn二极管3，阴极的n阱13与栅极区域p+层9电连接，阳极p+层5与栅电极14电连接。即，从栅电极14观察栅极区域p+层9时，pn二极管2被反向连接，pn二极管3被正向连接，pn二极管2与pn二极管3并联连接。
这样，在本实施方式1中，在以碳化硅为母材的沟道型结型FET1的栅极焊盘GP区域制作使一方为反向、另一方为正向而并联连接的pn二极管2、3来作为双向的二极管。上述栅极焊盘GP与栅电极14为相同的材料，在同一层形成，且两者进行电连接。这样，在本实施方式1中，结型FET1内置有对栅极区域p+层9和栅电极14进行电连接的pn二极管2、3。另外，在图2所示的栅极焊盘GP之下且衬底的主面上形成二极管，在源极焊盘SP之下且衬底的主面即有源区域形成有结型FET1。
具体而言，pn二极管2由元件的栅极焊盘GP区域中的p阱10和形成于其上的n+层4的pn结结构构成，从p阱10直接与p+层9连接。pn二极管3由形成于p阱10中的n阱13和形成于其上的p+层5构成，从n阱13经由n+层6、接触电极15、p+层7与栅极区域p+层9相连接。即，设置有以构成n+衬底12的碳化硅为母材的pn二极管2、3。
接着，说明本实施方式1中结型FET1的动作。首先，当对栅电极14施加电压时，由二极管部(pn二极管2、3)和结型FET1分担电压。此时，电压的分担比与二极管部的电容和结型FET1的栅极电容之比成反比。即，对电容较大的一方仅施加较小的电压。在这种情况下，与栅极(栅极区域p+层9)的总面积相比，栅极焊盘GP之下制作的二极管部的面积非常小，因此与结型FET1的栅极相比，二极管部的电容非常小，电压的大部分施加给二极管部。二极管部的总电容由反向的pn二极管2和正向的pn二极管3的电容之和来确定，但反向的pn二极管2的耗尽层较宽，电容变得非常小，因此电压分担由正向的pn二极管3的电容来确定。
接着，当增加栅极电压，正向的pn二极管3为导通状态时，pn二极管3几乎没有耗尽层，电容增大。由此，也对结型FET1施加电压，当进一步增加栅极电压时，结型FET1变为导通状态。
图5示出了本发明实施方式1的结型FET1的特性图。碳化硅的pn结的扩散电位大约为2.5V，因此与不设置二极管部的以往的结型FET相比，能够使阈值电压提高约2.5V。
另外，并联连接反向的pn二极管2是为了虽然在开关结型FET1时用栅极电容对电荷进行充放电，但当放电时确保电流的路径，利用开关的延迟而不使开关损失增加。即，反向的pn二极管2只要能够在开关时确保电流路径即可。因此，优选的是反向的二极管2的扩散电位较小。在本实施方式1中，与形成正向的pn二极管3的n阱13相比，形成反向的pn二极管2的p阱10的浓度变低，因此反向的pn二极管2的扩散电位小于正向的pn二极管3的扩散电位。另外，将扩散电位较小的肖特基势垒二极管用于反向的pn二极管2也是有效的。
接着，参照图6～图12按顺序说明本实施方式1的半导体器件的制造方法。图6～图12是本实施方式1的制造工序中的半导体器件的主要部分剖视图。
首先，如图6所示，在作为n+型碳化硅衬底的n+衬底12上，通过外延生长形成漂移区域n-层11。接着，通过光刻技术和离子注入，使用离子注入掩模51向预定的区域导入p型杂质，在n-层11的表面侧形成杂质区域(半导体区域)的p阱10。该p阱10成为所谓的终端(termination)。
然后，如图7所示，通过光刻技术和离子注入，使用离子注入掩模52向预定的区域导入n型的杂质，在p阱10的表面侧形成杂质区域(半导体区域)的n阱13。
接着，如图8所示，通过光刻技术和离子注入，使用离子注入掩模53向预定的区域导入p型的杂质，在p阱10的表面侧形成杂质区域(半导体区域)的p+层7，还在n阱13的表面侧形成杂质区域(半导体区域)的p+层5。
然后，如图9所示，通过光刻技术和离子注入，使用离子注入掩模54向预定的区域导入n型的杂质，在n-层11的表面侧形成杂质区域(半导体区域)的n+层8，在p阱10的表面侧形成杂质区域(半导体区域)的n+层4，还在n阱13的表面侧形成杂质区域(半导体区域)的n+层6。
如此，以如下顺序进行离子注入：首先是成为终端的p阱10、接着是成为正向的pn二极管3的阴极的n阱13、接着是成为正向的pn二极管3的阳极的p+层5和用于接触引出的p+层7、接着是成为反向的pn二极管2的阴极的n+层4、用于接触引出的n+层6以及成为源极区域的n+层8，但这些离子注入的顺序也可以调换。
接着，如图10所示，使用氧化硅膜等绝缘膜55作为掩模，在有源区域形成沟道41以后，如图11所示，通过倾斜离子注入来导入p型杂质，在n阱13的表面侧形成杂质区域(半导体区域)p+层9。
然后，若形成了全部的杂质区域，就通过高温退火激活杂质，形成接触，形成金属布线，完成半导体器件。
在此，对与本实施方式1的半导体器件不同的不设置二极管部的情况进行说明。不设置图4所示的半导体器件中的n+层4、p+层5、n+层6、n阱13、接触电极15，将p+层7作为栅电极14的引出时，为具有不设置二极管部的结型FET的半导体器件。P阱10是终端。
如上所述，不设置上述二极管部的结型FET是常闭型，但存在阈值电压较低的问题。然而，如本实施方式1的半导体器件那样，在设置二极管部的情况下栅极电压较低时，对栅电极14施加的电压的大部分施加给二极管部，结型FET1不导通，当栅极电压为二极管部的扩散电位以上时，相应的量施加在结型FET1的栅极区域即p+层9上，因此结型FETI的外观上的阈值电压上升，能增大栅极的对噪声的容限。
另外，本实施方式1的半导体器件的制造方法相对于不设置二极管部时的制造方法，对pn二极管2的p层使用终端的p阱10，在该阱10上形成n阱13。另外，与源极区域n+层8同时形成pn二极管2的n+层4和接触电极15的引出的n+层6。另外，与栅电极14的引出的p+层同时形成pn二极管3的p+层5。另外，与栅电极14同时形成接触电极15。这样，仅根据以往的工序追加1块n阱13的掩膜，就能够制作二极管部。
在本实施例1中，以沟道型说明了纵向沟道型的结型FET的情况，但在平面型和横向沟道型的标准截止结型FET中也具有同样的效果。另外，将双向的二极管制作在同一衬底上的方法除了本实施方式1以外还有很多方法，使用哪种布局或工序来制作都具有相同的效果。
(实施方式2)
在本实施方式2中，参照图13、图14，对具有结型FET来作为栅极控制型的半导体元件(开关元件、晶体管)的半导体器件进行说明。图13和图14分别示出了实施方式2的半导体器件的等效电路图、以及主要部分剖视图。
如图13和图14所示，本实施方式2的半导体器件与上述实施方式1的不同点在于，二极管部的反向二极管不是pn二极管2而是肖特基势垒二极管(schottky barrier diode)18。肖特基势垒二极管18如图14所示，在形成半导体区域的p阱10之后，成为与该p阱10具有整流特性的结，使其与金属的肖特基金属19相接触而形成。
肖特基势垒二极管18的扩散电位比pn二极管2的扩散电位小，因此具有开关、特别是栅极放电时的损失变小的特点。
(实施方式3)
在本实施方式3中，参照图15～图17对具有MISFET来作为栅极控制型的半导体元件(开关元件、晶体管)的半导体器件进行说明。图15和图16分别示出了实施方式3的半导体器件的主要部分俯视图和主要部分剖视图。图15是例如图2所示的栅极焊盘GP区域，是去掉了栅极焊盘GP的情况下的俯视图，图16示出了图15的B-B’线的剖面。另外，图17示出将本实施方式3的半导体器件应用于逆变器电路时的电路图。
如图15和图16所示，本实施方式3的半导体器件是在MISFET(例如参照图26)中，在例如图2所示的栅极焊盘GP区域制作二极管部的情况。反向的pn二极管2由n阱13和形成于n阱13中的p+层5构成。另外，正向的pn二极管3由p阱10和形成于p阱10中的n+层4构成。图10中的符号20、20’是栅极布线，与栅电极14同时形成。
由此，即使是MISFET也能够不损失开关特性而提高阈值电压。也可以使用与上述实施方式2相同的方法，将肖特基势垒二极管18应用于反向二极管。
另外，逆变器电路是指将直流转换成任意频率的交流的电路，广泛应用于电机的驱动等。其中，在需要混合动力气车或电动车的驱动等大电流的用途中，容易对栅极带来噪声。因此，将本发明应用于如图17所示的逆变器电路是特别有效的。图17中的符号21表示续流(free-wheel)二极管。
(实施方式4)
首先，在本实施方式4中，参照图18～图20对具有结型FET来作为栅极控制型的半导体元件(开关元件、晶体管)的半导体器件进行说明。图18～图20分别示出了本实施方式4的半导体器件的等效电路图、主要部分俯视图、以及主要部分剖视图。图19是例如图2所示的栅极焊盘GP区域，是去掉了栅极焊盘GP的情况下的俯视图，图20示出了图19中的C-C’线的剖面。
本实施方式4的半导体器件与上述实施方式1的不同点在于：二极管部不是以碳化硅为母材而是以多晶硅为母材。即，反向的pn二极管22和正向的pn二极管23、23’、23”是由多晶硅形成的。对于多晶硅的二极管，其扩散电位仅为0.6V左右，因此为了充分提高阈值电压而将多个正向的二极管串联连接是有效的。在本实施方式4中，串联连接了3个正向二极管，因此能够使阈值电压提高0.6×3＝1.8V左右。
在本实施方式4中，使多晶硅膜37淀积在绝缘膜36上，在该多晶硅膜37上形成二极管部，因此设置在有源区域的半导体元件不限于结型FET，也可以应用MISFET、IGBT等半导体元件。图19和图20中仅示出了设置二极管部的栅极焊盘GP区域下方。
反向的pn二极管22和正向的pn二极管23、23’、23”用绝缘膜36进行电分离，反向的pn二极管22的阳极和正向的pn二极管23”的阴极电连接在有源区域的栅极区域(栅极布线)上，反向的pn二极管22的阴极和正向的pn二极管23的阳极电连接在栅电极14即栅极焊盘GP上。另外，正向的pn二极管23、23’、23”是串联连接的，pn二极管23的阴极和pn二极管23’的阳极相连接，pn二极管23’的阴极和pn二极管23”的阳极相连接。
接着，参照图21～图24按顺序说明本实施方式4的半导体器件的制造方法。图21～图24是实施方式4的制造方法中的半导体器件的主要部分剖视图。
首先，如图21所示，在作为n+型碳化硅衬底n+衬底12上，通过外延生长形成结型FET的漂移区域n-层11之后，在有源区域形成结型FET(例如在图4中为不具有二极管部的结型FET)。该结型FET能够用与例如上述实施方式1相同的制造方法来形成。接着，在n-层11上形成例如由氧化硅构成的绝缘膜36，进而在绝缘膜36上形成n-型的多晶硅膜37。
然后，如图22所示，通过光刻技术和离子注入，使用抗蚀剂膜56向预定的区域导入p型杂质，在多晶硅膜37的一部分形成与绝缘膜36接触的p+层38。
接着，图如23所示，通过光刻技术和离子注入，使用抗蚀剂膜57作为掩模，向预定的区域导入n型杂质，在多晶硅膜37的一部分形成与绝缘膜36接触的n+层39。
然后，如图24所示，使用抗蚀剂膜(未图示)作为掩模来形成多晶硅膜37的图案之后，用绝缘膜40嵌入图案之间。接着，形成包括栅极布线20、20’的布线，完成半导体器件。
如此，本实施方式4的制造方法是在有源区域形成了半导体元件后，形成绝缘膜36、n-型的多晶硅膜37，通过离子注入和多晶硅膜37的蚀刻，能够使各pn二极管22、23、23’、23”电分离而形成。
(实施方式5)
在本实施方式5中，参照图25对具有结型FET和栅极驱动器电路来作为栅极控制型的半导体元件(开关元件、晶体管)的半导体器件进行说明。图25示出了本实施方式5的半导体器件的等效电路图。
在上述实施方式1、2中，在作为半导体器件的结型FET1中内置了二极管部，但在本实施方式5中，不是配置在结型FET1内或含有结型FET1的模块内，而是配置在控制栅极的栅极驱动电路GDR内。因此，能够将碳化硅用于半导体元件的母材，将比碳化硅价格低廉的硅用于二极管部的母材。
栅极驱动电路GDR具有在其输出侧相互反向并联连接的pn二极管24、pn二极管25、25’，与面向不具有二极管部的结型FET1’的栅极而反向连接的pn二极管24相比，正向连接的pn二极管25、25’的扩散电位较大。
在这种情况下，也与上述实施方式2同样，对于正向二极管，为了提高扩散电位而串联连接了多个pn二极管25、25’。在本实施方式5中，通过按照完成的半导体元件的阈值电压来调整串联连接pn二极管的数量，能够控制外观上的阈值电压。
在本实施方式5中，半导体器件不限于结型FET，对于嵌入沟道型MISFET、IGBT等需要调整阈值电压的元件也有效。另外，能够将扩散电位小的硅的肖特基势垒二极管用于反向的二极管24。
以上，根据实施方式具体说明了本发明人完成的发明，但本发明不限于上述实施方式，在不超出其主旨的范围内可进行各种变更。
在上述实施方式中，说明了将结型FET或MISFET作为栅极控制型的半导体元件(开关元件、晶体管)的情况，但也能够应用IGBT(Insulated Gate Bipolar Transistor)。这是因为除了衬底的漏极区域不是n+型(例如参照图26)而是p+n+型之外，IGBT是基本上与MISFET相同的结构的缘故。
本发明被广泛用于制造半导体器件的制造业。