具有凹陷场板的半导体器件及其制作方法转让专利
申请号 : CN200680048949.2
文献号 : CN101346819B
文献日 : 2010-11-03
发明人 : 简·雄斯基
申请人 : NXP股份有限公司
摘要 :
权利要求 :
1.一种制作半导体器件的方法，所述半导体器件是具有依次纵向排列的源极、本体、延伸漏极和漏极区的功率FET(4)器件，所述方法包括：提供具有硅器件层(10)的衬底(2)；
形成由绝缘体(18)填充的多个沟槽(14)，所述多个沟槽围绕硅器件层中纵向延伸的场区(28)；
处理硅器件层的场区(28)使其导电，从而场区(28)形成纵向场板；和通过如下步骤形成与沟槽(14)相邻纵向延伸、且通过填充有绝缘体的沟槽(14)与场区(28)分离的有源器件(4)，其中本体区(46)与源极区(34，4D)相邻，延伸漏极区(50)在本体区(46)和漏极区(42)之间纵向延伸通过场区(28)，并且通过填充有绝缘体(18)的沟槽(14)与场区(28)分离：掺杂贯穿硅器件层厚度的本体形成区(21)，以具有第一导电类型，其中本体形成区(21)至少包括最终完成器件中的本体区(46)；
掺杂浅源极区(34)到小于硅器件层(10)厚度的深度，以具有与第一导电类型相反的第二导电类型，从而在部分本体形成区(21)上形成浅源极区(34)；
通过重掺杂漏极区(42)使其导电形成漏极区(42)，留下漏极区(42)和本体形成区之间的区域作为延伸漏极区(50)，源极区(34，40)和延伸漏极区(50)之间的本体形成区(21)形成本体区(46)；以及在本体区(46)上形成绝缘栅极(26)；
还包括：穿过半导体器件层的整个厚度掺杂接触区(60)，其包括与深源极区(40)横向相邻的体接触区(61)，体接触区(61)与本体形成区(21)接触，并具有第一导电类型，从而形成与本体形成区(21)接触的导电接触区(60)，并因此形成与由晶体管(34)中的本体形成区所形成的本体区(46)的电连接，使浅源极区与绝缘栅极(26)相邻；
其中，在形成漏极区(42)的步骤中，贯穿硅器件层(10)的厚度形成与浅源极区(34)接触的深源极区(40)，从而深和浅源极区一起形成源极区(34，40)；以及浅源极区(34)位于深源极区(40)和绝缘栅极(26)之间、在第一主表面处宽度比深源极区(40)大。
2.根据权利要求1所述的方法，其中，所述衬底包括在绝缘层(12)上的硅器件层(10)，并且形成多个沟槽的步骤形成穿过硅器件层的整个厚度到绝缘层(12)的沟槽。
3.根据权利要求1所述的方法，还包括在形成围绕场区(28)的多个沟槽(14)后加深沟槽(104)以形成深沟槽(108)和使用绝缘体(110)填充深沟槽(108)的步骤。
4.根据权利要求3所述的方法，包括在形成围绕场区(28)的多个沟槽(14)之前沉积氮化物层的步骤，其中形成多个沟槽(14)的步骤刻蚀氮化物层(102)和氮化物层(102)下的衬底(2)，其中加深沟槽(108)的步骤包括使用氮化物层作为掩模。
5.根据权利要求3所述的方法，其中，加深沟槽(104)以形成深沟槽(108)的步骤形成场区(14)下的空穴(120)，其中使用绝缘体(110)填充深沟槽(108)的步骤填充空穴。
6.根据上述任一权利要求所述的方法，其中，处理场区(28)的步骤包括重掺杂场区以使场区导电。
7.根据权利要求1至5中任一权利要求所述的方法，其中，处理场区(28)的步骤包括硅化场区以使场区导电。
8.根据权利要求1至5中任一权利要求所述的方法，其中，硅器件层(10)的厚度是200nm或更小，场区(28)的宽度是150nm或更小，并且沟槽(14)的宽度是500nm或更小。
9.根据权利要求1至5中任一权利要求所述的方法，还包括形成与场区(28)接触的场板接触(64)。
10.根据权利要求1至5中任一权利要求所述的方法，还包括在相同衬底(2)上形成多个常规有源CMOS器件(6)。
11.根据权利要求10所述的方法，其中，使用相同的步骤来形成功率FET(4)和多个常规有源CMOS器件(6)。
12.一种半导体器件，包括：
硅半导体器件层(10)；
纵向延伸的有源器件；
本体区上的绝缘栅极(26)；和
围绕与有源器件相邻纵向延伸的场区(28)的绝缘沟槽(14)；
其中，场区由硅器件层(10)的硅形成，场区(28)通过掺杂或硅化而导电；
有源器件是包括半导体器件层(12)中依次纵向排列的源极区(34，40)、本体区(46)、延伸漏极区(50)和漏极区(42)的晶体管，本体区具有与源极区(34，40)和漏极区(42)相反的导电类型；以及场区与延伸漏极区相邻纵向延伸；
源极区(34，40)包括延伸半导体器件层(10)的整个深度的深源极区(40)以及位于深源极区(40)和绝缘栅极(26)之间、在第一主表面处宽度比深源极区(40)大的浅源极区(34)；
该半导体器件还包括与深源极区(40)相邻、延伸通过半导体器件层(10)、与本体区具有相同导电类型的导电接触区(60)，本体区(46)在浅源极区(34)下延伸到导电接触区(60)以将本体区(46)电连接到导电接触区(60)。
13.根据权利要求12所述的半导体器件，还包括在硅半导体器件层下的绝缘体埋层(12)。
14.根据权利要求12所述的半导体器件，还包括在场区(28)下从绝缘沟槽(14)延伸的填充空穴(120)，所述空穴填充有绝缘体。
15.据权利要求12、13或14所述的半导体器件，其中，场区是硅半导体器件层(10)的重掺杂晶体硅。
16.根据权利要求12、13或14所述的半导体器件，其中，场区是硅化物。
17.根据权利要求12至14中任一项权利要求所述的半导体器件，还包括与场区(28)的场板接触(64)。
18.根据权利要求12至14中任一权利要求所述的半导体器件，其中，延伸漏极区(50)以及与延伸漏极区(50)相邻的绝缘沟槽(14)中至少一个逐渐减小，以具有沿纵向变化的宽度。
19.根据权利要求12至14中任一权利要求所述的半导体器件，还包括衬底(2)，其中绝缘层(12)到硅器件层下延伸，至少在延伸漏极区(50)下，但未延伸过衬底(2)的整个表面。
20.一种集成电路，包括在单个衬底(2)上集成的如权利要求12至19中任一项所述的半导体器件(4)和多个CMOS器件(6)。
21.根据权利要求20所述的集成电路，其中，半导体器件(4)包括深绝缘沟槽(108)，并且多个CMOS器件包括浅绝缘沟槽(104)。
说明书 :
技术领域
本发明涉及具有场板的半导体器件及其制作方法，特别但不限于是具有场板的场效应晶体管(FET)。
背景技术
典型地，这种部件需要20至100V乃至更高的电压。所使用的器件可以是降低表面场(RESURF)器件。这些器件包括具有调节装置的场效应晶体管(FET)，调节装置例如邻近漂移区的场板，以在晶体管截止时耗尽漂移区，从而与没有场板的同种晶体管相比，提高击穿电压。
但是，用来制作RESURF器件的技术需要使用额外的工艺步骤来把它们与常规器件如标准的先进逻辑互补金属氧化物半导体(CMOS)进行集成。
现有技术高压晶体管的一个例子由US 6,635,544(Disney)公开，其描述了多种高压结构。其中一种为形成在埋层上的横向FET，其中在FET的本体(body)和漏极之间具有多个相对轻掺杂的纵向延伸的漂移区。绝缘的场板在漂移区的每一侧平行延伸，以在电压被施加到场板，耗尽漂移区。这使得在晶体管截止时晶体管能够耐受源极和漏极之间更高的电压。
该结构受到上述问题的困扰，即，器件的制作有些困难，并且特别需要标准CMOS中不使用的额外工艺步骤。场板是通过刻蚀沟槽，在沟槽中沉积厚介电层，使用导体填充沟槽以形成场板，然后平面化沟槽而形成的。这意味着如果这种结构要与标准CMOS工艺相集成，需要增加相当大的复杂度。
进一步的困难是这种设计中的一些步骤可能与现代CMOS工艺根本不兼容。这是由于平面化之前的厚介电氧化层和导电层沉积。现代CMOS工艺对于后续步骤需要非常高的平坦度，而这难以或不可能通过平面化步骤来实现。
因此，提供一种可容易集成到标准CMOS工艺中的高压器件的制作方法以及由此形成的高压器件是有益的。
发明内容
在一个实施例中，半导体器件是晶体管，例如具有依次纵向排列的源极、本体、延伸漏极和漏极区的功率FET器件。于是，形成有源器件的步骤可包括在硅器件层中与沟槽相邻形成源极、本体、延伸漏极和漏极区，其中源极和漏极区纵向隔开，本体区与源极区相邻，延伸漏极区在本体区和漏极区之间纵向延伸通过场区，并且通过填充有绝缘体的沟槽与场区分离；以及在本体区形成绝缘栅极。
注意，术语“功率FET”只是意味着该FET应该具有比低功率逻辑FET更高的电压或功率(或二者)。实际上，击穿电压和功率实际上可以相对中等——本发明适用于具有20V或更小击穿电压的功率FET。
在实施例中，本方法在绝缘体上的器件层上执行。在这种情况下，本发明的方法只需要使用常规CMOS中绝缘层体上硅(SOI)技术存在的工艺步骤。因此，该方法能在标准工艺线上使用适当的掩模实现，并且根本不需要任何额外的非标准的工艺步骤。这是在成本和集成方面的主要优点。
在可替代实施例中，在形成围绕场区的多个沟槽后，本方法可包括加深沟槽以形成深沟槽以及使用绝缘体填充深沟槽的步骤。如此，不需SOI衬底就可以实现高压隔离。
存在很多使场区导电的备选方法。在一种方法中，处理场区的步骤包括重掺杂场区以使场区导电。
可替代地，处理场区的步骤包括硅化场区以使场区导电。
无论哪种方式，场区形成在硅器件层的初始单晶硅中，并且不需如现有技术方法(例如US 6,635,544)中那样用多晶硅填充沟槽。相反，沟槽用来限定围绕场区的绝缘区。
在优选实施例中，硅器件层的厚度为200nm或更小，场区的宽度为150nm或更小，直至工艺中可能的最小尺寸，并且沟槽的宽度是500nm或更小。
为了确保到相对薄SOI衬底的体接触，形成源极和本体区的方法可包括：
掺杂贯穿硅器件层厚度的本体形成区，以具有第一导电类型，其中本体形成区至少包括最终完成器件中的本体区；
掺杂器件的浅源极区到小于硅器件层厚度的深度，以具有与第一导电类型相反的第二导电类型，从而在部分本体形成区上形成浅源极区；和
掺杂与浅源极区相邻、且与本体形成区接触的第一导电类型的接触区，以形成与本体形成区接触的导电接触区，并因此形成与由晶体管中的本体形成区所形成的本体区的电连接。
这解决了涉及低功率CMOS和功率器件之间的差异的特定问题。在低功率CMOS器件中，本体区通常处于浮置。这虽不理想，但在这些器件中可接受。相反，在高功率器件中，本体应该被接触。本工艺提供了通过使用低功率CMOS器件中所使用的标准工艺步骤中来与p型本体区连接的手段，无需额外步骤就提供了体接触。
本方法可包括通过重掺杂漏极区使其导电形成重掺杂漏极区，留下重掺杂漏极区和本体形成区之间的区域作为延伸漏极区。
在形成重掺杂漏极区的步骤中，可贯穿硅器件层的厚度形成与浅源极区接触的深源极区。深和浅源极区一起构成源极区；本体形成区的剩余部分，也就是在源极区和延伸漏极区之间的那部分形成本体区。
本方法可包括形成与场区接触的场板接触。场区能通过包括使用适当的掺杂掩模布局连接到部分源极或本体区在内的各种方法连接到外部偏置电压。
本方法的步骤与常规CMOS工艺兼容，所以本方法还可进一步包括使用相同的工艺步骤在同一衬底上形成多个常规有源CMOS器件。这样，功率器件可以与低功率CMOS形成在相同的衬底上，且采用标准CMOS加工线而不需额外的工艺步骤。
相同的步骤可用来形成功率FET以及形成多个常规有源CMOS器件。
在另一方面，本发明涉及如权利要求16所述的半导体器件。
在一些实施例中，有源器件为晶体管。在一个实施例中，晶体管包括在半导体器件层中依次纵向排列的源极区、本体区、延伸漏极区和漏极区，本体区具有与源极区和漏极区相反的导电类型，场区与延伸漏极区相邻纵向延伸。
在一个实施例中，源极区包括延伸半导体器件层的整个深度的深源极区以及位于深源极区和绝缘栅极之间、在第一主表面处宽度比深源极区大的浅源极区，此半导体器件进一步包括与深源极区相邻、延伸通过半导体器件层、与本体区具有相同导电类型的导电接触区，本体区在浅源极区下延伸到导电接触区以将本体区电连接到导电接触区。
这样，器件包括与本体的接触。
附图说明
图1示出了根据本发明方法的第1实施例的第1阶段的俯视图；
图2示出了图1的阶段中沿B-B线的截面；
图3示出了第1实施例的方法中的又一阶段的俯视图；
图4示出了第1实施例的方法中的又一阶段的俯视图；
图5和图6示出了图4的阶段中分别沿A-A和B-B线的截面；
图7示出了第1实施例的方法中又一阶段的俯视图；
图8至图10示出了图7的阶段中的截面；
图11示出了第1实施例的方法中又一阶段的俯视图；
图12示出了第1实施例的方法中又一阶段的俯视图；
图13示出了第1实施例的方法中又一阶段的俯视图；
图14示出了图13的阶段中沿A-A线的截面；
图15示出了第1实施例的方法中又一阶段的俯视图；
图16至图18示出了图13的阶段中的截面；
图19示出了第1实施例的方法中又一阶段的俯视图；
图20示出了第1实施例的方法中最后阶段的俯视图；
图21示出了根据第1实施例的晶体管中电流流动的细节；
图22示出了本发明第2实施例的俯视图；
图23示出了本发明第3实施例的俯视图；
图24示出了本发明第4实施例的俯视图；
图25示出了本发明第5实施例的侧视图；
图26示出了本发明第6实施例的俯视图；
图27至图33示出了本发明第7实施例的视图；以及
图34至图37示出了本发明第8实施例的视图。
在不同的图和实施例中相同的参考数字代表相同或相似的部件。附图不是按比例的。
具体实施方式
首先，如图1和图2所示，提供绝缘体上硅(SOI)衬底2，其中在绝缘层12上形成单晶硅器件层10。在此实施例中，绝缘层是氧化物埋层，但在替代实施例中，可以使用其它绝缘体上硅技术，例如蓝宝石上硅技术。
实施例中的硅器件层10是60nm厚。
如图1(俯视图)和图2(侧视图)所示，第一工艺步骤是形成U形绝缘区14。U形区使用常规CMOS工艺流中的常规浅槽隔离(STI)工艺形成，即形成浅沟槽16，然后使用氧化物18将其填充。硅器件层10的厚度足够薄，以使浅沟槽隔离工艺形成延伸穿过整个硅器件层厚度的沟槽，在此实施例中厚度是200nm或更小。
U形区14的中心在下面将称作场区28。U形14取向为使U的臂纵向延伸，所以臂之间的场区28也纵向延伸。U形区14彼此横向相邻排列，从而相邻U形区之间的有源区也纵向延伸。有源区称作器件区30，因为它用来形成器件。
然后，在第一掩模区20中实施磷(或砷)注入，以在器件的漏极端处轻掺杂n型漏极形成区19。掩模区20在图3中使用虚线表示，以表明实施注入的区域。在完成的器件中，漏极形成区19将形成延伸漏极50，并且通过进一步注入形成漏极42。
注意，描述中指出了第一、第二、第三掩模区等。典型地，它们分别是第一掩模、第二掩模和第三掩模等的区域。本领域的技术人员知道多种根据掩模区域确保构图的方法，例如通过使用光刻，因此省略这种构图的进一步细节。
该注入使用通常用来增加沟道掺杂并从而增大PMOS晶体管中阈值电压的注入物来进行，所以这也是标准工艺步骤。在该示例所使用的工艺中，剂量是5×1012cm-2，当然这依赖于所使用的标准工艺。
使用第二掩模区22，在本体形成区21中对器件的另一端进行P型掺杂(图4)——这将在最终完成的器件中形成本体(body)区46，所以使用通常用来形成CMOS体掺杂的步骤。
这些步骤导致图4中的俯视图以及图5(沿图1中A-A线)和图6(沿图1中B-B线)的侧视图所示的阶段。
然后，栅极氧化物层24被形成在器件上，并且沉积多晶硅以形成栅极26。注意，栅极26在器件区30上横向延伸，并且部分地位于U形绝缘区14上，但不在场区28上。
然后使用单独的掺杂步骤来n型掺杂第三掩模区32(图7)，包括器件区30的端部和栅极26，以掺杂多晶硅栅极26。该掺杂步骤也掺杂位于器件一端的器件区顶部以形成薄源极区34。在常规CMOS工艺中，该步骤通常用来形成n型源极/漏极外延掺杂结构，也被称为轻掺杂漏极或轻掺杂源极(LDD/LDS)结构。
这时，可选地可使用硼袋(pocket)注入(未示出)。
这导致图7至图10所示的器件结构。
然后，使用第四掩模区36，以硼注入物对场区28的顶端进行p型重掺杂(图11)。所采用的工艺与常规CMOS工艺中用来形成晶体管的p型源极/漏极外延掺杂结构区的工艺相同，这也需要浅掺杂步骤。
这时，可选地可使用磷袋注入(未示出)。
第五掩模区38用来注入漏极区(图12)和厚源极区40，都是n型重掺杂(n++)。这使用常规CMOS中用来注入n型高掺杂漏极和源极结构以在这些结构中形成NMOS晶体管的步骤。在此步骤中，在硅器件层10的整个厚度使用砷掺杂剂。在此步骤中，本体区46被限定为本体形成区21中没有在其它步骤被掺杂的剩余部分。同样，延伸漏极50被限定为漏极形成区19中没有被重掺杂以形成漏极区42的剩余部分。延伸漏极区50也被称作漂移区。
源极区由薄源极区34和厚源极区40形成，以具有相对复杂的形状——厚源极区40是横向窄，而薄源极区34相对宽，因此本体区46在没有厚源极区40的薄源极区34下延伸。这允许在后续步骤中对本体区的连接。
第六掩模区44(图13)用来在p+掺杂区60内对硅器件区的整个厚度进行p型重掺杂(p+)，从而得到图13和图14中所示的结构。这是常规CMOS中通常用来形成p型源极和漏极结构以形成PMOS晶体管的步骤。
注意，第三、第四、第五和第六掩模区的形状确保存在体接触。本体区46在薄源极区34下延伸到体接触区61，其作为p+掺杂区60的一部分，避免了浮体(floating body)。
注意，使用第六掩模区44的掺杂步骤也同样用来对场区28的整个厚度进行p+型重掺杂。
然后，第七掩模区48(图15)用来遮蔽延伸漏极区50，它是本体区46和漏极区42之间的区域，同时使用硅化物49硅化多晶硅栅极26、源极区34和漏极区42的顶部。这导致了图15至图18的结构。
在所示的实施例中，延伸漏极区50具有2μm的长度和1×1017cm-3的掺杂。延伸漏极区50和本体区46在绝缘沟槽14之间都具有100nm的宽度，场板28的宽度为80nm，且沟槽14的宽度为200nm。在现代标准CMOS工艺中，这些尺寸都是可以得到的。硅器件层10具有60nm的厚度。
本领域的技术人员将认识到，如果需要，可采用替代的尺寸和掺杂度。此外，替代的形状也是可以的。在该示例中，场板28被p型重掺杂，并且被连接到p型体接触58。然而，场板28也可以被n型重掺杂且连接到源极和源极接触54。这需要掩模形状的重新排列，尤其是薄源极区34，以保持体接触58到p型本体46的接触。
然后，使用接触掩模形成接触52(图19)，以形成与源极区34、40接触的源极接触54，与漏极区42接触的漏极接触56，与连接到场区28的重掺杂p型区60接触的p型接触58，以及与栅极26接触的栅极接触62。然后，按图20所示的图案形成金属化64。
注意，在上述实施例中，栅极接触62直接位于本体区46之上的栅极顶部上，这是不常见的，并且限制了栅极的长度。
在使用中，晶体管作为相对高压晶体管工作。电压可施加到p型接触58，至重掺杂p型区，以向场区28施加电压，其确保与场区28相邻的延伸漏极区50在晶体管截止时耗尽，并且在晶体管导通时导通。
图21示出了晶体管导通时在栅极26下从源极接触54到本体区的电流。还示出了p+型掺杂区60与本体接触的区域61。源极区34、40相对复杂的形状确保了栅极26下源自源极接触54的良好流动，同时确保了与p型本体46的良好连接，避免了浮体的问题。
计算表明晶体管具有50V的击穿电压以及50mΩmm2的导通电阻。这与使用专门结构和工艺步骤制作的最好器件的性能一样好，但是所有步骤能都能够在常规CMOS工艺线上进行。
图22示出了避免在器件的有源区接触栅极的替代实施例。栅极26延伸过器件的整个宽度。场板接触64用来连接到场区28，从而即使在栅极施加有电压时，它们仍被连接。
此实施例是特别适于生产窄(短)栅极。
在本发明的替代形式中，如图23所示，形成环形绝缘区14来代替上述的U形区。同样，使用场板接触64。
在此实施例中，可以独立地控制场区28上的电压以进一步控制器件。
可以使用多种选择来进一步提高器件性能。一种选择是逐渐减小(taper)器件区30和绝缘区14。这种改进方式如图24所示，其中示出了可变宽度的U形绝缘区14。一种可替代方法是逐渐减小器件区30，同时确保绝缘区14具有恒定的宽度——这需要逐渐减小场区28。另一种可能是使器件区30具有恒定宽度，逐渐减小绝缘区14，这也逐渐减小场区。
在上述实施例中，绝缘层12可以是在整个衬底2上延伸的绝缘层，或可替代的是仅仅在功率晶体管下而不在衬底其余部分延伸的绝缘埋层。然而，存在进一步的可能；绝缘层12可以仅被形成在漏极和延伸漏极区下。这在图25中示出，其中绝缘层12仅仅在部分器件下延伸，即在硅器件层10的漏极区42和延伸漏极区50下延伸。
所有上述实施例使用标准处理步骤。因此，它们可用于形成如上所述的FET 4以及多个常规CMOS器件6，如图26中示意性所示。上述各个工艺步骤以标准方式应用于CMOS器件6，且如上所述应用于FET 4。例如，以上描述为使用通常用来形成CMOS本体的标准处理步骤的步骤，实际上还用于形成CMOS器件6中的CMOS本底。高压器件4形成在区域72中。实际上，区域72可包括多于一个这样的高压器件4；可替代地，可设置多个区域72。
因此，例如上述的形成高压器件工艺中的第四掩模也可限定常规CMOS器件中的p型LDD区。上述的第三掩模也可用于形成常规CMOS器件中的n型LDD区。单个掩模被用来执行CMOS器件中p型LDD区的限定以及上述针对第四掩模区的步骤。同样，第五和第六掩模限定常规器件中的n型和p型HDD区。
在上述实施例中，绝缘层12用于隔离器件。然而，在可替代实施例中可以省略这层，而采用不同的方法实现隔离。
在另一实施例中，衬底2为开始点。在衬底上形成薄氧化层100，接着形成氮化物层102.
然后，采用与图1中使用的相同掩模形状，进行浅沟槽隔离步骤，限定浅沟槽104形式的U形区。此掩模是高清晰度掩模，并且使用深UV光刻。相同的掩模被用来形成在相同的衬底上所形成的任意常规CMOS器件的浅沟槽隔离，得到如图27中沿B-B的侧视图所示的器件。
接着，采用光刻胶掩模106来为高压器件限定区域72，其中沟槽将被刻蚀得更深。区域72中这些更深的沟槽将导致该区域72中接地板和延伸漏极区之间更好的隔离。图28示出了掩模106和区域72的顶视图。
然后，采用对光刻胶和氮化硅有选择性的干法刻蚀工艺进行深沟槽刻蚀步骤，得到如图29中侧视图所示的深沟槽108。这些深沟槽可具有1μm至20μm的厚度，优选在2μm以上，更优选在4μm以上且优选在10μm以下。作为经验法则，每1μm的深度大约允许承受2×20V。
然后，剥离光刻胶，使深沟槽108和被光刻胶掩模覆盖的任何浅沟槽104暴露。
然后，通过在沟槽中沉积氧化物进行填充步骤。在实施例中，这是通过使用正硅酸乙酯(TEOS)工艺填充沟槽以形成所谓的TEOS氧化物110而实现的。注意，这里使用的术语TEOS是现有技术中的常规含义，即意味着由TEOS形成的氧化物。TEOS也将在氮化物层102上形成的TEOS氧化物110。
接着，使用干法或湿法刻蚀步骤来回蚀TEOS层110，以从被光刻胶掩模106所覆盖而没有被加深的浅沟槽104中去除TEOS层，也去除氮化物层102之上的器件顶部上的TEOS层。这个步骤也使深沟槽108中的TEOS层110凹陷。结果如图30中侧视图所示。
然后，执行非保形(non-conformal)HDP氧化物沉积步骤来在浅沟槽中沉积HDP氧化层114，并且还用HDP氧化物114来填充任何深沟槽108的顶部。然后，执行化学机械抛光(CMP)刻蚀步骤以从表面去掉过多的氧化物114。然后，执行短湿法刻蚀以使氧化层114略凹陷至大约上层硅的位置，如图31所示。
TEOS是保形沉积的氧化物，因此，非常适用于填充相对深和相对窄的沟槽。由于沉积发生在侧壁上，相对薄的层足以填充深沟槽。由于沉积保形性(conformality)，表面实际上是平坦的，这使得CMP难以进行。
相反，在常规CMOS工艺中用来填充浅沟槽隔离(STI)结构的HDP氧化层是非保形沉积的，即，它从底部向上填充沟槽。由于这个原因，使用HDP氧化物填充深沟槽需要非常厚的层。因此，HDP氧化物适用于填充宽和相对浅的沟槽(如STI)。进一步，CMP工艺可容易地应用，因为表面形貌被保持了。
湿法刻蚀率(例如，使用2％HF的湿法刻蚀剂)对于HDP是缓慢的，但是对于TEOS是非常快的。2％HF化学液用在标准CMOS的许多清洁操作中，因此，STI的HDP填充有利于在接下来的处理中避免STI中氧化物的凹入。总之，TEOS适用于填充深沟槽，但由于集成原因和CMOS兼容性，并不适用于填充标准STI。
因此，尽管看起来在工艺中增加了复杂度，但是在制作中还是优选联合使用TEOS氧化物和HDP氧化物。
接着，使用湿法刻蚀去除氮化物，得到图32的结果。
然后，从如图1和2所示的开始点开始，如第一实施例中一样继续进处理。深沟槽108表明即使缺少图1中的氧化物埋层12，延伸漏极区也是与场板隔离的。
图33以侧视图示出了含有常规器件6和高压器件4的器件。深沟槽108仅仅是存在于高压区72中；常规器件仅具有在浅沟槽104中形成的常规浅沟槽隔离结构，因此常规特性没有受到不良影响。
因此，该实施例降低了根据本发明制作的器件的成本，因为其不需要相对昂贵的SOI晶片。进一步，不需要在SOI晶片上执行工艺步骤，而是可以在标准晶片上使用完全标准的工艺，这增加了工艺的普适性，因为此工艺不需要处理SOI晶片的能力。
进一步，氧化物层12的省略可以增加器件的散热性能。
因此，此可替代实施例允许许多在其它方式不可能实现的功率管理或功率放大应用。
现在参照图34至图37描述另一实施例，其使用替代的方法来避免氧化物埋层12的需要。开始点为图27中的结构，其中氮化物层102被沉积在衬底2上，并且执行浅沟槽隔离步骤来限定图1中的U形区14。
在这个实施例中，如图34所示，然后继续在氮化物上和在浅沟槽中沉积薄保护层，例如氧化物120。
然后，以与先前实施例相似的方式，使用高压光刻胶掩模106来限定高压区72。如前所述，此掩模不必为高分辨率掩模。
接着，如图35所示，执行氧化物干法刻蚀以从器件的顶部和浅沟槽104的底部去除氧化物。
然后，执行可选的沟槽刻蚀来加深浅沟槽104。
接着，如图36所示，无论是否执行可选的沟槽刻蚀，执行进一步的各向同性刻蚀，以通过形成空穴122在底部刻蚀(underetch)指状物28。
然后，使用多种方法中的一种执行氧化物填充步骤。具体地，可使用保形沉积(TEOS)或由底部向上填充(HDP)或这两者来以氧化物124填充空穴。
不一定需要使用氧化物来填充，也可以使用替代的绝缘材料。
然后，执行平面化步骤，之后执行氮化物去除湿法刻蚀，得到如图37所示的结构。
接着，以针对图3所示的步骤为起始点，如第一实施例中一样继续进行处理。
在图27至图33中的安排也可以得到相似的益处。
另一方法使用氮化物(抗氧化层)作为保护层120。然后执行上述(图34至图37)相同的步骤，并且包括更深的沟槽刻蚀。然后，代替各向同性硅刻蚀，在其它区域被氮化物层120保护的状况下，执行氧化以完全地不足氧化(underoxidize)场板区。
注意，尽管图27至图33和图34至图37的安排中使用了单个高分辨率掩模和较低分辨率掩模，也可以使用一对高分辨率掩模。本领域技术人员能够理解可以执行替代的步骤。
本领域的技术人员将认识到，为了形成PMOS晶体管而不是NMOS晶体管，上述的n型和p型区可交换。其它形式的晶体管，包括结型FET和双极型NPN或PNP晶体管也能从分别在漏极和集电极上实现高压的场区受益。
本领域的技术人员将能够理解如何根据需要修改长度、宽度和掺杂度以提供给具有不同性质的器件，例如不同击穿电压、导通电阻和尺寸。实际上，本发明的一个特别的益处就是简单地通过在标准工艺中改变掩模就能够生产不同的器件，这比设计或重新设计非标准工艺步骤要容易得多。
例如，如果需要，延伸漏极区可使用专用注入步骤被掺杂到最优水平。
所使用的掩模步骤可以根据需要而改变——具体地，如果在特定的标准工艺中可用不同的标准处理步骤，这些步骤可以用来替代上述步骤。
通过阅读本公开，其它改变和修改对于本领域技术人员是显而易见的。这样的改变和修改可以包括在半导体器件的设计、制作和使用中已知的等效和其它特征，它们可被用来补充或代替此处描述的特征。
虽然本申请中权利要求被表述为特征的特定组合，也应理解，公开的范围也包括此处明确或隐含公开的任意新特征或特征的任意新组合，或者它们的概括，无论其是否减轻了本发明所解决的相同技术问题的一些或者全部。由此，申请人指出，在本申请或由此衍生的任何进一步申请的申请过程中，新权利要求可用于阐明这些特征和/或这些特征的组合。