使用半导体微影技术制备单电子晶体管的方法

摘要

本发明提供一种使用半导体微影技术制备单电子晶体管的方法，其步骤包含：(a)在既定成型于基材(substrate)上的纳米结构筒状细孔(pore)的顶部开口上，以原子或分子态的材料堆积黏着于该顶部开口，使其顶部开口的口径逐渐缩小而形成一较原有顶部开口口径为小的纳米缩小口(reduced nano-aperture)；(b)将基材固定在水平方向，再以气体分子或原子型态的镀源材料垂直正对于该纳米缩小口，使该镀源材料穿透该纳米缩小口后，即会直接在纳米结构筒状细孔的底部基材表面上，镀着形成一个与该纳米缩小口的口径尺度相同的浮栅纳米量子点；(c)先令基材以纳米缩小口为中心向右倾斜一倾斜角度，且镀源材料输出方向不变，再次将该镀源材料穿透该纳米缩小口，即会在该浮栅纳米量子点的右侧位置的基材表面上，镀着出一漏极纳米量子点；(d)再令基材以纳米缩小口为中心向左倾斜一倾斜角度，且镀源材料输出方向不变，再次将该镀源材料穿透该纳米缩小口，即会在该浮栅纳米量子点的左侧位置的基材表面上，镀着出一源极纳米量子点；(e)以纳米缩小口的中心线作为轴心，并配合一倾斜角度而旋转一旋转角度，且镀源材料输出方向不变，即会在该浮栅的前侧位置的基材表面上，镀着出一栅极纳米量子点；(f)最后以溶剂洗涤(即湿式蚀刻wet etching)或气体腐蚀(即干式蚀刻dry etching)等方式将基材阻剂上的纳米结构筒状细孔消除，即可在基材上制备出具有纳米尺度的浮栅纳米量子点、漏极纳米量子点、源极纳米量子点与栅极纳米量子点结构的单电子晶体管。

权利要求

1.一种使用半导体微影技术制备单电子晶体管的方法，其特征在于：包含以下步骤：

(a)在成型于基材阻剂上的纳米结构筒状细孔的顶部开口上，先以原子或分子态的封口材料堆积黏着该顶部开口，使该顶部开口的口径逐渐缩小，形成一比原顶部开口的口径还小的纳米缩小口；

(b)将基材固定在水平方向，再以气体分子或原子型态的镀源材料垂直正对于该纳米缩小口，使该镀源材料穿透该纳米缩小口后，直接在纳米结构筒状细孔的底部基材表面上，镀着形成一个与该纳米缩小口的口径尺度相同的浮栅纳米量子点；

(c)先令基材以纳米缩小口为中心向右倾斜一倾斜角度，且镀源材料输出方向不变，再次将该气体分子或原子型态的镀源材料穿透该纳米缩小口，即会在该浮栅纳米量子点的右侧位置的基材表面上，镀着出一漏极纳米量子点；

(d)再令基材以纳米缩小口为中心向左倾斜一倾斜角度，且镀源材料输出方向不变，再次将该气体分子或原子型态的镀源材料穿透该纳米缩小口，即会在该浮栅纳米量子点的左侧位置的基材表面上，镀着出一源极纳米量子点；

(e)以纳米缩小口的中心线作为轴心，并配合一倾斜角度而旋转一旋转角度，且镀源材料输出方向不变，再经由气体分子或原子型态的镀源材料穿透该纳米缩小口后，即会在该浮栅纳米量子点的前侧位置的基材表面上，镀着出一栅极纳米量子点；

(f)最后以溶剂洗涤或气体腐蚀的方式将基材阻剂上的纳米结构筒状细孔消除，即可在基材上制备出具有纳米尺度的浮栅纳米量子点、漏极纳米量子点、源极纳米量子点与栅极纳米量子点结构的单电子晶体管。

2.根据权利要求1所述的使用半导体微影技术制备单电子晶体管的方法，其特征在于：该步骤(c)中的倾斜角度、步骤(d)中的倾斜角度与步骤(e)中的倾斜角度三者之间，为相等或不相等。

3.根据权利要求1所述的使用半导体微影技术制备单电子晶体管的方法，其特征在于：该步骤(e)中的倾斜角度与旋转角度，是依浮栅纳米量子点与栅极纳米量子点两者之间的距离来设定。

4.根据权利要求1所述的使用半导体微影技术制备单电子晶体管的方法，其特征在于：该浮栅纳米量子点、漏极纳米量子点、源极纳米量子点与栅极纳米量子点的材质为半导体或金属材料。

5.根据权利要求1所述的使用半导体微影技术制备单电子晶体管的方法，其特征在于：在该步骤(c)、步骤(d)及步骤(e)中，逐渐加大各倾斜角度及旋转角度，来制备出具有浮栅纳米量子点、漏极纳米线、源极纳米线与栅极纳米线的单电子晶体管。

说明书

(一)技术领域：

本发明涉及一种使用半导体微影技术制备单电子晶体管的方法，该方法与制备纳米尺度的单电子晶体管有关，特别是利用现行半导体制程中的微影技术、蚀刻技术等来制备完成，既有突破制备纳米结构设备的物理极限，又能同时满足室温操作的条件要求，精准地完成控制源极、浮栅、漏极与栅极的大小与彼此之间的相对位置，进而达到大量生产的目的。属于半导体应用技术领域。

(二)背景技术：

纳米电子学技术被视为未来新一代微电子技术的核心，主要是因为具有量子效应的纳米电子元件的工作电流为数个到数十个电子，因此其因运算工作所带来的能耗极小，与目前集成电路中的微电子元件相比，可大幅降低其能耗，且工作时间频率(即运算速度)也可以随之大幅度提高；其中，单电子晶体管(SingleElectron Transistor，SET)被视为极有潜力成为下一代微处理器的主要核心，其主要工作原理是基于库伦堵塞效应(CoulombBlockade Effect)和单电子隧道效应(Single-Electron TunnelEffect)的物理效应，并能产生一种新型纳米电子元件。

早在20世纪中期，物理理论便预期了库伦堵塞效应和单电子隧道效应，且库伦堵塞效应是1980年代固体物理所观测到的重要物理现象之一；当一个物理体的尺寸达到纳米量级时，这个体系的充电和放电过程是不连续的，也就是说，其是量子化的，充入一个电子所需的能量Ec为e2/2C(Charging Energy)，其中e为一个电子的电荷，C为该物理体系的电容，体系越小，电容C越小，能量Ec越大，所以把这个能量称为库伦堵塞能；在一个纳米体系的充放电过程中，电子无法进行连续的集体传输，而是一个一个单电子的传输，这种在纳米体系中电子的单个输送特性，就称之为库伦堵塞效应。又，如果两个量子点通过一个隧道结(Tunnel Junction)连接起来，单个电子从一个量子点穿过势垒(Tunnel Barrier)到另一个量子点的过程，称为量子穿隧效应。为了使单个电子从一个量子点隧穿到另一个量子点，这个电子的能量eV必需克服电子的库伦堵塞能Ec，亦即V＞e/2C，此处C为两个量子点之间隧道结的电容。但直到20世纪80年代后期，人们才成功地在极低温的环境下实现了利用这些效应的电子元件线路。实践晚于理论的长达几十年的主要原因是在此之前，人们的技术还无法成熟到得到非常微小的电极以及对这些电极进行精确定位。库伦堵塞效应和单电子隧道效应的直接应用就是设计和制造单电子晶体管元件。单电子晶体管元件具有能耗低，高热敏度和易于集成等突出优点，因此被认为是在传统的微电子MOS元件之后，最有发展前途的新型纳米元件之一。

图1所示的已被发表的单电子晶体管(Single ElectronTransistor，简称SET)的基本电路图，是为具有源极(source)S、漏极(drain)D与栅极(gate)G的三极体，其基本电路除包括源极S，漏极D与栅极G外，尚有一可储存电荷的浮栅(island)I，介于源极S与漏极D之间，且此储存电荷的浮栅I的电容极小，相对而言其颗粒大小为纳米级尺度，进而形成小尺寸量子点(quantum dot，QD)所特有的库仑阻塞(Coulomb Blockade)的效应，而在量子点两端则为极微小的穿透性接合(tunnel junctions)；此结构的特点是在量子点内形成不连续能级(discrete energy level)，只有当源极S、漏极D内的费米能级(Fermi level)和量子点内的能级排成一线对准时，电子才能经由量子点从源极S流至漏极D，如此便可控制每次流过的电子数目，甚至在理想状态下可达到每次只有一个电子通过，因此该源极S与浮栅I之间的距离d1、或漏极D与浮栅I之间的距离d2、或栅极G与浮栅I之间的距离d3及其自身的大小尺寸，将会影响整个单电子晶体管的性能(performance)和合格率，以现行的技术要达到前述的要求相当困难且制备的成本极为高昂，也是至今仍尚未被大量生产使用于半导体或电子产业的主要原因。

再如图2至图4所示，为习知以纳米微影制程(nano-lithography)所得的纳米结构，其制作步骤为：(A).先将预期的纳米图形Q设计于掩模(mask)M上，再将该掩模M置放于表面涂布有阻剂(resist)2的基材1上方(如图2所示)；(B).以光束e穿过掩模M上的各纳米图形Q后形成曝光，再经过显影之后，即会在基材1表面的阻剂2上生长出与原设计于掩模M上相同图形Q的纳米孔3的结构(如图3所示)；(C).以镀源装置30将气体分子或原子型态的镀源材料B直接镀着在该纳米孔3的周围与底部位置上(如图4中X和Y两视图所示)；(D).最后再以溶剂将阻剂2消除后，即可在基材1表面上得到所需纳米尺度结构的纳米点4(如图4中Z视图所示)。其中，前述的习知制做过程因受限于有光刻技术的精度极限下，使得目前最精密的纳米尺寸只能达到60～65纳米(nm)，因此转印曝光来自掩模M的纳米孔3，其纳米尺寸均在60纳米(nm)以上，相对地其制备所得到的纳米点4的纳米尺寸也是在60纳米(nm)以上，故如何突破该纳米孔3的纳米尺度，使其能更小以达到单电子晶体管所需的10纳米(nm)以下，乃是至今各个领域产业专家们所急欲解决的技术难题，同时在解决过程中又得遵守成本花费不可太高的原则，致使选择技术突破的方式相当困难，了解纳米科技的科学家或纳米技术的制备专家们，都知道要做出小于10纳米或小至1～2纳米的元件的好处，但至今仍见不到有任何好的特别方法被提出、发表或应用。

(三)发明内容：

本发明一种使用半导体微影技术制备单电子晶体管的方法，其主要目的在于：利用现有生产半导体的设备，不必改变或重新设计原有设备的精准度，即可精准地制备出纳米结构的单电子晶体管，且同时达成控制单电子晶体管中源极、浮栅、漏极与栅极的大小和彼此之间的相对位置，以及满足室温操作的条件要求，进而达到大量生产的目的。

本发明本发明一种使用半导体微影技术制备单电子晶体管的方法，包含以下步骤：

(a)在成型于基材阻剂上的纳米结构筒状细孔的顶部开口上，先以原子或分子态的封口材料堆积黏着该顶部开口，使该顶部开口的口径逐渐缩小，形成一比原顶部开口的口径还小的纳米缩小口；

(b)将基材固定在水平方向，再以气体分子或原子型态的镀源材料垂直正对于该纳米缩小口，使该镀源材料穿透该纳米缩小口后，直接在纳米结构筒状细孔的底部基材表面上，镀着形成一个与该纳米缩小口的口径尺度相同的浮栅纳米量子点；

(c)先令基材以纳米缩小口为中心向右倾斜一倾斜角度，且镀源材料输出方向不变，再次将该气体分子或原子型态的镀源材料穿透该纳米缩小口，即会在该浮栅纳米量子点的右侧位置的基材表面上，镀着出一漏极纳米量子点；

(d)再令基材以纳米缩小口为中心向左倾斜一倾斜角度，且镀源材料输出方向不变，再次将该气体分子或原子型态的镀源材料穿透该纳米缩小口，即会在该浮栅纳米量子点的左侧位置的基材表面上，镀着出一源极纳米量子点；

(e)以纳米缩小口的中心线作为轴心，并配合一倾斜角度而旋转一旋转角度，且镀源材料输出方向不变，再经由气体分子或原子型态的镀源材料穿透该纳米缩小口后，即会在该浮栅纳米量子点的前侧位置的基材表面上，镀着出一栅极纳米量子点；

(f)最后以溶剂洗涤或气体腐蚀的方式将基材阻剂上的纳米结构筒状细孔消除，即可在基材上制备出具有纳米尺度的浮栅纳米量子点、漏极纳米量子点、源极纳米量子点与栅极纳米量子点结构的单电子晶体管。

其中，该步骤(c)中的倾斜角度、步骤(d)中的倾斜角度与步骤(e)中的倾斜角度三者之间，可为相等或不相等。

其中，该步骤(e)中的倾斜角度与旋转角度，是依浮栅纳米量子点与栅极纳米量子点两者之间的距离来设定。

其中，该步骤(b)、步骤(c)、步骤(d)及步骤(e)的施作顺序可为互换变动。

其中，该浮栅纳米量子点、漏极纳米量子点、源极纳米量子点与栅极纳米量子点的材质可为半导体或金属材料等。

其中，该步骤(b)中的镀源材料是由镀源装置所输出，与纳米缩小口之间可装设有一准直器，以帮助导引气体分子或原子型态镀源材料的行进方向更具一致性，并增加底部基材表面上所形成较小纳米尺度的纳米结构的可靠度。

其中，在该步骤(c)、步骤(d)及步骤(e)中，逐渐加大各倾斜角度及旋转角度，来制备出具有浮栅纳米量子点、漏极柰米线、源极柰米线与栅极柰米线之单电子晶体管。

其中，该漏极柰米线、源极柰米线与栅极柰米线，由步骤(c)、步骤(d)及步骤(e)中，分别调控加大其各倾斜角度及旋转角度，来制备出具有更宽末端部的漏极柰米线、源极柰米线、栅极柰米线的单电子晶体管。

本发明一种使用半导体微影技术制备单电子晶体管的方法，其有点功效在于：利用现有生产半导体的设备，不必改变或重新设计原有设备的精准度，即可精准地制备出纳米结构的单电子晶体管，且同时达成控制单电子晶体管中源极、浮栅、漏极与栅极的大小和彼此之间的相对位置，以及满足室温操作的条件要求，进而达到大量生产的目的。

(四)附图说明：

图1：为单电子晶体管的基本电路图。

图2：为习知纳米转印技术微影制程中掩模与基材的立体示意图。

图3：为图2中A-A线的剖面视图。

图4：为习知半导体微影制程制备纳米点结构的流程示意图。

图5A、图5B：为习知利用半导体微影制程所得出纳米结构圆筒状细孔的立体示意图。

图6A、图6B、图6C、图6D、图6E、图6F、图6G：为本发明纳米结构圆筒状细孔的顶部制备纳米缩小口的流程示意图。

图7：为本发明在纳米结构圆筒状细孔的顶部完成纳米缩小口的剖面示意图。

图8：为本发明在基材表面上制备单电子晶体管所需纳米量子点的作动示意图。

图9：为本发明在基材表面上制备单电子晶体管的源极纳米量子点的流程示意图。

图10：为本发明在基材表面上制备单电子晶体管的漏极纳米量子点的流程示意图。

图11：为本发明在基材表面上制备单电子晶体管的浮栅纳米量子点的流程示意图。

图12：为本发明在基材表面上制备单电子晶体管的栅极纳米量子点的流程示意图。

图13：为本发明在基材表面上完成单电子晶体管各纳米量子点的示意图。

图14：为本发明在基材表面上制备单电子晶体管的漏极纳米线的示意图。

图15：为本发明在基材表面上制备单电子晶体管的源极纳米线的示意图。

图16：为本发明在基材表面上制备单电子晶体管的栅极纳米线的示意图。

图17：为本发明在基材表面上完成具有浮栅纳米量子点、漏极柰米线、源极柰米线与栅极柰米线之单电子晶体管的示意图。

图18：为本发明制备漏极纳米线末端部加宽的作动示意图之一。

图19：为本发明制备漏极纳米线末端部加宽的作动示意图之二。

图20：为本发明制备源极纳米线末端部加宽的作动示意图之一。

图21：为本发明制备源极纳米线末端部加宽的作动示意图之二。

图22：为本发明在基材表面上完成具有末端部加宽的漏极柰米线、源极柰米线与栅极柰米线的单电子晶体管示意图。

图中标号如下：

1-基材             2-阻剂             3-纳米孔

4-纳米点           10-筒状细孔        11-顶部开口

20-纳米缩小口      30-镀源装置        40-浮栅纳米量子点

50-漏极纳米量子点                50a、50b-漏极柰米线

60-源极纳米量子点                60a、60b-源极柰米线

70-栅极纳米量子点                70a、70b-栅极柰米线

A-封口材料         B-镀源材料    C-电容    D-漏极

G-栅极             I-浮栅        M-掩模    Q-纳米图形

R-旋转倾斜台       S-源极        Y-准直器

θ、θ1、θ2、θ4、θ5-倾斜角度

Φ、Φ1、Φ2、Φ3、Φ4-旋转角度

(五)实施方式：

如图5A、图5B所示，为习知半导体微影制程利用build-up或build-down等方法制程中所得出的既有纳米结构筒状细孔10，该习知纳米结构筒状细孔10的最小尺寸只能达到60纳米(nm)或60纳米(nm)以上，其制备方式可选择包括光刻微影技术、纳米转印技术(nano imprinting)、分子束磊晶技术(MBE)、化学气相沉积技术(MOVCD)等的任一种方式来达成。

如图5A至图13所示，本发明一种使用半导体微影技术制备单电子晶体管的方法，其步骤包含如下：

(a)在既定成型于基材(substrate)1阻剂(resist)2上的纳米结构筒状细孔(pore)10的顶部开口11上(如图5A、图5B中的B-B视图所示)，先以原子或分子态的封口材料A堆积黏着于该顶部开口11，使该顶部开口11的口径逐渐缩小，形成一比原顶部开口的口径还小的纳米缩小口(reduced nano-aperture)20(如图6G和图7所示)；

(b)将基材1固定在水平方向，再以气体分子或原子型态的镀源材料B垂直正对于该纳米缩小口20，使该镀源材料B穿透该纳米缩小口20后，即会直接在纳米结筒状细孔10的底部基材1表面上，镀着形成一个与该纳米缩小口20的口径尺度相同的浮栅纳米量子点40(如图9所示)；

(c)先令基材1以纳米缩小口20为中心向右倾斜一倾斜角度θ1，且镀源材料B输出方向不变，再次将该气体分子或原子型态的镀源材料B穿透该纳米缩小口20，即会在该浮栅纳米量子点40的右侧位置的基材1表面上，镀着出一漏极纳米量子点50(如图10和图10中2-2剖视图所示)；

(d)再令基材1以纳米缩小口20为中心向左倾斜一倾斜角度θ2，且镀源材料B输出方向不变，再次将该气体分子或原子型态的镀源材料B穿透该纳米缩小口20，即会在该浮栅纳米量子点40的左侧位置的基材1表面上，镀着出一源极纳米量子点60(如图11和图11中3-3剖视图所示)；

(e)以纳米缩小口20的中心线作为轴心，并配合一倾斜角度θ并旋转一旋转角度Φ，且镀源材料B输出方向不变，再经由气体分子或原子型态的镀源材料B穿透该纳米缩小口20后，即会在该浮栅纳米量子点40的前侧位置的基材1表面上，镀着出一栅极纳米量子点70(如图12和图12中4-4剖视图所示)；

(f)最后以溶剂洗涤(即湿式蚀刻wet etching)或气体腐蚀(即干式蚀刻dry etching)等方式将基材1阻剂2上的纳米结构筒状细孔10消除，即可在基材1上制备出具有纳米尺度的浮栅纳米量子点40、漏极纳米量子点50、源极纳米量子点60与栅极纳米量子点70结构的单电子晶体管(如图13及其相对应上视图所示)。

其中，当步骤(c)中的倾斜角度θ1与步骤d中的倾斜角度θ2为相等时，则反应在镀着于基材1表面上该浮栅纳米量子点40与漏极纳米量子点50之间的距离d2，就会等于该浮栅纳米量子点40与源极纳米量子点60之间的距离d1(如图13所示)；另该浮栅纳米量子点40与栅极纳米量子点70之间的距离d3则是透过旋转角度Φ的大小来控制(如图12中4-4剖视图所示)，因此，在倾斜角度θ1、θ2与旋转角度Φ可调控定位下，即可使该源极纳米量子点60、漏极纳米量子点50、浮栅纳米量子点40与栅极纳米量子点70之间的距离大小，或是单位面积上所需要的密度等要求均能非常精准地达成，甚至各个量子点如被要求各自有不同材质成份时(例如：半导体、金属等材料)，也仅需透过选用不同的镀源材料B来搭配即可满足要求，使得本发明的适用范围与应用扩充性极广，且其均又都是在室温下可操作，故整体的效益相当高但却又价廉。

前述步骤(b)、步骤(c)、步骤(d)及步骤(e)的施作顺序并非固定不变，当选择步骤(c)首先做为完成漏极纳米量子点50时，其它的浮栅纳米量子点40、源极纳米量子点60与栅极纳米量子点70，仍可依倾斜角度和旋转角度的调控来接续完成，且其最终的结果均相同。

前述步骤(a)中在纳米结构筒状细孔10的顶部开口11所形成纳米缩小口20的施作方式图6A、图6B、图6C、图6D、图6E、图6F、图6G所示，其步骤包含：

(1)先将基材1置放固定于具有三维空间倾斜角度及旋转功能的旋转倾斜台R上，并调整该旋转倾斜台R成一倾斜角度θ(如图6A所示，即该纳米结构筒状细孔10的顶部开口11中心轴线与镀源装置30的输出方向的夹角度值为90°-θ)，使得原子或分子态的封口材料A能在纳米结构筒状细孔10的顶部开口11的最底端口缘位置(如图6A所对应侧视图的图号A所标示之处)上，产生局部堆积封口的结果(如图6A及其所对应的侧视图所示)；

(2)令该旋转倾斜台R固定在该倾斜角度θ的倾斜位置上，再经逐渐旋转该旋转倾斜台R一圈后(如图6B、图6C、图6D、图6E、图6F及其各自所对应的各侧视图所示)，则该原子或分子态的封口材料A 即可在纳米结构筒状细孔10的顶部开口11上堆积出比顶部开口11的口径要小的纳米缩小口20(如图6G及其对应的侧视图所示)。

在前述步骤(2)中，另可对该旋转倾斜台R增加旋转的圈数，以获得更小口径的纳米缩小口20，且该纳米缩小口20的口径大小可利用市售的膜厚计来做实时的度量监测，以作为控制旋转倾斜台R旋转速度快慢的依据，因而能达成所预期口径大小的纳米缩小口20，好符合单电子晶体管中各浮栅纳米量子点40、漏极纳米量子点50、源极纳米量子点60与栅极纳米量子点70所需纳米尺寸规格的结构。

在前述步骤(a)中的气体分子或原子型态镀源材料B是由镀源装置30所提供输出，为使得气体分子或原子型态的镀源材料B能以直线路径方式穿透过纳米缩小口20，可于该镀源装置30与纳米缩小口20之间加装一准直器Y(如图8所示)，能有助于导引该气体分子或原子型态镀源材料B的行进方向更为一致性，进而增加底部基材1表面上所形成各浮栅纳米量子点40、漏极纳米量子点50、源极纳米量子点60与栅极纳米量子点70的可靠度。

如图14至图17所示，为使漏极柰米量子点50、源极纳米量子点60与栅极纳米量子点70能与其它电子元件或导线行兼容导接，必须加大或加宽其尺寸，则在前述步骤(c)中，更可将该向右倾斜的倾斜角度θ4逐渐加大，使该气体分子或原子型态的镀源材料B不断地经由柰米缩小口20，而逐渐堆积镀着形成条状的漏极柰米线50a(如图14和图14中5-5剖视图所示)；同样地，该步骤d中，更可将该向左倾斜的倾斜角度θ5逐渐加大，使该气体分子或原子型态的镀源材料B不断地经由柰米缩小口20，而逐渐堆积镀着形成条状的源极柰米线60a(如图15和图15中6-6剖视图所示)；而该步骤(e)中，更可将该倾斜角度逐渐加大，并配合旋转角度Φ，使该气体分子或原子型态的镀源材料B不断地经由柰米缩小口20，而逐渐堆积镀着形成条状的栅极柰米线70a(如图16和图16中7-7剖视图所示)；经由前述步骤的施作，即可获得具有与其它电子元件或导线兼容导接功能的单电子晶体管。

如图18至图22所示，为使得前述中该漏极柰米线50a、源极柰米线60a、栅极柰米线70a三者的末端部加宽，更可在步骤(c)、步骤(d)及步骤(e)中，分别调控加大旋转角度Φ1、Φ2、Φ3、Φ4，即可获得具有更宽末端部漏极柰米线50b、源极柰米线60b、栅极柰米线70b之单电子晶体管。

综上所述，采用本发明制备单电子晶体管的方式，可透过调控适当的倾斜角与旋转角以及纳米缩小孔孔径等参数，即能精确地控制其源极、漏极、浮栅与栅极等量子点间的位置、大小、成份以及密度等条件，且其均是在室温下来操作，并且与现今的半导体微影制程兼容，故变得极为简易且，制备成本低廉又达到大量生产，确实是制备单电子晶体管技术上的一大突破。