用于字符线多重平坦化的阶梯式多重回蚀工艺转让专利
申请号 : CN200810132082.X
文献号 : CN101355050B
文献日 : 2010-09-29
发明人 : 刘世昌 , 刘源鸿 , 蔡嘉雄
申请人 : 台湾积体电路制造股份有限公司
摘要 :
本发明涉及一种蚀刻多晶硅材料以避免形成异常多晶硅截面轮廓(profile)的方法，至少包含提供具有字符线(word line)的基板，并在基板及字符在线沉积多晶硅层；接着在多晶硅层上沉积有机底部抗反射层(Bottom AntireflectiveCoating，BARC)；接着执行阶梯式蚀刻以去除底部抗反射层及一部分的多晶硅层。阶梯式蚀刻包含一系列的蚀刻循环，每一循环包含蚀穿(breakthrough etch)与软性着陆蚀刻(soft landing etch)，蚀穿及软性着陆蚀刻是使用不同蚀刻气体、功率(source power)及偏压功率(bias power)、压力、气流速率及时间来执行，阶梯式蚀刻会产生平滑而不具有陡峭台阶(abrupt steps)的多晶硅表面。
权利要求 :
1.一种字符线蚀刻的方法，其特征在于，该方法至少包含下述步骤：(a)图刻一字符线；
(b)在该字符在线沉积一层多晶硅；
(c)在该层多晶硅上沉积一层底部抗反射材料；
(d)使用一阶梯式蚀刻法蚀刻该底部抗反射层及该多晶硅层，该阶梯式蚀刻法会移除该底部抗反射层及一部分该多晶硅层；
(e)在该已蚀刻的多晶硅层顶部表面沉积一介电层；以及(f)在该介电层上施加一掩膜层，并蚀刻至少一图形至该多晶硅层；其中该阶梯式蚀刻法包含一第一蚀刻循环，其包含一第一蚀穿及一第一软性着陆蚀刻；以及一第二蚀刻循环，其包含一第二蚀穿及一第二软性着陆蚀刻，且其中该第一及第二蚀穿是使用四氟化碳气体来执行，而该第一及第二软性着陆蚀刻是使用溴化氢及氧化氦的复合气体来执行。
2.根据权利要求1所述的字符线蚀刻的方法，其特征在于，从截面来看该已蚀刻多晶硅层的该顶部表面，其具有至少一弯曲面。
3.根据权利要求1所述的字符线蚀刻的方法，其特征在于，沉积一层多晶硅的步骤会产生具有厚度为1500埃的一多晶硅层，而沉积一底部抗反射层的步骤会产生具有厚度为1600埃的一底部抗反射层。
4.一种蚀刻方法，其特征在于，该方法至少包含下述步骤：(a)提供上面具有许多字符线的一基板；
(b)在所述字符线上沉积一层多晶硅；
(c)在该层多晶硅上沉积一层有机旋涂式材料；
(d)使用一阶梯式蚀刻法以蚀刻该有机旋涂式材料层及该多晶硅层，该阶梯式蚀刻会去除该有机旋涂式材料层及该多晶硅层的一厚度，使该多晶硅层不会覆盖于每一个所述字符线的顶部表面；
(f)在该已蚀刻多晶硅层的顶部表面上沉积一介电层；以及(g)在该介电层上施加一掩膜层，并在该多晶硅层上蚀刻至少一图形；其中该阶梯式蚀刻包含一第一蚀刻循环，其包含一第一蚀穿及一第一软性着陆蚀刻；以及一第二蚀刻循环，其包含一第二蚀穿及一第二软性着陆蚀刻，且其中该第一及第二蚀穿是使用四氟化碳气体来执行，而该第一及第二软性着陆蚀刻是使用溴化氢及氧化氦的复合气体来执行。
5.根据权利要求4所述的蚀刻方法，其特征在于，沉积一层多晶硅的步骤会产生具有厚度为1500埃的一多晶硅层，而沉积一底部抗反射层的步骤会产生具有厚度为1600埃的一底部抗反射层。
6.一种蚀刻方法，其特征在于，该方法至少包含下述步骤：(a)提供一位于基板上的快闪存储单元，该快闪存储单元包含一字符线；
(b)在该字符线上沉积一层多晶硅；
(c)在该快闪存储单元周围表面上沉积一介电层；
(d)在该多晶硅层上沉积一有机底部抗反射层；
(e)执行一阶梯式蚀刻法将该有机底部抗反射层、该介电层及该多晶硅层的高度蚀刻到该字符线顶部表面之下；
(f)在该已蚀刻多晶硅层及该字符在线沉积一介电层；
(g)在该介电层上施加一掩膜；以及
(h)蚀刻该介电层及该多晶硅层以制造一蚀刻图形，其中该阶梯式蚀刻包含一第一蚀刻循环，其包含一第一蚀穿及一第一软性着陆蚀刻；以及一第二蚀刻循环，其包含一第二蚀穿及一第二软性着陆蚀刻，且其中该第一及第二蚀穿是使用四氟化碳气体来执行，而该第一及第二软性着陆蚀刻是使用溴化氢及氧化氦的复合气体来执行。
说明书 :
技术领域
本发明是有关于一种用于字符线多重平坦化工艺的蚀刻方法，且特别是有关于一种用于嵌入式快闪存储单元(embedded flash cell)字符线平坦化工艺的阶梯式蚀刻方法。
背景技术
快闪存储单元是电可擦写(electrically erased)且可再编程(reprogrammed)的非挥发性计算机内存(non-volatile computer memory)，此技术多用于记忆卡及通用序列总线快闪传动装置(USB flash drives)，如拇指传动装置(thumb drives)和便利传动装置(handy drives)，以进行计算机和其它数字产品之间的一般性数据储存及传输。快闪存储单元的成本远较电可擦写可编程只读存储器(ElectricallyErasable Programmable ROM，EEPROM)为低，因此已成为需要大量非挥发性固态内存(solid-state storage)者的主流技术，其应用例至少包含笔记型计算机、数字影音拨放器、数字相机及手机；而快闪存储单元在电视游乐器(game-console)市场也越来越普及，常用以储存游戏数据并取代EEPROM或以电池为电源的静态随机随存内存(Static RAM，SRAM)。
嵌入式快闪技术包含直接位于处理器(processor)上的闪存，如绘图芯片(graphics chip)具有嵌入式内存，而非使用分离的存储芯片。随着消费者及行动电子(mobile electronics)市场的持续成长，芯片制造业者竞相制造包含更多功能、更小特色的芯片，而其需要更进一步的嵌入式快闪技术。
除了消费者和行动电子市场，嵌入式快闪技术的使用在许多需要低功率的应用亦越来越盛行，例如微控制器核心(microcontroller cores)、高速特殊应用集成电路(Application-Specific Integrated Circuits，ASICs)和多媒体集成电路。
嵌入式芯片的生产并非无困难度，例如，由于典型快闪存储单元结构的表面构形(totography)较高，要在不伤害各别快闪存储单元的情况下来执行字符线蚀刻实为一项挑战。为了避免此伤害，可利用化学机械研磨(Chemical-Mechanical Polishing，CMP)以进行字符线多晶硅平坦化，使用此化学机械研磨工艺所产生的问题为，当执行完多重化学机械研磨之后，依旧会存在高度为800埃(angstrom)的台阶(如图2所示)，此台阶高度会导致异常氮氧化硅(SiON)厚度的产生(如图3所示)，并导致后续多重蚀刻的过程产生异常多晶硅截面轮廓，异常多晶硅截面轮廓会导致蚀刻通道长度产生变异，并降低对于蚀刻通道深度的控制。
因此，对于一种可消除和已知技术相关的非所欲台阶高度，进而减少或消除会引起异常多晶硅截面轮廓之后续异常氮氧化硅厚度的平坦化工艺存有一需求。
嵌入式快闪技术包含直接位于处理器(processor)上的闪存，如绘图芯片(graphics chip)具有嵌入式内存，而非使用分离的存储芯片。随着消费者及行动电子(mobile electronics)市场的持续成长，芯片制造业者竞相制造包含更多功能、更小特色的芯片，而其需要更进一步的嵌入式快闪技术。
除了消费者和行动电子市场，嵌入式快闪技术的使用在许多需要低功率的应用亦越来越盛行，例如微控制器核心(microcontroller cores)、高速特殊应用集成电路(Application-Specific Integrated Circuits，ASICs)和多媒体集成电路。
嵌入式芯片的生产并非无困难度，例如，由于典型快闪存储单元结构的表面构形(totography)较高，要在不伤害各别快闪存储单元的情况下来执行字符线蚀刻实为一项挑战。为了避免此伤害，可利用化学机械研磨(Chemical-Mechanical Polishing，CMP)以进行字符线多晶硅平坦化，使用此化学机械研磨工艺所产生的问题为，当执行完多重化学机械研磨之后，依旧会存在高度为800埃(angstrom)的台阶(如图2所示)，此台阶高度会导致异常氮氧化硅(SiON)厚度的产生(如图3所示)，并导致后续多重蚀刻的过程产生异常多晶硅截面轮廓，异常多晶硅截面轮廓会导致蚀刻通道长度产生变异，并降低对于蚀刻通道深度的控制。
因此，对于一种可消除和已知技术相关的非所欲台阶高度，进而减少或消除会引起异常多晶硅截面轮廓之后续异常氮氧化硅厚度的平坦化工艺存有一需求。
发明内容
本发明所要解决的技术问题在于提供一种字符线蚀刻的方法及蚀刻方法用于降低台阶高度并获得平滑多重表面(poly surface)，以降低字符线多重异常的风险。
为了实现上述目的，本发明提供一种字符线蚀刻的方法，包含下述步骤：(a)图刻(patterning)字符线；(b)在字符在线沉积一层多晶硅；(c)在多晶硅层上沉积一层底部抗反射层材料；(d)使用阶梯式蚀刻法以蚀刻底部抗反射层及多晶硅层，阶梯式蚀刻会去除底部抗反射层及一部分多晶硅层；(f)在已蚀刻多晶硅层的顶部表面上沉积介电层(dielectric layer)；以及(g)在介电层上施加掩膜层(mask layer)，并在多晶硅层上蚀刻至少一图形(feature)；其中阶梯式蚀刻包含一第一蚀刻循环，其包含一第一蚀穿及一第一软性着陆蚀刻；以及一第二蚀刻循环，其包含一第二蚀穿及一第二软性着陆蚀刻，且其中该第一及第二蚀穿是使用四氟化碳气体来执行，而该第一及第二软性着陆蚀刻是使用溴化氢及氧化氦的复合气体来执行。
为了实现上述目的，本发明还提供一种蚀刻方法，包含下述步骤：(a)提供上面具有许多字符线的基板；(b)在字符线上沉积一层多晶硅；(c)在多晶硅层上沉积一层有机旋涂式(spin-on)材料；(d)使用阶梯式蚀刻法以蚀刻有机旋涂式材料层及多晶硅层，阶梯式蚀刻会去除有机旋涂式材料层及多晶硅层的一厚度，使多晶硅层不会覆盖于每一个字符线的顶部表面；(f)在已蚀刻多晶硅层的顶部表面上沉积一介电层；以及(g)在介电层上施加掩膜层，并在多晶硅层上蚀刻至少一图形；其中阶梯式蚀刻包含一第一蚀刻循环，其包含一第一蚀穿及一第一软性着陆蚀刻；以及一第二蚀刻循环，其包含一第二蚀穿及一第二软性着陆蚀刻，且其中该第一及第二蚀穿是使用四氟化碳气体来执行，而该第一及第二软性着陆蚀刻是使用溴化氢及氧化氦的复合气体来执行。
为了实现上述目的，本发明又提供一种蚀刻方法，包含下述步骤：(a)提供位于基板上的快闪存储单元，其包含字符线；(b)在字符线上沉积一层多晶硅；(c)在快闪存储单元周围表面上沉积介电层；(d)在多晶硅层上沉积有机底部抗反射层；(e)执行阶梯式蚀刻法将有机底部抗反射层、介电层及多晶硅层的高度蚀刻到字符线顶部表面之下；(f)在已蚀刻多晶硅层及字符在线沉积介电层；(g)在介电层上施加掩膜；以及(h)蚀刻介电层及多晶硅层以制造蚀刻图形，其中阶梯式蚀刻包含一第一蚀刻循环，其包含一第一蚀穿及一第一软性着陆蚀刻；以及一第二蚀刻循环，其包含一第二蚀穿及一第二软性着陆蚀刻，且其中该第一及第二蚀穿是使用四氟化碳气体来执行，而该第一及第二软性着陆蚀刻是使用溴化氢及氧化氦的复合气体来执行。
本发明工艺简单并因此可以低成本据以实施。此外，可简易发现一具有弯曲表面的字符线多晶硅层，亦即本发明技术所产生的弯曲表面，可和化学机械研磨工艺所制造的平板式截面轮廓区分开来。再者，本发明工艺解决了与嵌入式快闪存储单元内异常多重截面轮廓相关的问题。
为了实现上述目的，本发明提供一种字符线蚀刻的方法，包含下述步骤：(a)图刻(patterning)字符线；(b)在字符在线沉积一层多晶硅；(c)在多晶硅层上沉积一层底部抗反射层材料；(d)使用阶梯式蚀刻法以蚀刻底部抗反射层及多晶硅层，阶梯式蚀刻会去除底部抗反射层及一部分多晶硅层；(f)在已蚀刻多晶硅层的顶部表面上沉积介电层(dielectric layer)；以及(g)在介电层上施加掩膜层(mask layer)，并在多晶硅层上蚀刻至少一图形(feature)；其中阶梯式蚀刻包含一第一蚀刻循环，其包含一第一蚀穿及一第一软性着陆蚀刻；以及一第二蚀刻循环，其包含一第二蚀穿及一第二软性着陆蚀刻，且其中该第一及第二蚀穿是使用四氟化碳气体来执行，而该第一及第二软性着陆蚀刻是使用溴化氢及氧化氦的复合气体来执行。
为了实现上述目的，本发明还提供一种蚀刻方法，包含下述步骤：(a)提供上面具有许多字符线的基板；(b)在字符线上沉积一层多晶硅；(c)在多晶硅层上沉积一层有机旋涂式(spin-on)材料；(d)使用阶梯式蚀刻法以蚀刻有机旋涂式材料层及多晶硅层，阶梯式蚀刻会去除有机旋涂式材料层及多晶硅层的一厚度，使多晶硅层不会覆盖于每一个字符线的顶部表面；(f)在已蚀刻多晶硅层的顶部表面上沉积一介电层；以及(g)在介电层上施加掩膜层，并在多晶硅层上蚀刻至少一图形；其中阶梯式蚀刻包含一第一蚀刻循环，其包含一第一蚀穿及一第一软性着陆蚀刻；以及一第二蚀刻循环，其包含一第二蚀穿及一第二软性着陆蚀刻，且其中该第一及第二蚀穿是使用四氟化碳气体来执行，而该第一及第二软性着陆蚀刻是使用溴化氢及氧化氦的复合气体来执行。
为了实现上述目的，本发明又提供一种蚀刻方法，包含下述步骤：(a)提供位于基板上的快闪存储单元，其包含字符线；(b)在字符线上沉积一层多晶硅；(c)在快闪存储单元周围表面上沉积介电层；(d)在多晶硅层上沉积有机底部抗反射层；(e)执行阶梯式蚀刻法将有机底部抗反射层、介电层及多晶硅层的高度蚀刻到字符线顶部表面之下；(f)在已蚀刻多晶硅层及字符在线沉积介电层；(g)在介电层上施加掩膜；以及(h)蚀刻介电层及多晶硅层以制造蚀刻图形，其中阶梯式蚀刻包含一第一蚀刻循环，其包含一第一蚀穿及一第一软性着陆蚀刻；以及一第二蚀刻循环，其包含一第二蚀穿及一第二软性着陆蚀刻，且其中该第一及第二蚀穿是使用四氟化碳气体来执行，而该第一及第二软性着陆蚀刻是使用溴化氢及氧化氦的复合气体来执行。
本发明工艺简单并因此可以低成本据以实施。此外，可简易发现一具有弯曲表面的字符线多晶硅层，亦即本发明技术所产生的弯曲表面，可和化学机械研磨工艺所制造的平板式截面轮廓区分开来。再者，本发明工艺解决了与嵌入式快闪存储单元内异常多重截面轮廓相关的问题。
附图说明
为让本发明的上述和其它特征、优点与较佳实施例能更充分揭露或据以实施，所附附图的详细说明如下，其中类似数字请参照类似元件。
图1至图4是一种用于多重字符线平坦化的传统工艺的截面图；
图5是依照本发明一实施例的一种基板截面图，许多字符线及多晶硅层形成于该基板上；
图6是将底部抗反射层沉积于图5的多晶硅层的结构图；
图7是回蚀图6的底部抗反射层及一部分多晶硅层的结构图；
图8是施加掩膜层于图7的结构图；
图9是蚀刻图8的多晶硅层并移除掩膜层的结构图。
【主要元件符号说明】
10：基板 24：字符线
12：字符线 26：多晶硅层
14：多晶硅层 28：底部抗反射层
16：台阶区域 30：介电层
18：介电层 32：掩膜
20：掩膜 34：沟渠
22：基板
图1至图4是一种用于多重字符线平坦化的传统工艺的截面图；
图5是依照本发明一实施例的一种基板截面图，许多字符线及多晶硅层形成于该基板上；
图6是将底部抗反射层沉积于图5的多晶硅层的结构图；
图7是回蚀图6的底部抗反射层及一部分多晶硅层的结构图；
图8是施加掩膜层于图7的结构图；
图9是蚀刻图8的多晶硅层并移除掩膜层的结构图。
【主要元件符号说明】
10：基板 24：字符线
12：字符线 26：多晶硅层
14：多晶硅层 28：底部抗反射层
16：台阶区域 30：介电层
18：介电层 32：掩膜
20：掩膜 34：沟渠
22：基板
具体实施方式
依照本发明一实施例，在此揭露一种阶梯式蚀刻方法，用于降低多重截面轮廓的台阶高度以获得平滑多重表面，并因而降低字符线多重异常的风险。
请参照图1，其提供上面制备有多数字符线12的基板10，接着运用如化学气相沉积(Chemical Vapor Deposition，CVD)之类的已知技术，在基板和字符在线形成多晶硅层14。接着执行平坦化工艺(如化学机械研磨)，将多晶硅层14位于字符线12上面的部分移除，而产生的结构如图2所示。可看到多晶硅层的总厚度“T”较字符线的高度“H”为薄，亦即在化学机械研磨的过程中，会在多晶硅层形成台阶区域16。在某些案例中，多晶硅层会沉积至一厚度“T”约为1500埃，而台阶高度为800埃。如图3所示，接着在沉积介电层18之后，台阶高度会导致介电层18在台阶区域16形成一异常厚度区域“TR”。在某些例子中，介电层18会在字符线12上沉积至约660埃的厚度“DT”，而介电层18位于台阶区域16的厚度“DTS”可能几乎是“DT”的两倍(例如1300埃)。当施加掩膜20并执行蚀刻时，介电层18在台阶区域16的厚层会导致异常多晶硅截面轮廓“AP”的形成。
请参照图5至图9，其是依照本发明实施例的工艺。图5是一基板22，许多浮动栅极(floating gate)及控制栅极配对(control gate pairs)24形成于基板22上面，控制栅极(即最高层)包含一连续多晶硅条带(strip)以形成用于内存装置的字符线，为求方便起见，项目24在下文表示“字符线”。利用如化学气相沉积之类的已知技术，在基板与栅极/字符线上形成多晶硅层26。多晶硅层的厚度介于约1000埃至3000埃之间(约1500埃较佳)，而栅极层24的厚度介于约3000埃至3600埃之间。接着在多晶硅层上面提供有机底部抗反射层，而底部抗反射层亦可使用其它易清除的材料，如旋涂式有机材料(光阻)，可使用适当的旋涂技术以形成底部抗反射层28。
接着使用阶梯式蚀刻工艺来移除底部抗反射层28及一部分的多晶硅层26(正好在字符线24顶部之下)，以达成如图7所示的截面轮廓。阶梯式蚀刻工艺由下述步骤所执行：
蚀刻步骤1包含使用四氟化碳(CF4)作为蚀刻气体的第一蚀穿(BT1)，第一蚀穿是在压力约为4毫托(milli-Torr，mT)，功率介于约100瓦特(Watts，W)至500瓦特之间(约300瓦特较佳)，偏压功率(bias power)介于约30瓦特至150瓦特之间(约45瓦特较佳)，蚀刻气体流速介于约30标准立方厘米/分钟(standardcubic centimeters per minute，sccm)至150sccm之间(约50sccm较佳)的情况下执行约30秒。
蚀刻步骤2为使用溴化氢(HBr)和氧化氦(HeO2)的复合气体作为蚀刻气体的第一软性着陆蚀刻(SL1)，第一软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约350瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约15秒。
蚀刻步骤3包含使用四氟化碳作为蚀刻气体的第二蚀穿(BT2)，第二蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于约30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
蚀刻步骤4包含使用溴化氢和氧化氦的复合气体作为蚀刻气体的第二软性着陆蚀刻(SL2)，第二软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约350瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约15秒。
蚀刻步骤5包含使用四氟化碳作为蚀刻气体的第三蚀穿(BT3)，第三蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
蚀刻步骤6包含使用溴化氢和氧化氦的复合气体作为蚀刻气体的第三软性着陆蚀刻(SL3)，第三软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约350瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约15秒。
蚀刻步骤7包含使用四氟化碳作为蚀刻气体的第四蚀穿(BT4)，第四蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
蚀刻步骤8包含使用溴化氢和氧化氦的复合气体作为蚀刻气体的第四软性着陆蚀刻(SL4)，第四软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约350瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约15秒。
蚀刻步骤9包含使用四氟化碳作为蚀刻气体的第五蚀穿(BT5)，第五蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
蚀刻步骤10包含使用溴化氢和氧化氦的复合气体作为蚀刻气体的第五软性着陆蚀刻(SL5)，第五软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约10秒。
蚀刻步骤11包含使用四氟化碳作为蚀刻气体的第六蚀穿(BT6)，第六蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
阶梯式蚀刻步骤1至11的结果如图7所示，底部抗反射层28及一部分多晶硅层26(正好在字符线24顶部之下)已被移除，可看到阶梯式蚀刻会产生一平滑曲线截面轮廓。请参照图8，在已蚀刻的多晶硅层26上面施加一薄介电层30。在一实施例中，介电层30包含一沉积厚度为660埃的氮氧化硅，可供替代的介电层材料为氮化硅(SiN)或化学气相沉积非晶碳(amorphous carbon)之类。接着在介电层30上面施加掩膜层32，再利用干式蚀刻技术，如硬式罩幕(hardmask)蚀刻、同步(in situ)氧灰化(ashing)再进行多重蚀刻，以提供介于字符线24之间的沟渠(trench)34(图9)，可看到介电层(氮氧化硅)30及多晶硅层26与沟渠34相邻的区域(视为区域“PP”)是正常的。
在更进一步的步骤中，可施加氮化硅层，如一氮化硅覆盖层(cap layer)，以保护芯片上的外围逻辑元件(peripheral logic elements)。在一实施例中，该氮化硅覆盖层厚度约为1600埃。若欲执行此步骤，则在沉积多晶硅层26的步骤后施加氮化硅层，当执行完阶梯式蚀刻步骤后，可将氮化硅层移除。
由上述本发明较佳实施例可知，应用本发明具有下列优点：
本发明工艺简单并因此可以低成本据以实施。此外，可简易发现一具有弯曲表面之字符线多晶硅层，亦即本发明技术所产生的弯曲表面，可和化学机械研磨工艺所制造的平板式截面轮廓区分开来。再者，本发明工艺解决了与嵌入式快闪存储单元内异常多重截面轮廓相关的问题。
虽然本发明已以多个实施例揭露如上，然其并非用以限定本发明，任何熟悉此技术的人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。
请参照图1，其提供上面制备有多数字符线12的基板10，接着运用如化学气相沉积(Chemical Vapor Deposition，CVD)之类的已知技术，在基板和字符在线形成多晶硅层14。接着执行平坦化工艺(如化学机械研磨)，将多晶硅层14位于字符线12上面的部分移除，而产生的结构如图2所示。可看到多晶硅层的总厚度“T”较字符线的高度“H”为薄，亦即在化学机械研磨的过程中，会在多晶硅层形成台阶区域16。在某些案例中，多晶硅层会沉积至一厚度“T”约为1500埃，而台阶高度为800埃。如图3所示，接着在沉积介电层18之后，台阶高度会导致介电层18在台阶区域16形成一异常厚度区域“TR”。在某些例子中，介电层18会在字符线12上沉积至约660埃的厚度“DT”，而介电层18位于台阶区域16的厚度“DTS”可能几乎是“DT”的两倍(例如1300埃)。当施加掩膜20并执行蚀刻时，介电层18在台阶区域16的厚层会导致异常多晶硅截面轮廓“AP”的形成。
请参照图5至图9，其是依照本发明实施例的工艺。图5是一基板22，许多浮动栅极(floating gate)及控制栅极配对(control gate pairs)24形成于基板22上面，控制栅极(即最高层)包含一连续多晶硅条带(strip)以形成用于内存装置的字符线，为求方便起见，项目24在下文表示“字符线”。利用如化学气相沉积之类的已知技术，在基板与栅极/字符线上形成多晶硅层26。多晶硅层的厚度介于约1000埃至3000埃之间(约1500埃较佳)，而栅极层24的厚度介于约3000埃至3600埃之间。接着在多晶硅层上面提供有机底部抗反射层，而底部抗反射层亦可使用其它易清除的材料，如旋涂式有机材料(光阻)，可使用适当的旋涂技术以形成底部抗反射层28。
接着使用阶梯式蚀刻工艺来移除底部抗反射层28及一部分的多晶硅层26(正好在字符线24顶部之下)，以达成如图7所示的截面轮廓。阶梯式蚀刻工艺由下述步骤所执行：
蚀刻步骤1包含使用四氟化碳(CF4)作为蚀刻气体的第一蚀穿(BT1)，第一蚀穿是在压力约为4毫托(milli-Torr，mT)，功率介于约100瓦特(Watts，W)至500瓦特之间(约300瓦特较佳)，偏压功率(bias power)介于约30瓦特至150瓦特之间(约45瓦特较佳)，蚀刻气体流速介于约30标准立方厘米/分钟(standardcubic centimeters per minute，sccm)至150sccm之间(约50sccm较佳)的情况下执行约30秒。
蚀刻步骤2为使用溴化氢(HBr)和氧化氦(HeO2)的复合气体作为蚀刻气体的第一软性着陆蚀刻(SL1)，第一软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约350瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约15秒。
蚀刻步骤3包含使用四氟化碳作为蚀刻气体的第二蚀穿(BT2)，第二蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于约30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
蚀刻步骤4包含使用溴化氢和氧化氦的复合气体作为蚀刻气体的第二软性着陆蚀刻(SL2)，第二软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约350瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约15秒。
蚀刻步骤5包含使用四氟化碳作为蚀刻气体的第三蚀穿(BT3)，第三蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
蚀刻步骤6包含使用溴化氢和氧化氦的复合气体作为蚀刻气体的第三软性着陆蚀刻(SL3)，第三软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约350瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约15秒。
蚀刻步骤7包含使用四氟化碳作为蚀刻气体的第四蚀穿(BT4)，第四蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
蚀刻步骤8包含使用溴化氢和氧化氦的复合气体作为蚀刻气体的第四软性着陆蚀刻(SL4)，第四软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约350瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约15秒。
蚀刻步骤9包含使用四氟化碳作为蚀刻气体的第五蚀穿(BT5)，第五蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
蚀刻步骤10包含使用溴化氢和氧化氦的复合气体作为蚀刻气体的第五软性着陆蚀刻(SL5)，第五软性着陆蚀刻是在压力约为5毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约20瓦特至100瓦特之间(约36瓦特较佳)，溴化氢流速介于约100sccm至300sccm之间(约200sccm较佳)，氧化氦流速介于约10sccm至30sccm之间(约23sccm较佳)的情况下执行约10秒。
蚀刻步骤11包含使用四氟化碳作为蚀刻气体的第六蚀穿(BT6)，第六蚀穿是在压力约为4毫托，功率介于约100瓦特至500瓦特之间(约300瓦特较佳)，偏压功率介于约30瓦特至150瓦特之间(约45瓦特较佳)，四氟化碳流速介于30sccm至150sccm之间(约50sccm较佳)的情况下执行约13秒。
阶梯式蚀刻步骤1至11的结果如图7所示，底部抗反射层28及一部分多晶硅层26(正好在字符线24顶部之下)已被移除，可看到阶梯式蚀刻会产生一平滑曲线截面轮廓。请参照图8，在已蚀刻的多晶硅层26上面施加一薄介电层30。在一实施例中，介电层30包含一沉积厚度为660埃的氮氧化硅，可供替代的介电层材料为氮化硅(SiN)或化学气相沉积非晶碳(amorphous carbon)之类。接着在介电层30上面施加掩膜层32，再利用干式蚀刻技术，如硬式罩幕(hardmask)蚀刻、同步(in situ)氧灰化(ashing)再进行多重蚀刻，以提供介于字符线24之间的沟渠(trench)34(图9)，可看到介电层(氮氧化硅)30及多晶硅层26与沟渠34相邻的区域(视为区域“PP”)是正常的。
在更进一步的步骤中，可施加氮化硅层，如一氮化硅覆盖层(cap layer)，以保护芯片上的外围逻辑元件(peripheral logic elements)。在一实施例中，该氮化硅覆盖层厚度约为1600埃。若欲执行此步骤，则在沉积多晶硅层26的步骤后施加氮化硅层，当执行完阶梯式蚀刻步骤后，可将氮化硅层移除。
由上述本发明较佳实施例可知，应用本发明具有下列优点：
本发明工艺简单并因此可以低成本据以实施。此外，可简易发现一具有弯曲表面之字符线多晶硅层，亦即本发明技术所产生的弯曲表面，可和化学机械研磨工艺所制造的平板式截面轮廓区分开来。再者，本发明工艺解决了与嵌入式快闪存储单元内异常多重截面轮廓相关的问题。
虽然本发明已以多个实施例揭露如上，然其并非用以限定本发明，任何熟悉此技术的人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。