互补式金属氧化物半导体晶体管的制作方法

摘要

本发明公开了一种互补式金属氧化物半导体(CMOS)晶体管的制作方法。该互补式金属氧化物半导体晶体管的制作方法是在完成栅极结构、轻掺杂漏极、源极/漏极掺杂区、或SEG工艺之后，分别利用回蚀刻工艺回蚀刻覆盖第一型栅极结构的硬掩模层，以减少覆盖第一型与第二型栅极结构的硬掩模层的厚度差，因此后续工艺中因移除硬掩模层对栅极结构所造成的影响，以及对侧壁子甚或STI的耗损可有效避免。

权利要求

1.一种互补式金属氧化物半导体晶体管的制作方法，包含有以下步骤：提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层；

进行源极/漏极形成工艺，在该第一型栅极结构两侧的该基底内分别形成第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底内分别形成第二型源极/漏极掺杂区；

进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该硬掩模层；

进行蚀刻工艺，通过图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽；以及进行选择性外延生长工艺，以在该凹槽内分别形成外延层。

2.如权利要求1所述的方法，还包含轻掺杂漏极掺杂工艺，进行于该源极/漏极形成工艺之前，以在该第一型栅极结构两侧的该基底内分别形成第一型轻掺杂漏极，并在该第二型栅极结构两侧的该基底内分别形成第二型轻掺杂漏极。

3.如权利要求2所述的方法，还包含一步骤，进行于该轻掺杂漏极掺杂工艺之后，以在该第一型栅极结构与该第二型栅极结构两侧分别形成侧壁子。

4.如权利要求1所述的方法，其中该硬掩模层包含有氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳化硅、含氧碳化硅、或多硅氮化硅。

5.如权利要求1所述的方法，其中该硬掩模层具有一厚度，且该厚度为400至600埃。

6.如权利要求5所述的方法，其中该回蚀刻工艺薄化该硬掩模层的范围为0至400埃。

7.如权利要求1所述的方法，其中该源极/漏极形成工艺包含有：进行第一离子注入步骤，通过图案化第一光刻胶形成该第二型源极/漏极掺杂区；

去除该图案化第一光刻胶；

进行第二离子注入步骤，通过图案化第二光刻胶形成该第一型源极/漏极掺杂区；

去除该图案化第二光刻胶；以及

利用稀释氟化氢进行湿法清洗步骤，移除残余的该光刻胶。

8.如权利要求7所述的方法，其中该回蚀刻工艺进行于形成该图案化第二光刻胶之后，利用该图案化第二光刻胶作为掩模以薄化该第一型栅极结构上的该硬掩模层。

9.如权利要求7所述的方法，其中该回蚀刻工艺进行于该第二离子注入步骤之后，利用该图案化第二光刻胶作为掩模以薄化该第一型栅极结构上的该硬掩模层。

10.如权利要求1所述的方法，其中该回蚀刻工艺包含有干蚀刻工艺或湿蚀刻工艺。

11.如权利要求1所述的方法，其中该图案化覆盖层具有一厚度，且该厚度为150至250埃。

12.如权利要求2所述的方法，其中该第一型栅极结构与该第二型栅极结构分别设置于第一有源区域与第二有源区域，且该第一有源区域与该第二有源区域通过浅沟隔离电学隔离。

13.如权利要求12所述的方法，其中该第一有源区域为P型阱，而该第二有源区域为N型阱。

14.如权利要求13所述的方法，其中该第一型轻掺杂漏极为N型轻掺杂漏极，而该第二型轻掺杂漏极为P型轻掺杂漏极。

15.如权利要求13所述的方法，其中该第一型源极/漏极掺杂区为N型源极/漏极掺杂区，而该第二型源极/漏极掺杂区为P型源极/漏极掺杂区。

16.如权利要求13所述的方法，其中该外延层包含有锗化硅。

17.如权利要求12所述的方法，其中该第一有源区域为N型阱，而该第二有源区域为P型阱。

18.如权利要求17所述的方法，其中该第一型轻掺杂漏极为P型轻掺杂漏极，而该第二型轻掺杂漏极为N型轻掺杂漏极。

19.如权利要求17所述的方法，其中该第一型源极/漏极掺杂区为P型源极/漏极掺杂区，而该第二型源极/漏极掺杂区为N型源极/漏极掺杂区。

20.如权利要求17所述的方法，其中该外延层包含有碳化硅。

21.如权利要求1所述的方法，还包含移除该图案化覆盖层与该硬掩模层的步骤，进行于形成该外延层之后。

22.如权利要求21所述的方法还包含金属硅化物工艺，进行于移除该图案化覆盖层与该硬掩模层之后。

23.一种互补式金属氧化物半导体晶体管的制作方法，包含有以下步骤：提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该第一型栅极结构与该第二型栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层；

进行轻掺杂漏极掺杂工艺，在该第一型栅极结构两侧的该基底内分别形成第一型轻掺杂漏极，并在该第二型栅极结构两侧的该基底内分别形成第二型轻掺杂漏极；

进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该硬掩模层；

进行源极/漏极形成工艺，在该第一型栅极结构两侧的该基底内分别形成第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底内分别形成第二型源极/漏极掺杂区；

进行蚀刻工艺，通过图案化覆盖层蚀刻在该第二型栅极结构两侧的该基底，以分别形成凹槽；以及进行选择性外延生长工艺，以在该凹槽内分别形成外延层。

24.如权利要求23所述的方法，其中该硬掩模层包含有氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳化硅、含氧碳化硅、多硅氮化硅。

25.如权利要求23所述的方法，其中该硬掩模层具有一厚度，且该厚度为400至600埃。

26.如权利要求25所述的方法，其中该回蚀刻工艺薄化该硬掩模层的范围为0至400埃。

27.如权利要求23所述的方法，其中该轻掺杂漏极掺杂工艺还包含有：进行第一离子注入步骤，通过图案化第一光刻胶形成该第二型轻掺杂漏极；

去除该图案化第一光刻胶；

进行第二离子注入步骤，通过图案化第二光刻胶形成该第一型轻掺杂漏极；

去除该图案化第二光刻胶；以及

利用稀释氟化氢进行湿法清洗步骤，移除残余的该光刻胶。

28.如权利要求27所述的方法，其中该回蚀刻工艺进行于形成该图案化第二光刻胶之后，利用该图案化第二光刻胶作为掩模以薄化该第一型栅极结构上的该硬掩模层。

29.如权利要求27所述的方法，其中该回蚀刻工艺进行于该第二离子注入步骤之后，利用该图案化第二光刻胶作为掩模以薄化该第一型栅极结构上的该硬掩模层。

30.如权利要求23所述的方法，其中该回蚀刻工艺包含有干蚀刻工艺或湿蚀刻工艺。

31.如权利要求23所述的方法，还包含一步骤，进行于该源极/漏极形成工艺之前，以在该第一型栅极结构与该第二型栅极结构两侧分别形成侧壁子。

32.如权利要求23所述的方法，其中该图案化覆盖层具有一厚度，且该厚度为150至250埃。

33.如权利要求23所述的方法，其中该第一型栅极结构与该第二型栅极结构分别设置于第一有源区域与第二有源区域，且该第一有源区域与该第二有源区域通过浅沟隔离电学隔离。

34.如权利要求33所述的方法，其中该第一有源区域为P型阱，而该第二有源区域为N型阱。

35.如权利要求34所述的方法，其中该第一型轻掺杂漏极为N型轻掺杂漏极，而该第二型轻掺杂漏极为P型轻掺杂漏极。

36.如权利要求34所述的方法，其中该第一型源极/漏极掺杂区为N型源极/漏极掺杂区，而该第二型源极/漏极掺杂区为P型源极/漏极掺杂区。

37.如权利要求34所述的方法，其中该外延层包含有锗化硅。

38.如权利要求33所述的方法，其中该第一有源区域为N型阱，而该第二有源区域为P型阱。

39.如权利要求38所述的方法，其中该第一型轻掺杂漏极为P型轻掺杂漏极，而该第二型轻掺杂漏极为N型轻掺杂漏极。

40.如权利要求38所述的方法，其中该第一型源极/漏极掺杂区为P型源极/漏极掺杂区，而该第二型源极/漏极掺杂区为N型源极/漏极掺杂区。

41.如权利要求38所述的方法，其中该外延层包含有碳化硅。

42.如权利要求23所述的方法，还包含移除该图案化覆盖层与该硬掩模层的步骤，进行于行该外延层之后。

43.如权利要求42所述的方法还包含金属硅化物工艺，进行于移除该图案化覆盖层与该硬掩模层之后。

44.一种互补式金属氧化物半导体晶体管的制作方法，包含有以下步骤：提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该第一型栅极结构与该第二型栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层；

进行轻掺杂漏极掺杂工艺，在该第一型栅极结构两侧的该基底内分别形成第一型轻掺杂漏极，并在该第二型栅极结构两侧的该基底内分别形成第二型轻掺杂漏极；

进行蚀刻工艺，通过图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽；

进行选择性外延生长工艺，以在该凹槽内分别形成外延层；

进行源极/漏极形成工艺，在该第一型栅极结构两侧的该基底内分别形成第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底内分别形成第二型源极/漏极掺杂区；以及进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该图案化覆盖层与该硬掩模层。

45.如权利要求44所述的方法，还包含一步骤，进行于该轻掺杂漏极掺杂工艺之后，以在该第一型栅极结构与该第二型栅极结构两侧分别形成侧壁子。

46.如权利要求44所述的方法，其中该硬掩模层包含有氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳化硅、含氧碳化硅、多硅氮化硅。

47.如权利要求44所述的方法，其中该硬掩模层具有一厚度，且该厚度为400至600埃。

48.如权利要求47所述的方法，其中该图案化覆盖层具有一厚度，且该厚度为150至250埃。

49.如权利要求48所述的方法，其中该回蚀刻工艺薄化该硬掩模层与该图案化覆盖层的范围为0至400埃。

50.如权利要求44所述的方法，其中该源极/漏极形成工艺包含有：进行第一离子注入步骤，通过图案化第一光刻胶形成该第二型源极/漏极掺杂区；

去除该图案化第一光刻胶；

进行第二离子注入步骤，通过图案化第二光刻胶形成该第一型源极/漏极掺杂区；

去除该图案化第二光刻胶；以及

利用稀释氟化氢进行湿法清洗步骤，移除残余的该光刻胶。

51.如权利要求50所述的方法，其中该回蚀刻工艺进行于该源极/漏极形成工艺之前。

52.如权利要求51所述的方法，还包含一步骤，用以形成图案化第三光刻胶，用以暴露该第一型栅极结构，并作为该回蚀刻工艺的蚀刻掩模。

53.如权利要求50所述的方法，其中该回蚀刻工艺进行于形成该图案化第二光刻胶之后，利用该图案化第二光刻胶作为掩模以薄化该第一型栅极结构上的该图案化覆盖层与该硬掩模层。

54.如权利要求50所述的方法，其中该回蚀刻工艺进行于该第二离子注入步骤之后，利用该图案化第二光刻胶作为掩模以薄化该第一型栅极结构上的该图案化覆盖层与该硬掩模层。

55.如权利要求44所述的方法，其中该回蚀刻工艺包含有干蚀刻工艺或湿蚀刻工艺。

56.如权利要求44所述的方法，其中该第一型栅极结构与该第二型栅极结构分别设置于第一有源区域与第二有源区域，且该第一有源区域与该第二有源区域通过浅沟隔离电学隔离。

57.如权利要求56所述的方法，其中该第一有源区域为P型阱，而该第二有源区域为N型阱。

58.如权利要求57所述的方法，其中该第一型轻掺杂漏极为N型轻掺杂漏极，而该第二型轻掺杂漏极为P型轻掺杂漏极。

59.如权利要求57所述的方法，其中该第一型源极/漏极掺杂区为N型源极/漏极掺杂区，而该第二型源极/漏极掺杂区为P型源极/漏极掺杂区。

60.如权利要求57所述的方法，其中该外延层包含有锗化硅。

61.如权利要求56所述的方法，其中该第一有源区域为N型阱，而该第二有源区域为P型阱。

62.如权利要求61所述的方法，其中该第一型轻掺杂漏极为P型轻掺杂漏极，而该第二型轻掺杂漏极为N型轻掺杂漏极。

63.如权利要求61所述的方法，其中该第一型源极/漏极掺杂区为P型源极/漏极掺杂区，而该第二型源极/漏极掺杂区为N型源极/漏极掺杂区。

64.如权利要求61所述的方法，其中该外延层包含有碳化硅。

65.如权利要求44所述的方法，还包含移除该图案化覆盖层与该硬掩模层的步骤，进行于形成该外延层之后。

66.如权利要求65所述的方法还包含金属硅化物工艺，进行于移除该图案化覆盖层与该硬掩模层之后。

67.一种互补式金属氧化物半导体晶体管的制作方法，包含有以下步骤：提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该第一型栅极结构与该第二型栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层；

进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该硬掩模层；

在该第一型栅极结构两侧的该基底内分别形成第一型轻掺杂漏极与第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底内分别形成第二型轻掺杂漏极与第二型源极/漏极掺杂区；

进行蚀刻工艺，通过图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽；以及进行选择性外延生长工艺，以在该凹槽内分别形成外延层。

68.如权利要求67所述的方法，其中该硬掩模层包含有氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳化硅、含氧碳化硅、多硅氮化硅。

69.如权利要求67所述的方法，还包含一形成图案化光刻胶层的步骤，进行于该回蚀刻工艺之前，以暴露该第一型栅极结构，作为该回蚀刻工艺的蚀刻掩模。

70.如权利要求67所述的方法，其中该硬掩模层具有一厚度，且该厚度为400至600埃。

71.如权利要求70所述的方法，其中该回蚀刻工艺薄化该硬掩模层的范围为0至400埃。

72.如权利要求67所述的方法，其中该回蚀刻工艺包含有干蚀刻工艺或湿蚀刻工艺。

73.如权利要求67所述的方法，还包含一步骤，进行于形成该第一型源极/漏极掺杂区与该第二型源极/漏极掺杂区之前，以在该第一型栅极结构与该第二型栅极结构两侧分别形成侧壁子。

74.如权利要求67所述的方法，其中该图案化覆盖层具有一厚度，且该厚度为150至250埃。

75.如权利要求67所述的方法，其中该第一型栅极结构与该第二型栅极结构分别设置于第一有源区域与第二有源区域，且该第一有源区域与该第二有源区域通过浅沟隔离电学隔离。

76.如权利要求75所述的方法，其中该第一有源区域为P型阱，而该第二有源区域为N型阱。

77.如权利要求76所述的方法，其中该第一型轻掺杂漏极为N型轻掺杂漏极，而该第二型轻掺杂漏极为P型轻掺杂漏极。

78.如权利要求76所述的方法，其中该第一型源极/漏极掺杂区为N型源极/漏极掺杂区，而该第二型源极/漏极掺杂区为P型源极/漏极掺杂区。

79.如权利要求76所述的方法，其中该外延层包含有锗化硅。

80.如权利要求75所述的方法，其中该第一有源区域为N型阱，而该第二有源区域为P型阱。

81.如权利要求80所述的方法，其中该第一型轻掺杂漏极为P型轻掺杂漏极，而该第二型轻掺杂漏极为N型轻掺杂漏极。

82.如权利要求80所述的方法，其中该第一型源极/漏极掺杂区为P型源极/漏极掺杂区，而该第二行源极/漏极掺杂区为N型源极/漏极掺杂区。

83.如权利要求80所述的方法，其中该外延层包含有碳化硅。

84.如权利要求67所述的方法，还包含移除该图案化覆盖层与该硬掩模层的步骤，进行于行该外延层之后。

85.如权利要求84所述的方法还包含金属硅化物工艺，进行于移除该图案化覆盖层与该硬掩模层之后。

说明书

技术领域

本发明涉及一种互补式金属氧化物半导体(complementary metal oxidesemiconductor，以下简称为CMOS)晶体管的制作方法，尤指一种利用选择性外延生长(selective epitaxial growth，SEG)的CMOS晶体管的制作方法。

背景技术

随着半导体工艺线宽的不断缩小，MOS晶体管的尺寸亦不断朝向微型化发展。针对现今半导体工艺线宽已发展至瓶颈的情况下，如何提升载流子迁移率以增加MOS晶体管的速度，已成为目前半导体技术领域中的一大课题。而目前的技术中，已有利用选择性外延生长(selective epitaxial growth，以下简称为SEG)方法，来制作MOS晶体管的源极/漏极区，以提升元件的电性表现。例如具有增高式源极/漏极(raised source/drain)的晶体管具有良好短沟道特性与低寄生电阻的优点，同时通过增高的外延层的存在，可避免形成金属硅化物时过度消耗硅基底导致漏电流的困扰；而嵌入式源极/漏极(recessed source/drain)则利用外延层与栅极沟道硅之间的应力作用，来加速载流子迁移率，并可改善漏极引发能带降低效应(drain induced barrier lowering，DIBL)与击穿(punchthrough)效应、降低截止态漏电流、以及减少功率消耗的优点。
请参考图1至图4，图1至图4为已知CMOS晶体管的制作方法的示意图。如图1所示，首先提供基底100，包含有N型阱102、P型阱104。随后在基底100上沉积多晶硅层与介电层(图未示)，并利用图案化的硬掩模层(hard mask layer)110作为蚀刻掩模，蚀刻多晶硅层，而在N型阱102与P型阱104上分别形成包含有多晶硅层与介电层的栅极结构112与114。此外，N型阱102与P型阱104之间设置有用以电学隔离的浅沟隔离(shallow trenchisolation)106。
请继续参阅图1。利用掩模(图未示)进行离子注入工艺，以在栅极结构112两侧的N型阱102中分别形成P型轻掺杂漏极(lightly doped drain，以下简称为LDD)122。随后再利用另一掩模(图未示)进行另一离子注入工艺，以在栅极114两侧的P型阱104中分别形成N型LDD 124。接下来，再在栅极结构112、114的侧壁分别形成侧壁子126。随后利用另一覆盖N型阱102的掩模(图未示)、硬掩模层110、以及侧壁子126作为离子注入工艺中的掩模，在栅极结构114与侧壁子126两侧的P型阱104中分别形成N型源极/漏极144。
请参阅图2与图3。接下来，在基底100上形成覆盖层(cap layer)130，覆盖层130覆盖P型阱104区域。覆盖层130、硬掩模层110、侧壁子126是用以作为蚀刻工艺中的蚀刻掩模，用以在栅极结构112两侧的N型阱102内分别形成如图3所示的凹槽(recess)140。
请参阅图4。随后进行SEG工艺，以在凹槽140中分别形成外延层142。外延层142的材料可为硅、锗化硅(SiGe)等。通常，在进行形成凹槽140之前，或者形成外延层142之后，是利用覆盖层130、硬掩模层110、以及侧壁子126作为掩模，进行离子注入工艺，使得SEG工艺所得的外延层142可作为源极/漏极。而为了改善半导体材料的栅极结构112、114与后续形成的接触插塞(contact plug)间的欧米接触(Ohmic contact)，接下来将覆盖P型阱104的覆盖层130与覆盖栅极结构112、114的硬掩模层110移除，而进行自动对准金属硅化物(self-aligned silicide，以下简称为Salicide)工艺，在栅极结构112、114与源极漏极142、144的表面形成金属硅化物。
请继续参阅图4。为避免硬掩模层110过薄，导致多晶硅层在SEG工艺中暴露出来，而在栅极结构112上生成不需要的外延层，硬掩模层110具有较厚的厚度。值得注意的是，位于N型阱102的硬掩模层110与侧壁子126是在蚀刻凹槽140时作为蚀刻掩模，因此栅极结构112上方的硬掩模层110的厚度会随蚀刻中所产生的耗损而减少。然而覆盖栅极结构114的硬掩模层110却因由覆盖层130保护，而不受到耗损。此外，栅极结构112上方的硬掩模层110的耗损不仅发生于蚀刻工艺中，举凡凹槽140蚀刻后清洗、以及SEG工艺前清洗等，都会耗损栅极结构112上方的硬掩模层110。因此相较于位于栅极结构114上方，由覆盖层130保护的硬掩模层110而言，两栅极结构上方的硬掩模层110具有悬殊的厚度差，此厚度差约为400至500埃(angstrom)。
请参阅图5与图6，图5与图6分别为PMOS与NMOS的扫描电子显微镜照片。如图5与图6所示，由于PMOS与NMOS上方的硬掩模层的厚度差，在同时移除硬掩模层110与覆盖层130的移除工艺中，为了完全移除P型阱104中的覆盖层130与硬掩模层110，常会使得N型阱102中的硬掩模层110不但被移除，还会伤及原本由硬掩模层110保护的栅极结构112，并耗损侧壁子126的衬垫氧化层(liner oxide)，甚至造成侧壁子126的剥落，影响后续Salicide工艺中金属硅化物生成的位置。同时移除工艺中，也可能对STI 106造成耗损，使得金属硅化物得以钻入STI 106下方，造成漏电流(current leakage)的现象。

发明内容

因此，本发明于此提供一种CMO晶体管的制作方法，以改善已知技术中因PMOS与NMOS的硬掩模层高度差造成的影响。
根据本发明的权利要求，提供一种CMO晶体管的制作方法。该方法包含有提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层。接下来进行源极/漏极形成工艺(source/drain formation)，在该第一型栅极结构两侧的该基底内分别形成第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底内分别形成第二型源极/漏极掺杂区。随后进行回蚀刻(etching back)工艺，以回蚀刻并薄化该第一型栅极结构上的该硬掩模层。之后进行蚀刻工艺，通过图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽(recess)；进行选择性外延生长(selective epitaxial growth，SEG)工艺，以在该凹槽内分别形成外延层。
根据本发明的权利要求，另提供一种CMOS晶体管的制作方法。该方法包含有以下步骤，首先提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该第一型栅极结构与该第二型栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层。接下来进行轻掺杂漏极(lightly dopeddrain，LDD)掺杂工艺，在该第一型栅极结构两侧的该基底内分别形成第一型轻掺杂漏极，并在该第二型栅极结构两侧的该基底内分别形成第二型轻掺杂漏极。进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该硬掩模层。随后进行源极/漏极形成工艺，在该第一型栅极结构两侧的该基底内分别形成第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底内分别形成第二型源极/漏极掺杂区。进行蚀刻工艺，通过图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽；并进行选择性外延生长(SEG)工艺，以在该凹槽内分别形成外延层。
根据本发明的权利要求，另提供一种CMOS晶体管的制作方法。该方法包含有以下步骤，首先提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该第一型栅极结构与该第二型栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层。随后进行轻掺杂漏极掺杂工艺，在该第一型栅极结构两侧的该基底内分别形成第一型轻掺杂漏极，并在该第二型栅极结构两侧的该基底内分别形成第二型轻掺杂漏极。接下来进行蚀刻工艺，通过图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽；并进行选择性外延生长工艺，以在该凹槽内分别形成外延层。之后进行源极/漏极形成工艺，在该第一型栅极结构两侧的该基底内分别形成第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底内分别形成第二型源极/漏极掺杂区。最后进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该图案化覆盖层与该硬掩模层。
根据本发明的权利要求，更提供一种CMOS晶体管的制作方法。该方法包含有以下步骤，首先提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该第一型栅极结构与该第二型栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层。接下来进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该硬掩模层。接下来在该第一型栅极结构两侧的该基底内分别形成第一型轻掺杂漏极与第一型源极/漏极掺杂区；并在该第二型栅极结构两侧的该基底内分别形成第二型轻掺杂漏极与第二型源极/漏极掺杂区。进行蚀刻工艺，通过图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽，并进行选择性外延生长(SEG)工艺，以在该凹槽内分别形成外延层。
根据本发明所提供的CMOS晶体管的制作方法，是在完成栅极结构、轻掺杂漏极、源极/漏极掺杂区、或SEG工艺之后，分别利用回蚀刻工艺回蚀刻覆盖第一型栅极结构的硬掩模层，以减少覆盖第一型与第二型栅极结构的硬掩模层的厚度差，因此后续工艺中因移除硬掩模层对栅极结构所造成的影响，以及对侧壁子甚或STI的耗损可有效避免。

附图说明

图1至图4为已知CMOS晶体管的制作方法的示意图。
图5与图6分别为PMOS与NMOS的扫描电子显微镜照片。
图7至图12为本发明所提供的CMO晶体管的制作方法的第一优选实施例。
图13至图15为本发明所提供的CMO晶体管的制作方法的第二优选实施例。
图16至图21为本发明所提供的CMO晶体管的制作方法的第三优选实施例。
图22至图24为本发明所提供的CMO晶体管的制作方法的第四优选实施例。
附图标记说明
100  基底              102  N型阱
104  P型阱             106  浅沟隔离
110  硬掩模层          112、114  栅极结构
122  P型轻掺杂漏极     124  N型轻掺杂漏极
126  侧壁子            144  N型源极/漏极
130  覆盖层            140  凹槽
142  外延层            200、300、400、500  基底
202、302、402、502     第一有源区域
204、304、404、504     第二有源区域
206、306、406、506     浅沟隔离
208、308、408、508     栅极介电层
210、310、410、510     栅极导电层
212、412、512  侧壁子  220、320、420、520  硬掩模层
230、330、430、530  第一型栅极结构
232、332、432、532  第一型轻掺杂漏极
234、334、434、534  第一型源极/漏极掺杂区
240、340、440、540  第二型栅极结构
242、342、442、542  第二型轻掺杂漏极
244、344、444、544  第二型源极/漏极掺杂区
250、350  图案化第一光刻胶   252、352  图案化第二光刻胶
260、460  图案化覆盖层       270、470  凹槽
272、472  外延层             454  图案化第三光刻胶
550  图案化光刻胶

具体实施方式

请参阅图7至图12，图7至图12为本发明所提供的CMO晶体管的制作方法的第一优选实施例。如图7所示，首先提供基底200，基底200内形成有至少一第一有源区域如第一型阱202、第二有源区域如第二型阱204、与形成于第一型阱202与第二型阱204间的浅沟隔离(shallow trenchisolation，以下简称为STI)206。并在第一型阱202与第二型阱204内分别形成第一型栅极结构230与第二型栅极结构240，该栅极结构分别包含有栅极介电层208、栅极导电层210、与硬掩模层220。硬掩模层220包含有氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳化硅(SiC)、含氧碳化硅(SiOC)、或多硅氮化硅(silicon-rich-nitride，SRN)等材料。其是利用化学气相沉积(chemical vapor deposition，以下简称为CVD)工艺形成于栅极导电层210上，用以定义栅极导电层210的位置，以及在后续蚀刻及清洗工艺中保护栅极导电层210。而该CVD工艺包含有等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，以下简称为PECVD)工艺、次大气压化学气相沉积(sub-atmosphere chemical vapor deposition，以下简称为SACVD)工艺、或低压气相沉积(low pressure chemical vapor deposition，以下简称为LPCVD)等。硬掩模层220具有一厚度，且该厚度约为400至600埃(angstrom)。
请继续参阅图7。进行已知的轻掺杂漏极掺杂工艺(light doped drain，LDD implantation)，在第一型栅极结构230两侧的基底200内分别形成第一型轻掺杂漏极232，并在第二型栅极结构240两侧的基底200内分别形成第二型轻掺杂漏极242。随后是在第一型栅极结构230与第二型栅极结构240两侧分别形成侧壁子(spacer)212。
请参阅图8与图9。接下来，进行源极/漏极形成工艺(source/drainformation)。如图8所示，首先在基底200上形成图案化第一光刻胶250，图案化光刻胶250暴露第二型阱204。进行第一离子注入步骤，透过图案化第一光刻胶250在第二型栅极结构240两侧的基底200内分别形成第二型源极/漏极掺杂区244。如图9所示，去除图案化第一光刻胶250后，是在基底200上再形成图案化第二光刻胶252，图案化光刻胶252暴露第一型阱202。进行第二离子注入步骤，透过图案化第二光刻胶252在第一型栅极结构230两侧的基底200内分别形成第二型源极/漏极掺杂区234。值得注意的是，进行第二离子注入步骤之前，可利用图案化第二光刻胶252作为蚀刻掩模，进行回蚀刻(etching back)工艺，以回蚀刻并薄化第一型栅极结构230上的硬掩模层220；或者，该回蚀刻工艺可进行在第二离子注入步骤之后。由于硬掩模层220在第二离子注入步骤中被非晶化(amorphized)，因此在回蚀刻工艺中，更具有较高的湿蚀刻率。待去除该图案化第二光刻胶252后，可进行湿法清洗步骤，利用稀释氟化氢(diluted HF，DHF)清除残余的光刻胶。此回蚀刻工艺薄化硬掩模层220的范围约为0至400埃。且该回蚀刻工艺包含湿蚀刻工艺，如包含有利用DHF的湿蚀刻工艺；该回蚀刻工艺亦可替换为干蚀刻工艺，如反应离子蚀刻(reactive ion etching，RIE)、离子束蚀刻(ion beam etching)、等离子体蚀刻(plasma etching)、或激光剥离(laser ablation)等。
请参阅图10。随后在基底200表面形成厚度约为150至250埃的图案化覆盖层260，图案化覆盖层260暴露第二型阱204。图案化覆盖层260可为利用硅甲烷(silane，SiH4)、四乙氧基硅烷(tetra-ethyl-ortho-silicate，以下简称为TEOS)、四甲基硅烷(tetra-methyl silane，以下简称为4MS)、四甲基环四硅氧烷(tetra-methyl cyclo tetra-siloxane，以下简称为TMCTS)、二乙氧基甲基硅烷(diethoxy-methyl-silane，以下简称为DEMS)、或其他含硅化合物作为前趋物(precursor)所形成的硅氧层，并以二氧化碳(CO2)、氧化亚氮(N2O)、氧气(O2)、臭氧(O3)等作为其氧化剂(oxidizing agents)。此外，在形成图案化覆盖层260之前或之后，可再利用氦气(He)、氩气(Ar)、氮气(N2)、氨气(NH3)、CO2、或O2分别进行前处理(pre-treatment)或后处理(post-treatment)。请继续参阅图10。接下来进行蚀刻工艺，以在第二型栅极结构240两侧的基底200内分别形成凹槽(recess)270。
请参阅图11与图12。随后进行选择性外延生长(selective epitaxialgrowth，以下简称为SEG)工艺，以在凹槽270内分别形成外延层272。并如图12所示，移除图案化覆盖层260与硬掩模层220，以利后续工艺如金属硅化物(silicide)工艺等。
请再次参阅图11。值得注意的是，由于覆盖第二型栅极结构240的硬掩模层220不仅会在蚀刻凹槽270时耗损，凹槽270蚀刻后清洗、以及SEG工艺前清洗皆会耗损硬掩模层220，因此已知技术中的覆盖第二型栅极结构240的硬掩模层220应会与覆盖第一型栅极结构220的硬掩模层220具有显著的厚度差。然而根据本第一优选实施例，覆盖第一型栅极结构230的硬掩模层220因已在回蚀刻工艺中薄化，因此覆盖第一型栅极结构230的硬掩模层220与图案化覆盖层260的厚度总和与覆盖第二型栅极结构240的硬掩模层220的厚度不会有太大的差距。故移除硬掩模层220与图案化覆盖层260时，不会因为需移除较厚的膜层而造成第二型栅极结构240的栅极导电层210与侧壁子212的衬垫氧化层(liner oxide)的破坏，甚或造成侧壁子210的剥落，影响后续Salicide工艺中金属硅化物生成的位置。同时移除工艺中，对STI 206造成耗损，使得金属硅化物得以钻入STI 206下方造成漏电流的现象亦可避免。
本第一优选实施例中，第一型阱202可为P型阱，而第二型阱204则为N型阱。此时第一型轻掺杂漏极232为N型轻掺杂漏极；第二型轻掺杂漏极242为P型轻掺杂漏极。第一型源极/漏极掺杂区234为N型源极/漏极掺杂区；第二型源极/漏极掺杂区244为P型源极/漏极掺杂区。而外延层252包含有锗化硅(SiGe)等。此外，本第一优选实施例中的第一型阱202亦可为N型阱，而第二型阱204则为P型阱。此时第一型轻掺杂漏极232为P型轻掺杂漏极；第二型轻掺杂漏极242为N型轻掺杂漏极。第一型源极/漏极掺杂区234为P型源极/漏极掺杂区；第二型源极/漏极掺杂区244为N型源极/漏极掺杂区。而外延层252包含有碳化硅(SiC)等。
请参阅图13至图15，图13至图15为本发明所提供的CMO晶体管的制作方法的第二优选实施例。如图13所示，首先提供基底300，基底300内形成有至少一第一有源区域如第一型阱302、第二有源区域如第二型阱304、与形成于第一型阱302与第二型阱间的浅沟隔离(STI)306。并在第一有源区域302与第二有源区域304内分别形成第一型栅极结构330与第二型栅极结构340，该栅极结构分别包含有栅极介电层308、栅极导电层310、与硬掩模层320。硬掩模层320包含有SiO2、SiN、SiON、SiCN、碳化硅SiC、含氧碳化硅SiOC、或SRN等材料。其是利用CVD工艺形成于栅极导电层310上，用以定义栅极导电层310的位置，以及在后续蚀刻及清洗工艺中保护栅极导电层310。而该CVD工艺包含有PECVD工艺、SACVD工艺、或LPCVD等。硬掩模层320具有一厚度，且该厚度约为400至600埃。
请参阅图13与图14。接下来进行轻掺杂漏极(LDD)掺杂工艺。首先，在基底300上形成图案化第一光刻胶350，图案化光刻胶350暴露第二型阱304。随后进行第一离子注入步骤，透过图案化第一光刻胶350在第二型栅极结构340两侧的基底300内分别形成第二型轻掺杂漏极342。如图14所示，去除图案化第一光刻胶350后，是在基底300上再形成图案化第二光刻胶352，图案化第二光刻胶352暴露第一阱区302。随后进行第二离子注入步骤，透过图案化第二光刻胶352在第一型栅极结构330两侧的基底300内分别形成第一型轻掺杂漏极332。值得注意的是，在进行第二离子注入步骤之前，可利用图案化第二光刻胶352作为蚀刻掩模，进行回蚀刻工艺，以回蚀刻并薄化第一型栅极结构330上的硬掩模层320；或者，该回蚀刻工艺可进行在第二离子注入步骤之后。如前所述，由于硬掩模层320在第二离子注入步骤中被非晶化，因此在回蚀刻工艺中，更具有较高的湿蚀刻率。待去除该图案化第二光刻胶后，可进行湿法清洗步骤，利用稀释氟化氢(DHF)清除残余的光刻胶。此回蚀刻工艺薄化硬掩模层320的范围约为0至400埃。且该回蚀刻工艺为湿蚀刻工艺，如包含有利用DHF的湿蚀刻工艺；该回蚀刻工艺亦可替换为干蚀刻工艺，如反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻、或激光剥离等。
请参阅图15。接下来是在第一型栅极结构330与第二型栅极结构340两侧分别形成侧壁子312，以及进行已知的源极/漏极形成工艺，在第一型栅极结构330两侧的基底300内分别形成第一型源极/漏极掺杂区334，并在第二型栅极结构340两侧的基底300内分别形成第二型源极/漏极掺杂区344。随后，依序在第一阱区302中形成厚度约为150-250埃的图案化覆盖层、对第二阱区304进行蚀刻工艺、进行SEG工艺、以及移除该图案化覆盖层与硬掩模层320的步骤以完成CMOS晶体管的制作，亦可依工艺需要，在移除图案化覆盖层与硬掩模层320后进行金属硅化物工艺。由于该步骤同于第一优选实施例，因此在本二优选实施例中不再赘述。
此外，本第二优选实施例中，第一型阱302可为P型阱，而第二型阱304则为N型阱。此时第一型轻掺杂漏极332为N型轻掺杂漏极；第二型轻掺杂漏极342为P型轻掺杂漏极。第一型源极/漏极掺杂区334为N型源极/漏极掺杂区；第二型源极/漏极掺杂区344为P型源极/漏极掺杂区。而外延层352包含有锗化硅(SiGe)等。当本第二优选实施例中的第一型阱302为N型阱，而第二型阱304为P型阱时，第一型轻掺杂漏极332为P型轻掺杂漏极；第二型轻掺杂漏极342为N型轻掺杂漏极。第一型源极/漏极掺杂区334为P型源极/漏极掺杂区；第二型源极/漏极掺杂区344为N型源极/漏极掺杂区。而外延层352包含有碳化硅(SiC)等。
如前所述，由于覆盖第二型栅极结构340的硬掩模层320的耗损，会发生于蚀刻工艺、蚀刻凹槽后的清洗、以及SEG工艺前清洗等，因此覆盖第二型栅极结构340的硬掩模层320应会与覆盖第一型栅极结构330的硬掩模层320有一显著的厚度差。然而覆盖第一型栅极结构230的硬掩模层220因已在回蚀刻工艺中薄化，因此覆盖第一型栅极结构330的硬掩模层320与图案化覆盖层的厚度总和与覆盖第二型栅极结构340的硬掩模层320的厚度不会有太大的差距。故移除硬掩模层320与图案化覆盖层时，不会因为需移除较厚的膜层而造成第二型栅极结构340的栅极导电层310与侧壁子312的衬垫氧化层的破坏，甚或造成侧壁子310的剥落，影响后续Salicide工艺中金属硅化物生成的位置。同时移除工艺中，对STI 306造成耗损，使得金属硅化物得以钻入STI 306下方造成漏电流的现象亦可避免。
请参阅图16至图21，图16至图21为本发明所提供的CMO晶体管的制作方法的第三优选实施例。如图16所示，首先提供基底400，基底400内形成有至少一第一有源区域如第一型阱402一第二有源区域如第二型阱404、与形成于第一型阱402与第二型阱404间的STI 406。并在第一型阱402与第二型阱404内分别形成第一型栅极结构430与第二型栅极结构440，该栅极结构分别包含有栅极介电层408、栅极导电层410、与硬掩模层420。硬掩模层420包含有SiO2、SiN、SiON、SiCN、SiC、SiOC、或SRN等材料。其是利用CVD工艺形成于栅极导电层410上，用以定义栅极导电层410的位置，以及在后续蚀刻及清洗工艺中保护栅极导电层410。而该CVD工艺包含有PECVD工艺、SACVD工艺、或LPCVD工艺等。硬掩模层420具有一厚度，且该厚度约为400至600埃。
请继续参阅图16。接下来进行已知的轻掺杂漏极掺杂工艺，在第一型栅极结构430两侧的基底400内分别形成第一型轻掺杂漏极432；以及在第二型栅极结构440两侧的基底400内分别形成第二型轻掺杂漏极442。并在第一型栅极结构430与第二型栅极结构440两侧分别形成侧壁子412。
请参阅图17。在基底400表面形成厚度约为150-250埃的图案化覆盖层460，图案化覆盖层460暴露第二型阱404。如前所述，图案化覆盖层460可为利用硅甲烷、TEOS、4MS、TMCTS、DEMS、或其他含硅化合物作为前趋物所形成的硅氧层，并以二氧化碳、氧化亚氮、氧气、臭氧等作为其氧化剂。此外，在形成图案化覆盖层460之前或之后，可利用氦气、氩气、氮气、氨气、二氧化碳、或氧气分别进行前处理或后处理。随后进行蚀刻工艺，利用图案化覆盖层460与硬掩模层420、侧壁子412以及STI 406作为蚀刻掩模，在第二型栅极结构440两侧的基底400内分别形成凹槽470。
请参阅图18与图19。进行SEG工艺，以在凹槽470内分别形成外延层472。如图18所示，接下来进行源极/漏极形成工艺。首先在基底400上形成图案化第一光刻胶450，图案化第一光刻胶450暴露第二阱区440。进行第一离子注入步骤，透过图案化第一光刻胶450使外延层472内分别形成第二型源极/漏极掺杂区444。如图19所示，去除图案化第一光刻胶450后，是在基底400上再形成图案化第二光刻胶452，图案化光刻胶452暴露第一阱区402；此外，移除部分或全部的图案化覆盖层460，以暴露出第一型栅极结构430两侧的基底400。进行第二离子注入步骤，透过图案化第二光刻胶452在第一型栅极结构430两侧的基底200内分别形成第一型源极/漏极掺杂区434。值得注意的是，在形成图案化第二光刻胶452与移除图案化覆盖层460(部分或全部)之后，可利用图案化第二光刻胶452作为蚀刻掩模，进行回蚀刻工艺，以回蚀刻并薄化第一型栅极结构430上的图案化覆盖层460与硬掩模层420；或者，该回蚀刻工艺可进行在第二离子注入步骤之后。由于图案化覆盖层460与硬掩模层420在第二离子注入步骤中被非晶化，因此在回蚀刻工艺中，更具有较高的湿蚀刻率。待去除该图案化第二光刻胶452后，可进行湿法清洗步骤，利用DHF清除残余的光刻胶。此回蚀刻工艺薄化硬掩模层420与图案化覆盖层460的范围约为0至400埃。且该回蚀刻工艺包含湿蚀刻工艺，如利用DHF的湿蚀刻工艺；该回蚀刻工艺亦可替换为干蚀刻工艺，如反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻、或激光剥离等。
请参阅图20。此外，在本第三优选实施例中，该回蚀刻工艺亦可进行于源极/漏极形成工艺之前。如图20所示，在外延层472形成之后，可在基底400上形成图案化第三光刻胶454，图案化第三光刻胶暴露出第一型阱402，用以作为该回蚀刻工艺的蚀刻掩模。待进行回蚀刻工艺，薄化第一型栅极结构430上的硬掩模层420与图案化覆盖层460后，始进行后续的源极/漏极形成工艺。
最后，如图21所示，移除图案化硬掩模层460与硬掩模层420，以利后续工艺如金属硅化物工艺等。
请再次参阅图17。值得注意的是，由于覆盖第二型栅极结构440的硬掩模层420不仅会于蚀刻凹槽470时耗损，凹槽470蚀刻后清洗、以及SEG工艺前清洗皆会耗损硬掩模层420，因此应会与覆盖第一型栅极结构420的硬掩模层420具有显著的厚度差。然而覆盖第一型栅极结构430的硬掩模层420因已在回蚀刻工艺中薄化，因此覆盖第一型栅极结构430的硬掩模层420与图案化覆盖层460的厚度总和与覆盖第二型栅极结构440的硬掩模层420的厚度不会有太大的差距。故移除硬掩模层420与图案化覆盖层460时，不会因为需移除较厚的膜层而造成第二型栅极结构440的栅极导电层410与侧壁子412的衬垫氧化层的破坏，甚或造成侧壁子410的剥落，影响后续Salicide工艺中金属硅化物生成的位置。同时移除工艺中，对STI 406造成耗损，使得金属硅化物得以钻入STI 406下方造成漏电流的现象亦可避免。
如前所述，本第三优选实施例中，第一型阱402可为P型阱，而第二型阱404则为N型阱。此时第一型轻掺杂漏极432为N型轻掺杂漏极；第二型轻掺杂漏极442为P型轻掺杂漏极。第一型源极/漏极掺杂区434为N型源极/漏极掺杂区；第二型源极/漏极掺杂区444为P型源极/漏极掺杂区。而外延层452包含有锗化硅等。此外，本第一优选实施例中的第一型阱402亦可为N型阱，而第二型阱404则为P型阱。此时第一型轻掺杂漏极432为P型轻掺杂漏极；第二型轻掺杂漏极442为N型轻掺杂漏极。第一型源极/漏极掺杂区434为P型源极/漏极掺杂区；第二型源极/漏极掺杂区444为N型源极/漏极掺杂区。而外延层452包含有碳化硅等。
请参阅图22至图24，图22至图24为本发明所提供的CMO晶体管的制作方法的第四优选实施例。如图22所示，首先提供基底500，基底500内形成有至少一第一有源区域如第一型阱502、第二有源区域如第二型阱504、与形成于第一型阱502与第二型阱504间的STI 506。并在第一型阱502与第二型阱504内分别形成第一型栅极结构530与第二型栅极结构540，该栅极结构分别包含有栅极介电层508、栅极导电层510、与硬掩模层520。硬掩模层520包含有SiO2、SiN、SiON、SiCN、SiC、SiOC、或SRN等材料。其是利用CVD工艺形成于栅极导电层510上，用以定义栅极导电层510的位置，以及在后续蚀刻及清洗工艺中保护栅极导电层510。而该CVD工艺包含有PECVD工艺、SACVD工艺、或LPCVD工艺等。硬掩模层520具有一厚度，且该厚度约为400至600埃。
请参阅图23。接下来在基底500上形成图案化光刻胶层550，图案化光刻胶层550暴露第一有源区域502。进行回蚀刻工艺，以回蚀刻并薄化第一型栅极结构530上的硬掩模层520。此回蚀刻工艺薄化硬掩模层520的范围约为0至400埃。且该回蚀刻工艺可为湿蚀刻工艺，如包含有利用DHF的湿蚀刻工艺；该回蚀刻工艺亦可为干蚀刻工艺，如反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻、或激光剥离等。
请参阅图24。待回蚀刻工艺结束，移除图案化光刻胶550后，可进行已知的轻掺杂漏极掺杂工艺，在第一型栅极结构530两侧的基底500内分别形成第一型轻掺杂漏极532，并在第二型栅极结构540两侧的基底500内分别形成第二型轻掺杂漏极542。在第一型栅极结构530与第二型栅极结构540两侧分别形成侧壁子512。进行已知的源极/漏极形成工艺，在第一型栅极结构530两侧的基底500内分别形成第一型源极/漏极掺杂区534，并在第二型栅极结构540两侧的基底500内分别形成第二型源极/漏极掺杂区544。接下来，依序在第一型阱502中形成厚度约为150至250埃的图案化覆盖层、对第二型阱504进行蚀刻工艺、进行SEG工艺、以及移除该图案化覆盖层与硬掩模层520的步骤，以完成CMOS晶体管的制作。此外，亦可依工艺所需，在移除图案化覆盖层与硬掩模层520后，进行金属硅化物工艺。由于该步骤与第一优选实施例相同，因此在本四优选实施例中亦不再赘述。
如前所述，本第四优选实施例中，第一型阱502可为P型阱，而第二型阱504则为N型阱。此时第一型轻掺杂漏极532为N型轻掺杂漏极；第二型轻掺杂漏极542为P型轻掺杂漏极。第一型源极/漏极掺杂区534为N型源极/漏极掺杂区；第二型源极/漏极掺杂区544为P型源极/漏极掺杂区。而外延层552包含有锗化硅等。此外，本第一优选实施例中的第一型阱502亦可为N型阱，而第二型阱504则为P型阱。此时第一型轻掺杂漏极532为P型轻掺杂漏极；第二型轻掺杂漏极542为N型轻掺杂漏极。第一型源极/漏极掺杂区534为P型源极/漏极掺杂区；第二型源极/漏极掺杂区544为N型源极/漏极掺杂区。而外延层572包含有碳化硅等。
根据本第四优选实施例所提供的CMOS晶体管的制作方法，由于覆盖第二型栅极结构540的硬掩模层520不仅会在蚀刻凹槽时耗损，凹槽蚀刻后清洗、以及SEG工艺前清洗皆会耗损硬掩模层520，因此应会与覆盖第一型栅极结构530的硬掩模层520具有显著的厚度差。然而覆盖第一型栅极结构530的硬掩模层520因已在回蚀刻工艺中薄化，因此覆盖第一型栅极结构530的硬掩模层520与图案化覆盖层的厚度总和与覆盖第二型栅极结构540的硬掩模层520的厚度不会有太大的差距。故移除硬掩模层220与图案化覆盖层时，不会因为需移除较厚的膜层而造成第二型栅极结构540的栅极导电层510与侧壁子512的衬垫氧化层的破坏，甚或造成侧壁子510的剥落，影响后续Salicide工艺中金属硅化物生成的位置。同时移除工艺中，对STI 506造成耗损，使得金属硅化物得以钻入STI 506下方造成漏电流的现象亦可避免。
综上所述，根据本发明所提供的CMOS晶体管的制作方法，是在完成栅极结构、轻掺杂漏极、源极/漏极掺杂区、或SEG工艺之后，分别利用回蚀刻工艺回蚀刻覆盖第一型栅极结构的硬掩模层，以减少覆盖第一型与第二型栅极结构的硬掩模层的厚度差，因此后续工艺中因移除硬掩模层所造成的对栅极结构轮廓的影响以及对侧壁子甚或STI的耗损可有效避免。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。