计数器电路结构及其应用的电子装置转让专利
申请号 : CN200710130063.9
文献号 : CN101355360B
文献日 : 2010-07-07
发明人 : 郑文平 , 杨千柏
申请人 : 盛群半导体股份有限公司
摘要 :
本发明公开了一种计数器电路结构及其应用的电子装置，适用于计算一数字信号相对于一频率信号的周期数，其中该数字信号的信号型态为一不归零码，该计数器电路结构包括：一第一计数器模块，接收该数字信号以及该频率信号，该第一计数器模块于该数字信号为高准位时，计算该数字信号的信号宽度相对于该频率信号的周期数；以及一第二计数器模块，接收该数字信号的反相信号以及该频率信号，该第二计数器模块于该数字信号的反相信号为高准位时，计算该数字信号的反相信号的信号宽度相对于该频率信号的周期数。本发明的计数器电路结构简化，可减少逻辑电路组件用量，进而降低电路结构所占用的面积与消耗的功率，更利于集成电路的应用。
权利要求 :
1.一种计数器电路结构，其特征在于，适用于计算一数字信号相对于一频率信号的周期数，其中该数字信号的信号型态为一不归零码，该计数器电路结构包括：一第一计数器模块，接收该数字信号以及该频率信号，该第一计数器模块于该数字信号为高准位时，计算该数字信号的信号宽度相对于该频率信号的周期数；以及一第二计数器模块，接收该数字信号的反相信号以及该频率信号，该第二计数器模块于该数字信号的反相信号为高准位时，计算该数字信号的反相信号的信号宽度相对于该频率信号的周期数。
2.如权利要求1所述的计数器电路结构，其特征在于，还包括一反相器，以接收该数字信号，并产生该数字信号的反相信号输出至该第二计数器模块，该第一计数器模块以及该第二计数器模块分别包括多个相互串接的计数器，该第一计数器模块所具有的多个计数器计算该数字信号的高准位信号宽度相对于该频率信号的周期数，该第二计数器模块所具有的多个计数器计算该数字信号的反相信号的高准位信号宽度相对于该频率信号的周期数，其中该多个计数器分别由一触发器所构成。
3.如权利要求2所述的计数器电路结构，其特征在于，该第一计数器模块具有一第一计数控制单元，该第二计数器模块具有一第二计数控制单元，该第一计数控制单元控制该频率信号于该数字信号为高准位时，输入该第一计数器模块的多个计数器，该第二计数控制单元控制该频率信号于该数字信号的反相信号为高准位时，输入该第二计数器模块的多个计数器。
4.如权利要求3所述的计数器电路结构，其特征在于，该第一计数控制单元接收该数字信号以及该频率信号，当该数字信号由低准位转变为高准位时，该第一计数控制单元控制该频率信号开始输入该第一计数器模块的该多个计数器，该第一计数器模块的该多个计数器开始计算该频率信号的周期数。
5.如权利要求4所述的计数器电路结构，其特征在于，当该数字信号由高准位转变为低准位时，该第一计数控制单元控制该频率信号停止输入该第一计数器模块的该多个计数器，该第一计数器模块的该多个计数器即停止计数。
说明书 :
技术领域
本发明涉及一种计数器电路结构，特别是涉及一种适用于计算数字信号的信号宽度的计数器电路结构，及其应用的电子装置。
背景技术
数字逻辑电路中，计数器(Timer counter)电路结构为一种应用相当广泛的电路种类。计数器电路常被应用于译码系统中，作为数字信号的信号宽度计算器制。请参阅图1、2、3，图1以及图2为现有技术的计数器电路结构1的系统结构示意图，图2为图1的计数器模块10的电路结构示意图，图3为数字信号R与反相数字信号R’的时序示意图。图1、2的计数器电路结构1适用于计算数字信号R的信号宽度。
所述的数字信号R的信号型态专指一不归零(Non-return to zero，NRZ)码，其为连续的高准位(逻辑值＝1)信号与低准位(逻辑值＝0)信号所组成。一般而言，红外线遥控信号(Infra-red Remote-control signal)的信号型态即为一种不归零码。遥控信号接收器(Receiver)接收红外线遥控信号后，必须对遥控信号译码，以解析出遥控信号所传达的信息。
为了对数字信号R连续双相计数，如图1所示，计数器电路结构1包括一计数器模块10以及二缓存器模块12、14。计数器模块10连续地对输入的频率信号Clk计数。此外，计数器模块10同时接收一致能信号En，致能信号En依据外部是否输入数字信号R来控制计数器模块10是否进行计数。当外部尚未输入数字信号R时，致能信号En可控制计数器模块10停止计数，以节省功率消耗；当外部输入数字信号R时，致能信号En再致动计数器模块10计数。
图2中，计数器模块10包括了一与门100以及多个相互串接的计数器102、104、106、108，其中各个计数器102、104、106、108分别由一触发器(Flip-flop)所构成。与门100同时输入频率信号Clk以及致能信号En，因此，当致能信号En为高准位时，频率信号Clk可被输入计数器102、104、106、108，以被计数。缓存器模块12、14同时耦接于计数器模块10，缓存器模块12、14分别由多个闩锁缓存器(Latch register)所构成，并分别由数字信号R与反相数字信号R’所控制。当数字信号R与反相数字信号R’由高准位转变为低准位时，各个计数器102、104、106、108的计数值即分别存取到缓存器模块12、14中。
接着，进一步利用图3的数字信号R与反相数字信号R’的时序，配合说明计数器电路结构1的运作机制。计数器模块10持续对输入的频率信号Clk计数，当时间T＝t0~t1时，计数器模块10持续对频率信号Clk计数，当时间T＝t1时，计数器模块10相当于计算了信号宽度TL0相对于频率信号Clk的周期数，此时，反相数字信号R’由高准位转变为低准位，计数器模块10即将计算的数值储存至内存模块14中，而计数器102、104、106、108并被重置以重新计数。当时间T＝t1~t2时，计数器模块10持续对频率信号Clk计数，当时间T＝t2时，计数器模块10相当于计算了信号宽度TH1相对于频率信号Clk的周期数，此时，数字信号R由高准位转变为低准位，计数器模块10所计算的数值即被存取至缓存器模块12中，而计数器102、104、106、108并被重置以重新计数。同样地，当时间T＝t3时，计数器模块10计算了数字信号R信号宽度TL1相对于频率信号Clk的周期数，此时，反相数字信号R’由高准位转变为低准位，计数器模块10所计算的数值即被存取至缓存器模块14中，且计数器102、104、106、108又被重置以重新计数。简单来说，缓存器模块12、14分别计算数字信号R与反相数字信号R’的高准位信号宽度，进而达到对数字信号R高低准位信号连续计数的目的。
上述现有技术的计数器电路结构1必须利用一个计数器模块10与两个缓存器模块12、14来实现，因此，当位数增加时，其中使用的逻辑电路组件数量将随位数的三倍增加，致使计数器电路结构1所占用集成电路芯片的面积与消耗功率也同时提高。随着数字电路结构日益复杂化，复加以集成电路芯片小型化趋势的要求，需要运用设计巧思进一步改进计数器电路结构，使计数器电路结构更符合集成电路设计的要求。
所述的数字信号R的信号型态专指一不归零(Non-return to zero，NRZ)码，其为连续的高准位(逻辑值＝1)信号与低准位(逻辑值＝0)信号所组成。一般而言，红外线遥控信号(Infra-red Remote-control signal)的信号型态即为一种不归零码。遥控信号接收器(Receiver)接收红外线遥控信号后，必须对遥控信号译码，以解析出遥控信号所传达的信息。
为了对数字信号R连续双相计数，如图1所示，计数器电路结构1包括一计数器模块10以及二缓存器模块12、14。计数器模块10连续地对输入的频率信号Clk计数。此外，计数器模块10同时接收一致能信号En，致能信号En依据外部是否输入数字信号R来控制计数器模块10是否进行计数。当外部尚未输入数字信号R时，致能信号En可控制计数器模块10停止计数，以节省功率消耗；当外部输入数字信号R时，致能信号En再致动计数器模块10计数。
图2中，计数器模块10包括了一与门100以及多个相互串接的计数器102、104、106、108，其中各个计数器102、104、106、108分别由一触发器(Flip-flop)所构成。与门100同时输入频率信号Clk以及致能信号En，因此，当致能信号En为高准位时，频率信号Clk可被输入计数器102、104、106、108，以被计数。缓存器模块12、14同时耦接于计数器模块10，缓存器模块12、14分别由多个闩锁缓存器(Latch register)所构成，并分别由数字信号R与反相数字信号R’所控制。当数字信号R与反相数字信号R’由高准位转变为低准位时，各个计数器102、104、106、108的计数值即分别存取到缓存器模块12、14中。
接着，进一步利用图3的数字信号R与反相数字信号R’的时序，配合说明计数器电路结构1的运作机制。计数器模块10持续对输入的频率信号Clk计数，当时间T＝t0~t1时，计数器模块10持续对频率信号Clk计数，当时间T＝t1时，计数器模块10相当于计算了信号宽度TL0相对于频率信号Clk的周期数，此时，反相数字信号R’由高准位转变为低准位，计数器模块10即将计算的数值储存至内存模块14中，而计数器102、104、106、108并被重置以重新计数。当时间T＝t1~t2时，计数器模块10持续对频率信号Clk计数，当时间T＝t2时，计数器模块10相当于计算了信号宽度TH1相对于频率信号Clk的周期数，此时，数字信号R由高准位转变为低准位，计数器模块10所计算的数值即被存取至缓存器模块12中，而计数器102、104、106、108并被重置以重新计数。同样地，当时间T＝t3时，计数器模块10计算了数字信号R信号宽度TL1相对于频率信号Clk的周期数，此时，反相数字信号R’由高准位转变为低准位，计数器模块10所计算的数值即被存取至缓存器模块14中，且计数器102、104、106、108又被重置以重新计数。简单来说，缓存器模块12、14分别计算数字信号R与反相数字信号R’的高准位信号宽度，进而达到对数字信号R高低准位信号连续计数的目的。
上述现有技术的计数器电路结构1必须利用一个计数器模块10与两个缓存器模块12、14来实现，因此，当位数增加时，其中使用的逻辑电路组件数量将随位数的三倍增加，致使计数器电路结构1所占用集成电路芯片的面积与消耗功率也同时提高。随着数字电路结构日益复杂化，复加以集成电路芯片小型化趋势的要求，需要运用设计巧思进一步改进计数器电路结构，使计数器电路结构更符合集成电路设计的要求。
发明内容
本发明所要解决的问题在于，提供一种计数器(Timer counter)电路结构及其应用的电子装置，其通过一第一计数器模块与一第二计数器模块分别计算数字信号高准位与低准位的信号宽度数值，可简化计数器电路结构的逻辑电路。
本发明公开了一种计数器电路结构，适用于计算一数字信号相对于一频率信号的周期数，其中该数字信号的信号型态为一不归零码，该计数器电路结构包括：
一第一计数器模块，接收该数字信号以及该频率信号，该第一计数器模块于该数字信号为高准位时，计算该数字信号的信号宽度相对于该频率信号的周期数；以及
一第二计数器模块，接收该数字信号的反相信号以及该频率信号，该第二计数器模块于该数字信号的反相信号为高准位时，计算该数字信号的反相信号的信号宽度相对于该频率信号的周期数。
所述的计数器电路结构，还包括一反相器，以接收该数字信号，并产生该数字信号的反相信号输出至该第二计数器模块，该第一计数器模块以及该第二计数器模块分别包括多个相互串接的计数器，该第一计数器模块及该第二计数器模块分别所具有的该多个计数器分别计算该数字信号的高准位信号宽度相对于该频率信号的周期数，以及该数字信号的反相信号的高准位信号宽度相对于该频率信号的周期数，其中该多个计数器分别由一触发器所构成。
该第一计数器模块以及该第二计数器模块分别具有一第一计数控制单元以及一第二计数控制单元，该第一计数控制单元以及该第二计数控制单元分别控制该频率信号分别于该数字信号以及该数字信号的反相信号为高准位时，输入该第一计数器模块以及该第二计数器模块各自的多个计数器。
该第一计数控制单元接收该数字信号以及该频率信号，当该数字信号由低准位转变为高准位时，该第一计数控制单元控制该频率信号开始输入该第一计数器模块的该多个计数器，该第一计数器模块的该多个计数器开始计算该频率信号的周期数。
当该数字信号由高准位转变为低准位时，该第一计数控制单元控制该频率信号停止输入该第一计数器模块的该多个计数器，该第一计数器模块的该多个计数器即停止计数。
该第二计数控制单元接收该数字信号的反相信号以及该频率信号，当该数字信号的反相信号由低准位转变为高准位时，该第二计数控制单元控制该频率信号开始输入该第二计数器模块的该多个计数器，该第二计数器模块的该多个计数器开始计算该频率信号的周期数。
当该数字信号的反相信号由高准位转变为低准位时，该第二计数控制单元控制该频率信号停止输入该第二计数器模块的该多个计数器，该第二计数器模块的该多个计数器即停止计数。
该第一计数控制单元以及该第二计数单元分别包括一与门电路。
本发明还公开了一种电子装置，包括：
一接收模块，接收一前置信号，并将该前置信号转换为该数字信号输出至该计数器电路结构；以及
一频率产生模块，产生该频率信号输出至该计数器电路结构。
所述的电子装置，还包括一第一噪声抑制模块以及一第二噪声抑制模块，该第一噪声抑制模块耦接于该接收模块以及该第一计数器模块之间，该第二噪声抑制模块耦接于该接收模块以及该第二计数器模块之间，该第一噪声抑制模块以及该第二噪声抑制模块抑制该数字信号的信号噪声。
所述的电子装置，为一红外线遥控信号接收器。
本发明的计数器电路结构与电子装置利用一第一计数器模块以及一第二计数器模块分别计算数字信号的高、低准位信号宽度相对于频率信号的周期数，以达到对数字信号连续双相计数的目的。相对于现有技术以一计数器模块以及二缓存器模块所组成的电路结构，本发明的计数器电路结构明显地较为简化，而可减少电路结构的逻辑电路组件用量，可进而降低电路结构所占用的面积与消耗的功率，从而更利于集成电路的应用。
以上的概述与接下来的详细说明及附图，皆是为了能进一步说明本发明为达成预定目的所采取的方式、手段及功效。而有关本发明的其它目的及优点，将在后续的说明及图式中加以阐述。
本发明公开了一种计数器电路结构，适用于计算一数字信号相对于一频率信号的周期数，其中该数字信号的信号型态为一不归零码，该计数器电路结构包括：
一第一计数器模块，接收该数字信号以及该频率信号，该第一计数器模块于该数字信号为高准位时，计算该数字信号的信号宽度相对于该频率信号的周期数；以及
一第二计数器模块，接收该数字信号的反相信号以及该频率信号，该第二计数器模块于该数字信号的反相信号为高准位时，计算该数字信号的反相信号的信号宽度相对于该频率信号的周期数。
所述的计数器电路结构，还包括一反相器，以接收该数字信号，并产生该数字信号的反相信号输出至该第二计数器模块，该第一计数器模块以及该第二计数器模块分别包括多个相互串接的计数器，该第一计数器模块及该第二计数器模块分别所具有的该多个计数器分别计算该数字信号的高准位信号宽度相对于该频率信号的周期数，以及该数字信号的反相信号的高准位信号宽度相对于该频率信号的周期数，其中该多个计数器分别由一触发器所构成。
该第一计数器模块以及该第二计数器模块分别具有一第一计数控制单元以及一第二计数控制单元，该第一计数控制单元以及该第二计数控制单元分别控制该频率信号分别于该数字信号以及该数字信号的反相信号为高准位时，输入该第一计数器模块以及该第二计数器模块各自的多个计数器。
该第一计数控制单元接收该数字信号以及该频率信号，当该数字信号由低准位转变为高准位时，该第一计数控制单元控制该频率信号开始输入该第一计数器模块的该多个计数器，该第一计数器模块的该多个计数器开始计算该频率信号的周期数。
当该数字信号由高准位转变为低准位时，该第一计数控制单元控制该频率信号停止输入该第一计数器模块的该多个计数器，该第一计数器模块的该多个计数器即停止计数。
该第二计数控制单元接收该数字信号的反相信号以及该频率信号，当该数字信号的反相信号由低准位转变为高准位时，该第二计数控制单元控制该频率信号开始输入该第二计数器模块的该多个计数器，该第二计数器模块的该多个计数器开始计算该频率信号的周期数。
当该数字信号的反相信号由高准位转变为低准位时，该第二计数控制单元控制该频率信号停止输入该第二计数器模块的该多个计数器，该第二计数器模块的该多个计数器即停止计数。
该第一计数控制单元以及该第二计数单元分别包括一与门电路。
本发明还公开了一种电子装置，包括：
一接收模块，接收一前置信号，并将该前置信号转换为该数字信号输出至该计数器电路结构；以及
一频率产生模块，产生该频率信号输出至该计数器电路结构。
所述的电子装置，还包括一第一噪声抑制模块以及一第二噪声抑制模块，该第一噪声抑制模块耦接于该接收模块以及该第一计数器模块之间，该第二噪声抑制模块耦接于该接收模块以及该第二计数器模块之间，该第一噪声抑制模块以及该第二噪声抑制模块抑制该数字信号的信号噪声。
所述的电子装置，为一红外线遥控信号接收器。
本发明的计数器电路结构与电子装置利用一第一计数器模块以及一第二计数器模块分别计算数字信号的高、低准位信号宽度相对于频率信号的周期数，以达到对数字信号连续双相计数的目的。相对于现有技术以一计数器模块以及二缓存器模块所组成的电路结构，本发明的计数器电路结构明显地较为简化，而可减少电路结构的逻辑电路组件用量，可进而降低电路结构所占用的面积与消耗的功率，从而更利于集成电路的应用。
以上的概述与接下来的详细说明及附图，皆是为了能进一步说明本发明为达成预定目的所采取的方式、手段及功效。而有关本发明的其它目的及优点，将在后续的说明及图式中加以阐述。
附图说明
图1为现有技术的计数器电路结构的系统结构示意图；
图2为图1的计数器模块的电路结构示意图；
图3为图1及图2的数字信号R与反相数字信号R’的时序示意图；
图4为本发明的计数器电路结构的系统结构示意图；
图5为本发明的计数器电路结构的一实施例的系统结构示意图；以及
图6为本发明的电子装置的系统结构示意图。
其中，附图标记：
1、2：计数器电路结构 10：计数器模块
100：与门
102、104、106、108、202、204、206、208、222、224、226、228：计数器
12、14：缓存器模块 20：第一计数器模块
200：第一计数控制单元 22：第二计数器模块
220：第二计数控制单元 24：反相器
32：接收模块 34：第一噪声抑制模块
36：第二噪声抑制模块 38：频率产生模块
Clk：频率信号 En：致能信号
O11、O12、O13、O14、O21、O22、O23、O24：输出埠
P：前置信号 R：数字信号
R’：反相数字信号
图2为图1的计数器模块的电路结构示意图；
图3为图1及图2的数字信号R与反相数字信号R’的时序示意图；
图4为本发明的计数器电路结构的系统结构示意图；
图5为本发明的计数器电路结构的一实施例的系统结构示意图；以及
图6为本发明的电子装置的系统结构示意图。
其中，附图标记：
1、2：计数器电路结构 10：计数器模块
100：与门
102、104、106、108、202、204、206、208、222、224、226、228：计数器
12、14：缓存器模块 20：第一计数器模块
200：第一计数控制单元 22：第二计数器模块
220：第二计数控制单元 24：反相器
32：接收模块 34：第一噪声抑制模块
36：第二噪声抑制模块 38：频率产生模块
Clk：频率信号 En：致能信号
O11、O12、O13、O14、O21、O22、O23、O24：输出埠
P：前置信号 R：数字信号
R’：反相数字信号
具体实施方式
本发明基于以触发器(Flip-flop)所构成的计数器具备暂存数值的功能，因此，针对信号的连续双相计数，是利用两组计数器分别计算高准位(逻辑值＝1)与低准位(逻辑值＝0)的信号宽度，以简化现有技术的计数器电路结构。
首先，请参阅图4，该图为本发明的计数器电路结构2的系统结构示意图。此计数器电路结构2适用于计算一数字信号R相对于一频率信号Clk的周期数，所述的数字信号R的信号型态专指一不归零(Non-return to zero，NRZ)码，其为连续的高准位(逻辑值＝1)信号与低准位(逻辑值＝0)信号所组成。
如图4所示，计数器电路结构2包括一第一计数器模块20以及一第二计数器模块22。第一计数器模块20接收数字信号R以及频率信号Clk。第一计数器模块20于数字信号R为高准位时，计算数字信号R的信号宽度相对于频率信号Clk的周期数。第二计数器模块22接收反相数字信号R’以及频率信号Clk，所述的反相数字信号R’为数字信号R的反相信号。第二计数器模块22于反相数字信号R’为高准位时，计算反相数字信号R’的高准位信号宽度相对于频率信号Clk的周期数。因此，实际上，第二计数器模块24相当于计算数字信号R的低准位信号宽度相对于频率信号Clk的周期数。
换言之，第一计数器模块20与第二计数器模块22分别被数字信号R与反相数字信号R’的信号正缘(低准位转变为高准位)触发进行计数，且被数字信号R与反相数字信号R’的信号负缘(高准位转变为低准位)触发停止计数。因此，第一计数器模块20计算数字信号R的高准位信号宽度相对于频率信号Clk的周期数，相反地，第二计数器模块22计算数字信号R’的低准位信号宽度相对于频率信号Clk的周期数，从而数字信号R可被第一计数器模块20以及第二计数器模块22所连续计数。
接着，请参阅图5，该图为本发明的计数器电路结构2的一实施例的系统结构示意图。如图5所示，第一计数器模块20包括一第一计数控制单元200以及多个相互串接的计数器202、204、206、208，第二计数器模块22包括一第二计数控制单元220以及多个相互串接的计数器222、224、226、228。第一计数器模块20与第二计数器模块22分别具有的计数器个数及其连接方法视位数而设置，图中以四计数器为例，但并非用以限制本发明的范围。
计数器202、204、206、208、222、224、226、228分别由触发器所构成。计数器202、204、206、208以及计数器222、224、226、228分别计算数字信号R以及反相数字信号R’高准位的信号宽度相对于频率信号Clk的周期数，并分别通过输出端口O11、O12、O13、O14以及输出端口O21、O22、O23、O24将计数值输出。
如图5所示，计数器电路结构2还包括一反相器24，反相器24接收数字信号R，并将数字信号R的逻辑值反相以产生反相数字信号R’。第一计数控制单元200接收数字信号R以及频率信号Clk，当数字信号R由低准位转变为高准位时(如图3的时间T＝t1、t3处)，第一计数控制单元200控制频率信号Clk开始输入计数器202、204、206、208，从而各个计数器202、204、206、208开始计算输入的频率信号Clk周期数。当数字信号R由高准位转变为低准位时(如图3的时间T＝t2处)，第一计数控制单元200控制频率信号Clk停止输入计数器202、204、206、208，从而各个计数器202、204、206、208停止计数。而计数器202、204、206、208所计算的数值由输出端口O11、O12、O13、O14被存取，之后，计数器202、204、206、208并被重置(Reset)清除计数值，以重新计数。计数器的计数值重置为公知技术，因此，在此不作赘述。
第二计数控制单元220接收反相数字信号R’以及频率信号，当反相数字信号R’由低准位转变为高准位时(如图3中时间T＝t0、t2处)，第二计数控制单元220即控制频率信号Clk输入计数器222、224、226、228，从而各个计数器222、224、226、228开始计算频率信号Clk的周期数。当反相数字信号R’由低准位转变为高准位时(如图3中时间T＝t1、t3处)，第二计数控制单元220即控制频率信号Clk停止输入计数器222、224、226、228，从而各个计数器222、224、226、228停止计数。而计数器222、224、226、228所计算的数值由输出端口O21、O22、O23、O24被存取，之后，计数器222、224、226、228并被重置(Reset)清除计数值，以重新计数。
所述的第一计数控制单元200以及第二计数控制单元220可分别包括一与门电路，以分别利用数字信号R与反相数字信号R’的逻辑值变化来控制频率信号Clk的输出。
更进一步，所述的计数器电路结构2可应用于一电子装置中。请参阅图6，该图为本发明的电子装置3的系统结构示意图。如图6所示，电子装置3包括了一计数器电路结构2、一接收模块32、一第一噪声抑制模块34、一第二噪声抑制模块36以及一频率产生模块38。计数器电路结构2设置有一第一计数器模块20以及一第二计数器模块22。
接收模块32接收一前置信号P，并将前置信号P转换为数字信号R输出，此数字信号R的信号型态为一不归零码。频率产生模块38为一频率产生电路，用以产生一频率信号Clk。第一计数器模块20接收数字信号R以及频率信号Clk，第一计数器模块20于数字信号R为高准位时，计算数字信号R的信号宽度相对于频率信号Clk的周期数。第二计数器模块22接收反相数字信号R’以及频率信号Clk，第二计数器模块22于反相数字信号R’为高准位时，计算反相数字信号R的信号宽度相对于频率信号Clk的周期数。因此，实际上，第二计数器模块24用于计算数字信号R的低准位信号宽度相对于频率信号Clk的周期数。
所述的电子装置3可为一红外线遥控信号(Infra-red remote controlsignal)接收器(Receiver)，前置信号P为由一遥控器所输出的红外线遥控信号。所述的接收模块32由光传感器与光电转换电路所共同构成，以将红外线信号型态的前置信号P转换为电子信号型态的数字信号R。
图6中，第一噪声抑制模块34设置于接收模块32与第一计数器模块20之间，第二噪声抑制模块36设置于接收模块32与第二计数器模块22之间。第一噪声抑制模块34与第二噪声抑制模块36作为抑制数字信号R信号噪声的机制，以避免噪声干扰，提高信号稳定度。又，所述的第一噪声抑制模块34以及第二噪声抑制模块36可分别利用滤波器电路来实现。
再者，电子装置3还包括一处理器(图中未示)，所述的处理器存取第一计数器模块20与第二计数器模块22所计算的数值，以进一步将数字信号R译码，从而解析出数字信号R所传输的信息。
通过上述实例可知，本发明的计数器电路结构利用一第一计数器模块以及一第二计数器模块分别计算数字信号的高、低准位信号宽度相对于频率信号的周期数，以达到对数字信号连续双相计数的目的。相对于现有技术以一计数器模块以及二缓存器模块所组成的电路结构，本发明的计数器电路结构明显地较为简化，而可减少电路结构的逻辑电路组件用量，可进而降低电路结构所占用的面积与消耗的功率，从而更利于集成电路的应用。
以上所述，仅为本发明的具体实施例的详细说明及附图，并非用以限制本发明，本发明的所有范围应以下述的权利要求书为准，任何本领域的普通技术人员在本发明的领域内，可轻易思及的变化或修改皆可涵盖在以下本案所界定的专利范围。
首先，请参阅图4，该图为本发明的计数器电路结构2的系统结构示意图。此计数器电路结构2适用于计算一数字信号R相对于一频率信号Clk的周期数，所述的数字信号R的信号型态专指一不归零(Non-return to zero，NRZ)码，其为连续的高准位(逻辑值＝1)信号与低准位(逻辑值＝0)信号所组成。
如图4所示，计数器电路结构2包括一第一计数器模块20以及一第二计数器模块22。第一计数器模块20接收数字信号R以及频率信号Clk。第一计数器模块20于数字信号R为高准位时，计算数字信号R的信号宽度相对于频率信号Clk的周期数。第二计数器模块22接收反相数字信号R’以及频率信号Clk，所述的反相数字信号R’为数字信号R的反相信号。第二计数器模块22于反相数字信号R’为高准位时，计算反相数字信号R’的高准位信号宽度相对于频率信号Clk的周期数。因此，实际上，第二计数器模块24相当于计算数字信号R的低准位信号宽度相对于频率信号Clk的周期数。
换言之，第一计数器模块20与第二计数器模块22分别被数字信号R与反相数字信号R’的信号正缘(低准位转变为高准位)触发进行计数，且被数字信号R与反相数字信号R’的信号负缘(高准位转变为低准位)触发停止计数。因此，第一计数器模块20计算数字信号R的高准位信号宽度相对于频率信号Clk的周期数，相反地，第二计数器模块22计算数字信号R’的低准位信号宽度相对于频率信号Clk的周期数，从而数字信号R可被第一计数器模块20以及第二计数器模块22所连续计数。
接着，请参阅图5，该图为本发明的计数器电路结构2的一实施例的系统结构示意图。如图5所示，第一计数器模块20包括一第一计数控制单元200以及多个相互串接的计数器202、204、206、208，第二计数器模块22包括一第二计数控制单元220以及多个相互串接的计数器222、224、226、228。第一计数器模块20与第二计数器模块22分别具有的计数器个数及其连接方法视位数而设置，图中以四计数器为例，但并非用以限制本发明的范围。
计数器202、204、206、208、222、224、226、228分别由触发器所构成。计数器202、204、206、208以及计数器222、224、226、228分别计算数字信号R以及反相数字信号R’高准位的信号宽度相对于频率信号Clk的周期数，并分别通过输出端口O11、O12、O13、O14以及输出端口O21、O22、O23、O24将计数值输出。
如图5所示，计数器电路结构2还包括一反相器24，反相器24接收数字信号R，并将数字信号R的逻辑值反相以产生反相数字信号R’。第一计数控制单元200接收数字信号R以及频率信号Clk，当数字信号R由低准位转变为高准位时(如图3的时间T＝t1、t3处)，第一计数控制单元200控制频率信号Clk开始输入计数器202、204、206、208，从而各个计数器202、204、206、208开始计算输入的频率信号Clk周期数。当数字信号R由高准位转变为低准位时(如图3的时间T＝t2处)，第一计数控制单元200控制频率信号Clk停止输入计数器202、204、206、208，从而各个计数器202、204、206、208停止计数。而计数器202、204、206、208所计算的数值由输出端口O11、O12、O13、O14被存取，之后，计数器202、204、206、208并被重置(Reset)清除计数值，以重新计数。计数器的计数值重置为公知技术，因此，在此不作赘述。
第二计数控制单元220接收反相数字信号R’以及频率信号，当反相数字信号R’由低准位转变为高准位时(如图3中时间T＝t0、t2处)，第二计数控制单元220即控制频率信号Clk输入计数器222、224、226、228，从而各个计数器222、224、226、228开始计算频率信号Clk的周期数。当反相数字信号R’由低准位转变为高准位时(如图3中时间T＝t1、t3处)，第二计数控制单元220即控制频率信号Clk停止输入计数器222、224、226、228，从而各个计数器222、224、226、228停止计数。而计数器222、224、226、228所计算的数值由输出端口O21、O22、O23、O24被存取，之后，计数器222、224、226、228并被重置(Reset)清除计数值，以重新计数。
所述的第一计数控制单元200以及第二计数控制单元220可分别包括一与门电路，以分别利用数字信号R与反相数字信号R’的逻辑值变化来控制频率信号Clk的输出。
更进一步，所述的计数器电路结构2可应用于一电子装置中。请参阅图6，该图为本发明的电子装置3的系统结构示意图。如图6所示，电子装置3包括了一计数器电路结构2、一接收模块32、一第一噪声抑制模块34、一第二噪声抑制模块36以及一频率产生模块38。计数器电路结构2设置有一第一计数器模块20以及一第二计数器模块22。
接收模块32接收一前置信号P，并将前置信号P转换为数字信号R输出，此数字信号R的信号型态为一不归零码。频率产生模块38为一频率产生电路，用以产生一频率信号Clk。第一计数器模块20接收数字信号R以及频率信号Clk，第一计数器模块20于数字信号R为高准位时，计算数字信号R的信号宽度相对于频率信号Clk的周期数。第二计数器模块22接收反相数字信号R’以及频率信号Clk，第二计数器模块22于反相数字信号R’为高准位时，计算反相数字信号R的信号宽度相对于频率信号Clk的周期数。因此，实际上，第二计数器模块24用于计算数字信号R的低准位信号宽度相对于频率信号Clk的周期数。
所述的电子装置3可为一红外线遥控信号(Infra-red remote controlsignal)接收器(Receiver)，前置信号P为由一遥控器所输出的红外线遥控信号。所述的接收模块32由光传感器与光电转换电路所共同构成，以将红外线信号型态的前置信号P转换为电子信号型态的数字信号R。
图6中，第一噪声抑制模块34设置于接收模块32与第一计数器模块20之间，第二噪声抑制模块36设置于接收模块32与第二计数器模块22之间。第一噪声抑制模块34与第二噪声抑制模块36作为抑制数字信号R信号噪声的机制，以避免噪声干扰，提高信号稳定度。又，所述的第一噪声抑制模块34以及第二噪声抑制模块36可分别利用滤波器电路来实现。
再者，电子装置3还包括一处理器(图中未示)，所述的处理器存取第一计数器模块20与第二计数器模块22所计算的数值，以进一步将数字信号R译码，从而解析出数字信号R所传输的信息。
通过上述实例可知，本发明的计数器电路结构利用一第一计数器模块以及一第二计数器模块分别计算数字信号的高、低准位信号宽度相对于频率信号的周期数，以达到对数字信号连续双相计数的目的。相对于现有技术以一计数器模块以及二缓存器模块所组成的电路结构，本发明的计数器电路结构明显地较为简化，而可减少电路结构的逻辑电路组件用量，可进而降低电路结构所占用的面积与消耗的功率，从而更利于集成电路的应用。
以上所述，仅为本发明的具体实施例的详细说明及附图，并非用以限制本发明，本发明的所有范围应以下述的权利要求书为准，任何本领域的普通技术人员在本发明的领域内，可轻易思及的变化或修改皆可涵盖在以下本案所界定的专利范围。