可见光检测半导体辐射检测器

摘要

一种半导体辐射检测器装置，包括半导体材料的本体层(103)，并且在本体层(303)的第一表面上按以下顺序包括：第二导电类型的半导体材料的改进的内部栅极层(104)、第一导电类型的半导体材料的阻挡层(305)，以及第二导电类型的半导体材料的像素掺杂部(131，132，133)，这些像素掺杂部用于连接到至少一个像素电压以创建对应于像素掺杂部的像素，其特征在于，该装置包括第一导电类型的第一接触部，像素电压被限定为像素掺杂部和第一接触部之间的电势差。

权利要求

1.一种半导体辐射检测器装置，包括半导体材料的本体层(103)、并且在所述本体层(303)的第一表面上按以下顺序包括：第二导电类型的半导体材料的改进的内部栅极层(104)；

第一导电类型的半导体材料的阻挡层(305)；以及

第二导电类型的半导体材料的像素掺杂部(131、132、133)，用于连接到至少一个像素电压以创建对应于像素掺杂部的像素，其特征在于，所述装置包括第一导电类型的第一接触部，

所述像素电压被定义为在所述像素掺杂部和所述第一接触部之间的电势差，以及所述装置包括用于使用浮置栅极结构从所述改进的内部栅极层读取信号电荷的装置，其中，读出晶体管的栅极相对于所述像素电压浮置。

2.根据权利要求1所述的半导体辐射检测器装置，其中，所述第一接触部为像素之间的沟道阻断掺杂部(121、621、821)。

3.根据权利要求1或2所述的半导体辐射检测器装置，其中，具有清除接触部(134)。

4.根据权利要求3所述的半导体辐射检测器装置，其中，在所述改进的内部栅极层(104)和所述清除接触部(134)之间具有第二导电类型的掺杂区(193、1093)。

5.根据权利要求3所述的半导体辐射检测器装置，其中，在所述改进的内部栅极层和所述清除接触部之间具有阻挡层净掺杂部的局部减小部，或者其中，在所述改进的内部栅极层和所述清除接触部之间具有沟槽。

6.根据权利要求3所述的半导体辐射检测器装置，其中，栅极(143)控制信号电荷从所述改进的内部栅极层(104)向所述清除接触部(134)的流动。

7.根据权利要求5所述的半导体辐射检测器装置，其中，栅极(143)控制信号电荷从所述改进的内部栅极层(104)向所述清除接触部(134)的流动。

8.根据权利要求3所述的半导体辐射检测器装置，其中，具有两个栅极(244、245)，用于控制信号电荷从所述改进的内部栅极层(104)向所述清除接触部(134)的流动。

9.根据权利要求5所述的半导体辐射检测器装置，其中，具有两个栅极(244、245)，用于控制信号电荷从所述改进的内部栅极层(104)向所述清除接触部(134)的流动。

10.根据权利要求3所述的半导体辐射检测器装置，其中，具有连接到所述清除接触部的附加电子电路(150)。

11.根据权利要求8或9所述的半导体辐射检测器装置，其中，具有连接到所述清除接触部的附加电子电路(150)。

12.根据权利要求10所述的半导体辐射检测器装置，其中，所述附加电子电路(150)用于测量由所述清除接触部收集的信号电荷的量。

13.根据权利要求1所述的半导体辐射检测器装置，其中，具有第一全局快门栅极(246)和第二全局快门栅极(247)，所述第一全局快门栅极控制信号电荷向所述改进的内部栅极层的流动，以及所述第二全局快门栅极控制信号电荷向清除接触部(235)的流动。

14.根据权利要求12所述的半导体辐射检测器装置，其中，具有第一全局快门栅极(246)和第二全局快门栅极(247)，所述第一全局快门栅极控制信号电荷向所述改进的内部栅极层的流动，以及所述第二全局快门栅极控制信号电荷向清除接触部(235)的流动。

15.根据权利要求13或14所述的半导体辐射检测器装置，其中，在信号电荷累积周期期间，所述第一全局快门栅极导通，而所述第二全局快门栅极截止，以及其中，在信号电荷读出周期期间，所述第一全局快门栅极截止，而所述第二全局快门栅极导通。

16.根据权利要求2所述的半导体辐射检测器装置，其中，沟道阻断掺杂部(621、622、

623)被分离掺杂部(536)分离。

17.根据权利要求16所述的半导体辐射检测器装置，其中，在复位期间，所述分离掺杂部使所述沟道阻断掺杂部绝缘，以使得能够进行行复位。

18.根据权利要求1或2所述的半导体辐射检测器装置，其中，通过绝缘体材料(809、

827、307)使像素完全绝缘。

19.根据权利要求18所述的半导体辐射检测器装置，其中，所述绝缘体材料包括绝缘沟槽(827)，在所述绝缘沟槽中具有不透明材料。

20.根据权利要求1所述的半导体辐射检测器装置，其中，所述浮置栅极结构包括连接到读出电路(950)的像素掺杂部(932)。

21.根据权利要求18所述的半导体辐射检测器装置，其中，所述绝缘体材料包括绝缘沟槽(827)，在所述绝缘沟槽中具有导电材料。

22.根据权利要求18所述的半导体辐射检测器装置，其中，所述绝缘体材料包括绝缘沟槽(827)，在所述绝缘沟槽中具有不透明且导电材料。

说明书

可见光检测半导体辐射检测器

技术领域

[0001] 本发明涉及一种半导体辐射检测器，尤其涉及一种具有改进的内部栅极的半导体辐射检测器。

[0002] 背景技术

[0003] 辐射被转换为半导体材料中的电子空穴对。在半导体辐射检测器中，通过电场使电子空穴对分离。所测量的电荷类型被称为信号电荷，而相反的电荷类型被称为二次电荷(secondary charge)。

[0004] 通过引用结合于此的专利申请WO 2006/018470A1、WO2006/018477A1、PCT/FI2006/000009以及PCT/FI2006/000058披露了具有改进的内部栅极(MIG)的半导体辐射检测器。在半导体材料为硅的情况下，专利申请WO 2006/018470A1、WO 2006/018477A1中介绍的MIG检测器最适于检测低能量X-射线以及适于检测粒子和近红外线辐射。在半导体材料是硅的情况下，后两个申请中介绍的MIG检测器适于检测低亮度级环境下的可见光。MIG检测器由本体层、在本体层之上的第二导电类型的MIG层、在MIG层之上的第一导电类型的阻挡层以及在阻挡层之上的第二导电类型的像素掺杂部组成。在阻挡层之上也可能有第一导电类型的沟道阻断(stop)掺杂部。MIG检测器能够非破坏性读取信号电荷、在信号电荷和表面生成的电荷之间进行隔离，并且其具有低电容。由于这 些原因，在所有半导体辐射检测器中，MIG结构提供了最好的可能检测灵敏度。

[0005] 然而，与MIG检测器相关的问题在于低动态范围。这是由于MIG的低全阱容量(full well capacity)造成的。行复位或卷帘式快门机构为各个像素提供均等的累积时间，其改善了图像质量，尤其在使用较短的累积时间的情况下。PCT/FI2006/000009和PCT/FI2006/000058的MIG检测器包括第二导电类型的附加清除(clear)接触部(例如，PCT/FI2006/000058中的1334)，其也可被用作抗模糊(anti blooming)漏极，以及控制信号电荷从MIG层到清除接触部的流动的清除栅极(例如，PCT/FI2006/000058中的1343)。由于一行像素的清除栅极可以相互连接并且可以为相互连接的一行栅极提供一个复位信号，因此这种配置使得能够进行行复位。由于最靠近清除栅极的像素掺杂部(例如，PCT/FI2006/000058中的1333)除了作为漏极之外也可起到附加清除栅极的作用，因此，前述配置使得实际上能够独立复位各像素。这要求这些像素掺杂部在像素矩阵中以例如行形式进行连接以及清除栅极在像素矩阵中以列形式进行连接。独立复位配置的问题在于在复位操作期间会有大的电流在漏极和清除接触部之间流过，这增加了装置的功耗。 [0006] 尤其关于静止图像的行复位的问题在于快速移动的物体的图像是模糊的，这是因为尽管累积时间相同，但在不同行中累积周期的开始和结束点不同。

[0007] 发明内容

[0008] 本发明的一个目的在于提供一种具有改进的动态范围的MIG检测器。本发明的另一个目的在于为PCT/FI2006/000009和PCT/FI2006/000058中介绍的MIG检测器提供全局电子快门，从而使得对于检测器的所有像素，累积周期的开始和结束时间相同。本发明的另一个目的在于为WO 2006/018470 A1和WO 2006/018477A1中介绍的MIG检测器提供行复位。本发明的又一个目的在于为PCT/FI2006/000009和PCT/FI2006/000058中介绍的MIG检测器提供以降低的功耗对像素进行独立复位。

[0009] 本发明的这些目的通过权利要求1的半导体辐射检测器来实现，该半导体辐射检测器包括：半导体材料的本体层，以及在本体层的第一表面上按以下顺序包括：第二导电类型的半导体材料的改进的内部栅极层、第一导电类型的半导体材料的阻挡层以及第二导电类型的半导体材料的像素掺杂部，这些像素掺杂部用于连接到至少一个像素电压，以创建对应于像素掺杂部的像素，其特征在于该装置包括第一导电类型的第一接触部，所述像素电压被定义为像素掺杂部和第一接触部之间的电势差。

[0010] 可通过将也起到抗模糊漏极作用的清除接触部与附加的电子电路互连来改进MIG检测器的动态范围。首先例如利用在WO2006/018470 A1、WO 2006/018477 A1、PCT/FI2006/000009以及PCT/FI2006/000058中介绍的双MIGFET(MIG场效应晶体管)读取信号电荷。此后，通过向清除栅极施加信号来将信号电荷转移到清除接触部，并使用附加电子电路再次读取电荷。如果测量到的信号电荷的量超过一定限制，则使用从附加电子电路中获得的结果，而如果信号电荷没有超过该限制，则从双MIGFET中获得结果。 [0011] 可以通过在半导体芯片上引入单独的光-信号电荷转换区而为MIG检测器提供全局电子快门，该光-信号电荷转换区未被不透明层覆盖。信号电荷被从光-信号电荷转换区导向MIG层，其中，信号电荷的流动可由两个全局快门栅极控制。第一全局快门栅极控制信号电荷向例如双MIGFET的流动，以及第二全局快门栅极控制信号电荷向清除接触部的流动。在信号电荷累积周期期间，第一全局快门栅极导通，而第二全局快门栅极截止。另一方面，在信号电荷 读出周期期间，第一全局快门栅极截止，而第二快门栅极导通。以这种方式，对于像素矩阵中的所有像素，信号电荷累积周期的开始和结束可以是相同的。 [0012] 通过为每个像素提供与相邻像素的沟道阻断掺杂部分离的独立沟道阻断掺杂部，可以将卷帘式快门机构引入到专利申请WO2006/018470 A1和WO 2006/018477 A1中介绍的MIG检测器中。以这种方式，可以以行形式使像素复位。可例如通过在多个独立的沟道阻断掺杂部之间提供第二导电类型的分离掺杂部，来获得沟道阻断掺杂部的分离。当在沟道阻断掺杂部和分离掺杂部之间施加合适的反偏压时，相邻像素的沟道阻断掺杂部在复位期间可处于不同电势，这使得能够进行行复位。为专利申请WO 2006/018470 A1和WO2006/018477 A1中介绍的MIG检测器提供行复位的另一种可能性是使用例如SOI(绝缘体硅，Silicon On Insulator)技术来使像素彼此完全绝缘。

[0013] 可通过使用两个分离的MOS清除栅极而不是单个MOS(金属氧化物半导体)清除栅极，来对在由专利申请PCT/FI2006/000009和PCT/FI2006/000058中介绍的MIG检测器中的像素进行独立复位。多个MOS清除栅极中的第一个以行形式连接到像素矩阵中的第一清除栅极，以及第二清除栅极以列形式连接到像素矩阵中的第二清除栅极。 附图说明

[0014] 图1示出了本发明的一个实施例，其中，清除接触部连接到附加读出电路以改进动态范围；

[0015] 图2示出了本发明的一个实施例，其中，在图1中的结构中添加了两个全局快门栅极，以使累积周期的开始和结束时间对于像素矩阵中的每个像素而言能够是相同的； [0016] 图3示出了图1所示的装置的截面图；

[0017] 图4示出了图2所示的装置的截面图；

[0018] 图5示出了本发明的一个实施例，其中，沟道阻断掺杂部与相邻像素的沟道阻断掺杂部相分离。

[0019] 图6A示出了图5所示的装置的截面图；

[0020] 图6B示出了图5所示的装置的可选截面图；

[0021] 图7A示出了图6A所示的装置在累积期间的电子电势；

[0022] 图7B示出了图6A所示的装置在复位期间的电子电势；

[0023] 图8A示出了本发明的一个实施例，其中，使用SOI技术使像素彼此完全绝缘； [0024] 图8B示出了本发明的另一个实施例，其中，使用SOI技术使像素彼此完全绝缘； [0025] 图8C示出了本发明的另一个实施例，其中，使用SOI技术使像素彼此完全绝缘； [0026] 图8D示出了本发明的另一个实施例，其中，使用SOI技术使像素彼此完全绝缘； [0027] 图9示出了一个MIG检测器，其中，使用浮置栅极配置来检测信号电荷； [0028] 图10A示出了具有由两个重叠的掺杂部形成的清除结构的MIG检测器； [0029] 图10B示出了图10A所示的装置的截面图；

[0030] 图10C示出了图10A所示的装置的截面图；

[0031] 图11示出了双MIGBJT结构；

[0032] 图12示出了可选的双MIGFET结构；

[0033] 图13示出了可选的双MIGBJT结构；

[0034] 图14示出了可选的双MIGFET结构。

具体实施方式

[0035] 图1示出了根据本发明的半导体辐射检测器的一个实施例。检测器包括未被不透明层覆盖的光-信号电荷转换区144’。光-信号电荷转换区还包括第二导电类型的埋置掺杂部106，其连接到光-信号电荷转换区的边缘上的MIG层104。光-信号电荷转换区中产生的信号电荷从埋置掺杂部106流向MIG层104。在第一导电类型的沟道阻断掺杂部121和第二导电类型的像素掺杂部131之间的是第二类型的表面掺杂部171，在专利申请PCT/FI2006/000009和PCT/FI2006/000058已对其进行了介绍。优选地，表面掺杂部171在操作期间被完全耗尽。第二导电类型的像素掺杂部131和133优选地是漏极掺杂部，以及第二导电类型的像素掺杂部132优选地是双MIGFET的源极掺杂部。在源极掺杂部和漏极掺杂部之间的是双 MIGFET的栅极141和142。清除栅极143控制信号电荷从MIG层104通过位于MIG层和清除接触部之间的第二类型的掺杂部193向第二导电类型的清除接触部134的流动。在PCT/FI2006/000009和PCT/FI2006/000058中已介绍了掺杂部193并且优选地，其由用于形成埋置掺杂部106的相同注入物(implant)形成。

[0036] 源极132连接到恒流源D。可根据电压V1推导出MIG中的信号电荷量。然而，MIG的全阱容量是受限的，因此，清除接触部134连接到附加电子电路150。在信号电荷被转移到清除接触部之后，首先通过双MIGFET多次读取信号电荷。接下来，使用附加电子电路再次读取信号电荷。如果一次或两次测量中的信号电荷量超过了一定限制，则使用由附加电子电路获得的测量结果，而如果信号电荷量小于该限制，则使用由双MIGFET获得的测量结果。

[0037] 图1中示出的附加电子电路150表示一种可能的结构。这种结构由属于一个像素的三个晶体管A、B和C以及电流源E组成。电势V2用于确定转移到清除接触部的信号电荷量。晶体管A用于测量信号电荷，晶体管B为选择晶体管，以及晶体管C为复位晶体管。电势V3和V4恒定。需要注意的是，用于测量信号电荷量的任何类型的电子电路均可用作附加电子电路，即，图1中包括三个晶体管A、B和C的附加电子电路150只是一个实例。例如，可以使用具有线性响应区和对数响应区的电子电路。以这种方式，可以极大地改进MIG检测器的动态范围。还可使用受控双采样技术来减少电子电路150中的读出噪声。 [0038] 切割线181对应于图3示出的截面。在绝缘体层307和埋置掺杂部106之间的是沟道阻断掺杂部的第一导电类型延伸部320。应当注意，多个接触通孔(contact via)被蚀刻通过绝缘体层307。在第二绝缘体层308之上的是不透明层144。在MIG层上方的是阻挡层305，以及在MIG层下方的是本体层303。在漏极133和清除接 触部134之间的是可选的表面掺杂部371。在图3中，第二导电类型的MIG层掺杂部392的增强部从源极掺杂部的边缘下方的位置延伸到MIGFET的沟道之下的位置，即，MIG层掺杂部的增强部没有延伸到漏极掺杂部的边缘下方的位置。

[0039] 图2示出了本发明的另一实施例。第二全局快门栅极247控制信号电荷从MIG层104通过第二导电类型的掺杂部293向第二导电类型的附加清除接触部235的流动。第一全局快门栅极控制信号电荷从MIG层104向双MIGFET的MIG层掺杂部392的增强部的流动。在信号电荷累积周期期间，第一全局快门栅极导通，而第二全局快门栅极截止。另一方面，在信号电荷读出周期期间，第一全局快门截止，而第二快门栅极导通。以这种方式，对于像素矩阵中的所有像素，信号电荷累积周期的开始和结束可以是相同的。 [0040] 在图2的检测器中，MOS清除栅极分为两个分离的清除栅极，即，第一清除栅极244和第二清除栅极245。多个MOS清除栅极中的第一个以行形式连接到像素矩阵中的第一清除栅极，以及第二清除栅极以列形式连接到像素矩阵中的第二清除栅极。在这种配置中，独立的像素复位的功耗非常小。切割线281对应于图4示出的截面。

[0041] 图5示出了本发明的另一实施例，其使专利申请WO2006/018470 A1和WO2006/018477 A1中描述的MIG检测器能够进行行复位。切割线581对应于图6A所示的截面或图6B所示的截面。第二导电类型的分离掺杂部536使不同像素的沟道阻断掺杂部621、
622和623相分离。第二导电类型的表面掺杂部671、672和673属于不同的像素，并且它们优选地在操作期间被完全耗尽。在图6B的装置中，MIG层104具有间隙(gap)691。在图1和图2的MIG检测器中，由清除接触部收集溢出(blooming)电流，而在图5的MIG检测器中，由漏极掺杂部131、133收集溢出电流。应 当注意，分离掺杂部的一部分还可由MOS结构代替。在这种情况下，优选地，MOS栅极连接到分离掺杂部。

[0042] 在图7A和图7B中示出了切割线681、682和686上的电子势能曲线。图7A对应于信号电荷累积周期，以及图7B对应于行复位操作期间的情况。在图7A和图7B中，第一导电类型为n型，以及第二导电类型为p型。需要注意的是，第一导电类型还可以是p型，以及第二导电类型还可以是n型。在装置的背面上是导电层702。在累积周期期间，穿过分离掺杂部536的切割线686上的电子势能曲线716与穿过沟道阻断掺杂部的切割线681和682上的电子势能曲线711和712基本相同。在信号电荷累积周期期间，分离掺杂部连接到电子电势-VR1，以及沟道阻断掺杂部连接到电子电势-VCS。需要注意的是，沟道阻断掺杂部和分离掺杂部相对于彼此反向偏置。在行复位期间，首先通过将分离掺杂部连接到电子电势-VR2来增强分离掺杂部和沟道阻断掺杂部之间的反向偏置。此后，通过将沟道阻断掺杂部621连接到清除电势-VC来更加增强一个沟道阻断掺杂部(621)和分离掺杂部536之间的反向偏置。因此，将由像素中的源极和漏极掺杂部132、131和133收集MIG层掺杂部392的增强部中的信号电荷，在这些像素中，沟道阻断掺杂部连接到清除电势。此后，沟道阻断掺杂部621重新连接到电子电势-VCS。在读出周期结束时，分离掺杂部重新连接到电子电势-VR1。

[0043] 图8A、图8B、图8C和图8D示出了WO 2006/018470 A1和WO 2006/018477 A1中描述的MIG检测器中执行行复位的一种可选方式。在图8A-8D的装置中，利用绝缘体层809和827使像素彼此完全绝缘。图8A-8D中的装置在SOI晶片上制成，在SOI晶片中，SOI绝缘体层809位于厚的SOI衬底810和薄的SOI半导体层之间。薄的SOI半导体层包括本体层、MIG层、阻挡层以及像素掺杂部。利用绝缘体槽827使像素彼此绝缘。通过对薄的SOI半导 体层蚀刻沟槽并用绝缘体材料填充这些沟槽来对绝缘体槽进行处理。在图8A中，沟道阻断掺杂部821、沟道阻断掺杂部的延伸部820以及可选掺杂部824均为第一导电类型。优选地，将使源极不受光照的不透明层844添加到前照式装置中。应该注意，可通过蚀刻去除厚的SOI晶片而从背面照射图8A和图8D中的装置。图8A中的装置与图8B中的装置的不同的方面在于前一装置具有埋置掺杂部106，而后者没有。

[0044] 在图8C和图8D的装置中，本体层303和MIG层304两者均为第二导电类型。在本体层303和SOI绝缘体层的界面处有在WO2006/018470 A1、WO 2006/018477 A1、FI20040996和WO2006/005803 A1中描述的导电层。在图7A和图7B中绘出了这种导电层
702。该导电层可由例如二维(2D)电荷气体层组成。这种2D电荷气体层可以是在SOI绝缘体层809中的固定电荷造成的结果，或者可通过向厚的SOI衬底810施加合适的偏压而制成该2D电荷气体层。图8D的装置与图8C的装置的不同的方面在于优选地将不透明且导电材料828(如金属)添加到槽绝缘结构。这种导电材料可用于向厚的SOI衬底施加偏压以及使像素不受散射光照射。

[0045] 图9示出了本发明的一个实施例，其中，使用浮置栅极结构对MIG层104中的信号电荷进行非破坏性地读取。浮置栅极结构包括连接到读出电路950的第二导电类型的浮置像素(floating pixel)掺杂部932。读出电路950可与例如附加电子电路150相似。像素掺杂部931和933用于使信号电荷在位于像素掺杂部932和933下方的MIG层掺杂部392的局部增强部之间来回转移。像素掺杂部935是清除栅极，以及掺杂部134是清除接触部。需要注意的是，清除接触部134可选地可通过导体951连接到读出电路950。以这种方式，可以改进检测器的动态范围而无需将第二电子电路150连接到清除接触部。首先通过浮置栅极结构对信号电荷进行测量，此后， 使信号电荷转移到清除接触部，其中，可以再次读取信号电荷。如果测量到的信号电荷量超过一定限制，则选择后一测量结果。如果测量到的信号电荷量没有超过该限制，则选择前一测量结果。

[0046] 图10A描述了本发明的一个实施例，其中，切割线1081和1082对应于图10B和10C示出的截面。在图10B中，在形式为两个括号{之间的区域是连接第二导电类型的MIG层104和第二导电类型的清除接触部134的第二类型掺杂部1093。在这种情况下，MIG层
104、阻挡层305和掺杂部1093由第二和第一导电类型的两个重叠的掺杂部形成。 [0047] MOSFET不是唯一可以结合MIG一起使用的晶体管。在图11中，MOSFET(金属氧化物半导体场效应晶体管)由形成双MIGBJT的BJT(双极结型晶体管)代替。在MIGBJT中，第二导电类型的像素掺杂部1131和1132是基极掺杂部，以及第一导电类型的掺杂部1151和1152是发射极掺杂部。第一导电类型的沟道阻断掺杂部121用作收集由发射极发射的第一导电类型电荷的MIGBJT的集电极。除了BJT的三个常用节点外，在MIGBJT中还有第四个节点，即，MIG。

[0048] 在图20中，MOSFET由结型场效应晶体管(JFET)代替，其中，栅极掺杂部由MOS栅极1241和1242代替。像素掺杂部1231和1232用作源极、漏极和沟道掺杂部。 [0049] 在目前已介绍的包括MIG的所有晶体管中，MIG中的信号电荷使有效沟道或基极宽度减小。图13和图14示出了包括MIG的晶体管，其中，MIG中的信号电荷使有效沟道或基极宽度增大。在图13中，第二导电类型的像素掺杂部1331和1332用作集电极掺杂部，以及第一导电类型的掺杂部1351和1352用作基极掺杂部。第二导电类型的发射极1361和1362由例如多晶半导体材料(如多 晶硅)形成。在图14中，像素掺杂部1406是封装沟道阻断掺杂部1421的连续层。在第一导电类型的像素掺杂部1406内，还有两个MOSFET的源极和漏极掺杂部1451、1452、1453和1454。导体1441和1442是这两个MOSFET的栅极。

[0050] 需要注意的是，在操作中，反向偏压连接在第二导电类型的像素掺杂部和第一导电类型的第一接触部之间，该第一接触部可以是沟道阻断掺杂部或与本体层的接触部。这个第一接触部收集在半导体检测器中产生的二次电荷。还需要注意的是，在MIG层和清除接触部之间的掺杂区(193，1093)可由阻挡层净掺杂部的局部减小部或由如PCT/FI2006/000009和PCT/FI2006/000058中介绍的沟槽代替。优选地，MIGFET栅极绝缘体层
307较厚并由低k材料制成。绝缘体层307可例如通过首先生长10nm的二氧化硅层并在其上沉积190nm厚的低k绝缘体材料层而形成。

[0051] 还应该注意，可通过以多个不同的累积时间观测一个图像来改进MIG检测器的动态范围。作为实例，可以首先使用40ms的累积时间，然后对信号电荷进行测量和复位。接下来，可以以4ms和0.4ms的累积时间来观测该图像。以这种方式，将动态范围提高了100倍。优选地，在第一累积时间之后对信号电荷进行多次测量，但在第二和第三累积时间之后仅测量一次。然而，这种方法的问题在于快速移动的物体的图像是模糊的。还可以通过碰撞电离处理来使信号电荷在使信号电荷在双MIG检测器中的MIG层掺杂部的局部增强部之间来回转移时倍增。然而，这需要向MIG检测器施加足够高的电压。

[0052] 可以使用单晶体管或多晶体管像素来代替双晶体管像素。还可以在像素中使用任何单极或双极晶体管来代替MOSFET、JFET和BJT。FET的源极或双极晶体管的发射极可以是浮置的，并且其可以连接到电容器。优选地，像素可被由MOS结构或由掺杂部形成 的环形保护结构包围以增大像素面积。本发明的掺杂部还可以使用具有不同掩模、不同能量、不同剂量、不同角度以及不同导电类型的注入物来以任何可能的方式制做(tailor)。在一些情况下，还可以用合适的金属接触部(即，欧姆或肖特基型接触部)代替这些掺杂部。优选地，半导体材料是硅，但还可以使用任何其他半导体材料。例如，半导体材料可以是锗。未示出通过绝缘体层1307的接触孔(contact opening)和与不同掺杂部的接触部。可从前面或背面照射MIG检测器。可以在前照式和背照式MIG检测器中使用抗反射涂层、闪烁体涂层、滤色器或微透镜。

[0053] 在检测器芯片上也可以具有读取和选择电子部件(electronics)。包括根据本发明实施例的检测器的装置还可包括其它半导体芯片，其中的一些可接合连接至检测器的像素。这使得能够在非常小的空间中建立包括检测、放大、读取以及在某些情况下甚至还包括存储的非常紧凑的结构，如MCM(多芯片模块)。