基带成形SRRC数字滤波器的低复杂度实现装置及方法

摘要

本发明涉及基带成形SRRC数字滤波器的低复杂度实现装置及方法，该装置包括：双路复用抽头延迟线单元，将双路复合输入信号延时得到输入向量；倒序单元，将输入向量进行倒序；输入选通单元，对输入向量和倒序向量进行分时选通；M个加权求和单元，时分复用和与子滤波器半系数向量的加权求和运算装置；延迟求和单元，对运算的输出完成设定延迟后，再和与之同步的运算的输出求和；转接器单元，对各个子滤波器的滤波运算结果分时选通，得到SRRC数字滤波器的两路成形滤波结果。本发明使抽头延迟线长度精简为原有的1/(2M)，显著减少了基带成形SRRC数字滤波器实现所需的硬件资源，降低了复杂度，使滤波运算工作在较低频率，并且实现了I/Q双路复用同一套滤波装置。

权利要求

1.基带成形SRRC数字滤波器的低复杂度实现装置，该SRRC数字滤波器的阶数为N，被分解为M个子滤波器，其中M≥2为内插因子，其特征在于，该装置包括：时钟源单元，提供2fs、4fs和Mfs三种频率的时钟，若M＝2或M＝4则只需两种频率的时钟，其中fs为输入信号的采样频率；

双路复用抽头延迟线单元，在频率2fs的时钟驱动下，将两路输入信号分时选通形成双路复合输入信号，交替延时输出和延时寄存，由其抽头得到输入向量倒序单元，将所述输入向量进行倒序，转换为倒序向量

输入选通单元，在频率4fs的时钟驱动下，对输入向量和倒序向量进行分时选通；

M个加权求和单元，在频率4fs的时钟驱动下，时分复用和与子滤波器半系数向量的加权求和运算装置，分别完成与的加权求和运算，其中0≤i≤M-1；

延迟求和单元，在频率2fs的时钟驱动下，对加权求和单元进行运算的输出端输出完成设定延迟后，再和加权求和单元与之同步的运算的输出端输出求和，获得各子滤波器的滤波运算结果；

转接器单元，在频率Mfs的时钟驱动下，对各个子滤波器的滤波运算结果分时选通，其中两路恒相差2个选通点，分别得到SRRC数字滤波器的两路成形滤波结果。

2.如权利要求1所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，双路复用抽头延迟线单元的每两个抽头之间有两级寄存器，所述两路输入信号形成的双路复合输入信号中，其中一路较另一路输入提前一个频率为2fs的时钟周期。

3.如权利要求1所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，所述SRRC数字滤波器被分解成的M个子滤波器的系数为：$h_k\left[n\right]=h[k+\mathrm{nM}],k=\mathrm{0,1},...,M-1;n=\mathrm{0,1},...,\frac{N}{M}-1$上式中，k表示各个子滤波器的标号，N为所述SRRC数字滤波器的阶数。

4.如权利要求1所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，所述加权求和单元包括部分乘积分解合并级联运算单元和增益调整输出单元，其中所述部分乘积分解合并级联运算单元逐级进行合积分解、合积合并和简积合并的运算，其运算结果由增益调整输出单元完成增益调整和位截取操作，得到加权求和单元的输出。

5.如权利要求1所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，所述延迟求和单元对加权求和单元输出的倒序向量与第一个子滤波器半系数向量的加权求和运算结果，单路输入时延时N/(2M)个频率fs的时钟周期，双路复合输入时一共延时N/M个频率2fs的时钟周期；所述延迟求和单元对加权求和单元输出的倒序向量与第二至M个子滤波器半系数向量的加权求和运算结果，单路输入时各延迟N/(2M)-1个频率fs的时钟周期，双路复合输入时各延时N/M-2个频率2fs的时钟周期。

6.如权利要求5所述的基带成形SRRC数字滤波器的低复杂度实现装置，其特征在于，所述延迟求和单元的延时优选用存储器实现。

7.一种利用权利要求1所述的装置达到基带成形SRRC数字滤波器的低复杂度实现方法，其特征在于，该方法包括以下步骤：将两路输入信号输入到双路复用抽头延迟线单元，在频率2fs的时钟驱动下，分时选通形成双路复合输入信号，对其延时得到输入向量；

利用多相结构将该SRRC数字滤波器分解成M个子滤波器组成的滤波器组；

利用子滤波器镜像对称或互补对称特性，将各子滤波器的加权求和单元缩减一半；

通过倒序单元将所述输入向量进行倒序，转换为倒序向量

在频率4fs的时钟驱动下，通过输入选通单元对输入向量和倒序向量进行分时选通；

在频率4fs的时钟驱动下，通过加权求和单元时分复用和与子滤波器半系数向量的加权求和运算装置，分别完成与的加权求和运算，其中0≤i≤M-1；

在频率2fs的时钟驱动下，通过延时求和单元对加权求和单元进行运算的输出端输出完成设定延迟后，再和加权求和单元与之同步的运算的输出端输出求和，获取各子滤波器的滤波运算结果；

在频率Mfs的时钟驱动下，通过转接器单元对各个子滤波器的滤波运算结果分时选通，其中两路恒相差2个选通点，分别得到SRRC数字滤波器的两路成形滤波结果。

8.如权利要求7所述的基带成形SRRC数字滤波器的低复杂度实现方法，其特征在于，所述加权求和单元时分复用和与子滤波器半系数向量的加权求和运算装置步骤中，利用部分乘积分解合并优化方法完成与的加权求和运算。

说明书

技术领域

本发明属于数字信号处理技术领域，涉及数字滤波器的实现，尤其涉及基带成形SRRC数字滤波器的低复杂度实现装置和方法。

背景技术

数字通信系统发送端的基带后处理部分通常需要进行时域成形滤波。按照最佳检测理论，收发两端的滤波器应共轭匹配，因此发端成形滤波器和其收端的匹配滤波器的系统函数应设计成满足奈奎斯特无失真准则，即HT(f).HR(f)＝H(f)，其中，HT(f)为发送端成形滤波器的频率响应，HR(f)为接收端匹配滤波器的频率响应，H(f)为满足采样点无失真准则的系统函数，如升余弦滚降滤波器。相应地，发端成形滤波器和收端匹配滤波器通常选择平方根升余弦(Square RootRaised Cosine，SRRC)滤波器，即$H_T\left(f\right)=H_R\left(f\right)=\sqrt{H\left(f\right)}=H_{\mathrm{srrc}}\left(f\right).$Hsrrc(f)即SRRC滤波器的频率响应，表示如下：
$H_{\mathrm{srrc}}\left(f\right)=\left\{\begin{array}{cc}1,& 0\le \left|f\right|\le \frac{1-\alpha }{2T}\\ \sqrt{\frac{1}{2}[1+\cos \left[\frac{\pi \left(2T\right|f|-1+\alpha )}{2\alpha }\right]]},& \frac{1-\alpha }{2T}\le \left|f\right|\le \frac{1+\alpha }{2T}\\ 0,& \left|f\right|\ge \frac{1+\alpha }{2T}\end{array}\right.$
其时域冲激响应表示如下：
$h\left(t\right)=\frac{(4\mathrm{\alpha t}/T)\cos [\pi (1+\alpha )t/T]+\sin [\pi (1-\alpha )t/T]}{(\mathrm{\pi t}/T)[1-{(4\mathrm{\alpha t}/T)}^2]}$
其中α为滚降系数，0≤α≤1，T为信号采样周期。在采样周期T下，SRRC滤波器离散系统冲激响应表示为hI[n]＝h(nT)。hI[n]为系统的无限冲激响应，可用有限冲激响应(Finite Impulse Response，FIR)滤波器近似，设计中通常采用窗函数法对hI[n]进行截断，截断后的有限冲激响应为h[n]＝hI[n].w[n]，其中w[n]为窗函数。平方根升余弦FIR数字滤波器(以下简称SRRC数字滤波器)系数由离散系统的冲激响应h[n]描述。
在数字通信系统中，采用SRRC滤波器进行基带成形滤波能够有效抑制带外泄漏、减少对邻带的干扰和抑制符号间干扰(ISI)，在发送端可以获得较好的发射频谱，并且保证调制解调的性能。在中国数字电视地面广播传输国家标准(GB20600-2006，简称DTMB)中，规定基带后处理采用滚降系数α为0.05的SRRC滤波器进行基带信号频谱成形。
滚降系数很小，意味着SRRC滤波器的过渡带很窄，频谱利用率很高，但对滤波器阶数有很高要求，对于硬件实现而言，直接导致了很高的复杂度。例如DTMB国标发射机中的SRRC数字滤波器，其阶数通常被设计为数百阶甚至更高，如此高阶的SRRC数字滤波器在各种可编程逻辑器件、数字信号处理器件或专用集成电路中实现时，以低复杂度实现为目的的优化就是一个十分现实的问题。
用于基带后处理中的基带成形SRRC数字滤波器实际上是一个内插滤波器，在滤波之前首先需要对输入信号进行M倍(M为正整数)的内插(Interpolation，或称为上采样，Upsampling)，M＝f/fs即内插因子，其中fs为输入信号的采样频率(即符号速率)，f＝Mfs为SRRC数字滤波器的采样频率，通常取M＝2或M＝4。基带成形SRRC数字滤波器的常规结构如图1所示，采样频率为fs的输入信号x[n]经过M倍内插，得到采样频率为f的M倍采样序列s[n]，s[n]经SRRC数字滤波器成形滤波后得到输出y[n]如下：
$y\left[n\right]=s\left[n\right]*h\left[n\right]=\underset{m=0}{\overset{N}{\Sigma }}s[n-m].h\left[m\right]$
其中N和h[n]分别为SRRC数字滤波器的阶数和系数。
在数字通信系统的调制端，信源输入信号经映射和调制后得到的符号一般包括I、Q两路数据，两路并行，分别对应于符号调制所产生的实部与虚部信号。对于基带后处理部分，实际需要I、Q两路并行输入、并行输出，由于SRRC数字滤波器是实系数滤波器，因此两路完成基带成形滤波使用的是完全相同的装置。
上述用于基带成形滤波的SRRC数字滤波器，传统的实现装置一般是由一个M倍内插器和一个直接I型(直接型)或直接II型(转置直接型)结构的常规SRRC数字滤波器级联组成，如图1所示，对于直接I型和直接II型结构的FIR(Finite Impulse Response，有限冲击响应)数字滤波器的一般优化方法均可运用于此处的SRRC数字滤波器，包括合并抽头延迟线上对称的抽头、采用CSD(Canonical Signed Digit，正则有符号数)拆分系数以及优化加法器数量和输出位宽等，但上述传统实现装置的缺点在于：
1.对于高阶SRRC数字滤波器的实现，其抽头延迟线很长，加权求和单元复杂度很高，总体占用的硬件资源很高；
2.SRRC数字滤波器工作在上采样之后的较高频率，其硬件实现的功耗和负荷都较高；
3.已有的优化手段只能对常规的SRRC数字滤波器自身进行优化，优化效果有限；
4.I、Q两路需占用两套同样的装置，不仅硬件资源的需求量庞大，且使用效率很低。

发明内容

本发明的目的在于提供一种新的基带成形SRRC数字滤波器低复杂度实现方法和实现装置，克服基带成形SRRC数字滤波器特别是高阶滤波器在各种可编程逻辑器件、数字信号处理器件或专用集成电路中的传统实现装置存在的复杂度高、硬件资源占用量大以及工作频率高等诸多不足之处。
为实现上述目的，本发明采用如下技术方案：
一种基带成形SRRC数字滤波器低复杂度实现装置，该SRRC数字滤波器的阶数为N，被分解为M个子滤波器，其中M≥2为内插因子，该装置包括：
时钟源单元，提供2fs、4fs和Mfs三种频率的时钟，若M＝2或M＝4则只需两种频率的时钟，其中fs为输入信号的采样频率；
双路复用抽头延迟线单元，在频率2fs的时钟驱动下，将两路输入信号分时选通形成双路复合输入信号，交替延时输出和延时寄存，由其抽头得到输入向量
倒序单元，将所述输入向量进行倒序，转换为倒序向量
输入选通单元，在频率4fs的时钟驱动下，对输入向量和倒序向量进行分时选通；
M个加权求和单元，在频率4fs的时钟驱动下，时分复用和与子滤波器半系数向量的加权求和运算装置，分别完成与的加权求和运算，其中0≤i≤M-1；
延迟求和单元，在频率2fs的时钟驱动下，对加权求和单元进行运算的输出端输出完成设定延迟后，再和加权求和单元与之同步的运算的输出端输出求和，获得各子滤波器的滤波运算结果；
转接器单元，在频率Mfs的时钟驱动下，对各个子滤波器的滤波运算结果分时选通，其中两路恒相差2个选通点，分别得到SRRC数字滤波器的两路成形滤波结果。
其中，双路复用抽头延迟线单元的每两个抽头之间有两级寄存器，所述两路输入信号形成的双路复合输入信号中，其中一路较另一路输入提前一个频率为2fs的时钟周期。
其中，所述SRRC数字滤波器被分解成的M个子滤波器的系数为：
hk[n]＝h[k+nM]，k＝0，1，...，M-1；$n=\mathrm{0,1},...,\frac{N}{M}-1$
上式中，k表示各个子滤波器的标号，N为所述SRRC数字滤波器的阶数。
其中，所述加权求和单元包括部分乘积分解合并级联运算单元和增益调整输出单元，其中所述部分乘积分解合并级联运算单元逐级进行合积分解、合积合并和简积合并的运算，其运算结果由增益调整输出单元完成增益调整和位截取操作，得到加权求和单元的输出。
其中，所述延迟求和单元对加权求和单元输出的倒序向量与第一个子滤波器半系数向量的加权求和运算结果，单路输入时延时N/(2M)个频率fs的时钟周期，双路复合输入时一共延时N/M个频率2fs的时钟周期；所述延迟求和单元对加权求和单元输出的倒序向量与第二至M个子滤波器半系数向量的加权求和运算结果，单路输入时各延迟N/(2M)-1个频率fs的时钟周期，双路复合输入时各延时N/M-2个频率2fs的时钟周期。
其中，所述延迟求和单元的延时优选用存储器实现。
本发明还提供了一种利用上述装置达到基带成形SRRC数字滤波器的低复杂度实现方法，该方法包括以下步骤：
将两路输入信号输入到双路复用抽头延迟线单元，在频率2fs的时钟驱动下，分时选通形成双路复合输入信号，对其延时得到输入向量
利用多相结构将该SRRC数字滤波器分解成M个子滤波器组成的滤波器组；
利用子滤波器镜像对称或互补对称特性，将各子滤波器的加权求和单元缩减一半；
通过倒序单元将所述输入向量进行倒序，转换为倒序向量
在频率4fs的时钟驱动下，通过输入选通单元对输入向量和倒序向量进行分时选通；
在频率4fs的时钟驱动下，通过加权求和单元时分复用和与子滤波器半系数向量的加权求和运算装置，分别完成与的加权求和运算，其中0≤i≤M-1；
在频率2fs的时钟驱动下，通过延时求和单元对加权求和单元进行运算的输出端输出完成设定延迟后，再和加权求和单元与之同步的运算的输出端输出求和，获取各子滤波器的滤波运算结果；
在频率Mfs的时钟驱动下，通过转接器单元对各个子滤波器的滤波运算结果分时选通，其中两路恒相差2个选通点，分别得到SRRC数字滤波器的两路成形滤波结果。
其中，所述加权求和单元时分复用和与子滤波器半系数向量的加权求和运算装置步骤中，利用部分乘积分解合并优化方法完成与的加权求和运算。
本发明提供的基带成形SRRC数字滤波器的低复杂度实现装置和方法的有益效果是：本发明综合利用了双路复用抽头延迟线结构、多相结构、镜像对称和互补对称子滤波器优化实现、以及加权求和单元部分乘积分解合并优化实现等多种优化技术，深入挖掘多相结构各子滤波器的对称或相似特性以及每个子滤波器自身系数之间的相似特性，最大限度复用占用资源较多的加权求和运算以及优化加权求和运算中加法器的数量和位宽。与传统实现方法相比，使抽头延迟线长度精简为原有的1/(2M)，显著减少了高阶基带成形SRRC数字滤波器实现所需的硬件资源，降低了复杂度，使滤波运算工作在较低频率，并且实现了I/Q双路复用同一套滤波装置。

附图说明

图1为现有技术中常规的基带成形SRRC数字滤波器示意图；
图2a为本发明提供的基带成形SRRC数字滤波器的多相结构原理示意图；
图2b为本发明提供的基带成形SRRC数字滤波器取M＝4时的多相结构具体实现装置示意图；
图3a为本发明提供的多相结构下具有镜像对称性的子滤波器的分段实现装置示意图；
图3b为本发明提供的多相结构下具有镜像对称性的子滤波器的优化实现装置示意图；
图4a为本发明提供的多相结构下具有互补对称性的子滤波器的分段实现装置示意图；
图4b为本发明提供的多相结构下具有互补对称性的子滤波器的优化实现装置示意图；
图5a为本发明提供的加权求和单元部分乘积分解合并优化实现装置示意图；
图5b为本发明提供的部分乘积分解合并级联运算单元结构示意图；
图6为本发明提供的双路复用抽头延迟线结构示意图；
图7为本发明提供的基带成形SRRC数字滤波器的低复杂度实现方法操作流程示意图；
图8为本发明提供的基带成形SRRC数字滤波器的低复杂度实现装置示意图(M＝4)。

具体实施方式

本发明提出的基带成形SRRC数字滤波器的低复杂度实现装置和方法，结合附图和实施例说明如下。
本发明提供了基带成形SRRC数字滤波器的低复杂度实现方法和装置。针对用于基带成形的SRRC数字滤波器的硬件实现进行优化。参照图1，表示基带成形SRRC数字滤波器的常规结构示意图，作为内插滤波器，实际上是内插器和数字滤波器的级联。下面以内插因子M＝4为例详细阐述本发明所述技术方案。
参照图2a、图2b，分别表示本发明提供的基带成形SRRC数字滤波器的多相结构原理示意图以及M＝4时的多相结构具体实现装置示意图。设原SRRC数字滤波器的阶数为N，系数为h[n]。多相结构要求在设计数字滤波器时，其阶数N必须设计为M的倍数。采用多相结构，内插器被去除，原滤波器被分解为M个子滤波器，其系数表示为：
$h_k\left[n\right]=h[k+\mathrm{nM}],k=\mathrm{0,1},...,M-1;n=\mathrm{0,1},...,\frac{N}{M}-1$
子滤波器工作在较低采样频率fs下，它们并行运算，共享一个抽头延迟线，使得抽头延迟线长度按内插因子M降低，缩短到原来的1/M。对于经抽头延迟线得到的输入信号向量，每个子滤波器在较低的频率fs下完成加权求和运算得到一个输出信号，由于每个子滤波器的附加相移不同，总的输出信号是以较高的频率f＝Mfs对各子滤波器的输出信号经0到M-1个不等的时钟周期延时后相加求和所得。取M＝4，不失一般性，设原滤波器的阶数N为2M的倍数，则原滤波器分解得到的M个子滤波器的系数分别为：
$h_0\left[n\right]=\{h_0\left[0\right],h_0[1]),...,h_0\left[\frac{N}{4}\right]\}=\{h\left[0\right],h\left[4\right],h\left[8\right],...,h\left[N\right]\};$
$h_1\left[n\right]=\{h_1\left[0\right],h_1\left[1\right],...,h_1[\frac{N}{4}-1]\}=\{h\left[1\right],h\left[5\right],h\left[9\right],...,h[N-3]\};$
$h_2\left[n\right]=\{h_2\left[0\right],h_2\left[1\right],...,h_2[\frac{N}{4}-1]\}=\{h\left[2\right],h\left[6\right],h\left[10\right],...,h[N-2]\};$
$h_3\left[n\right]=\{h_3\left[0\right],h_3\left[1\right],...,h_3[\frac{N}{4}-1]\}=\{h\left[3\right],h\left[7\right],h\left[11\right],...,h[N-1]\},$
由于原滤波器是线性相位FIR滤波器，根据原滤波器系数的对称性不难得出，h0[n]和h2[n]自身具有镜像对称性，h1[n]和h3[n]具有互补对称性，即：
$h_0\left[i\right]=h_0[\frac{N}{4}-i],$ $h_2\left[i\right]=h_2[\frac{N}{4}-1-i],$
$h_1\left[i\right]=h_3[\frac{N}{4}-1-j],$其中$0\le i\le \frac{N}{8}-1,$$0\le j\le \frac{N}{4}-1.$
参照图3a、图3b，分别表示本发明提供的多相结构下具有镜像对称性的子滤波器的分段实现装置示意图以及其优化实现装置示意图。对于系数h0[n]和h2[n]自身具有镜像对称性的子滤波器，可将其系数平分为前后两段，令
$h_{0a}\left[n\right]=\{h_0\left[0\right],h_0\left[1\right],...,h_0[\frac{N}{8}-1],\frac{h_0\left[\frac{N}{8}\right]}{2}\},$ $h_{0b}\left[n\right]=\{\frac{h_0\left[\frac{N}{8}\right]}{2},h_0[\frac{N}{8}+1],...,h_0\left[\frac{N}{4}\right]\};$
$h_{2a}\left[n\right]=\{h_2\left[0\right],h_2\left[1\right],...,h_2[\frac{N}{8}-1]\},$ $h_{2b}\left[n\right]=\{h_2\left[\frac{N}{8}\right],h_2[\frac{N}{8}+1],...,h_2[\frac{N}{4}-1]\},$
其中$h_{0b}\left[n\right]=h_{0a}[\frac{N}{8}-n],$$0\le n\le \frac{N}{8};$$h_{2b}\left[n\right]=h_{2a}[\frac{N}{8}-1-n],$$0\le n\le \frac{N}{8}-1.$
根据其两个分段之间的镜像对称性，实际上只需实现h0a[n]和h2a[n]，然后通过翻转实现h0b[n]和h2b[n]，再通过时域平移h0b[n]和h2b[n]，分别延迟N/8和N/8-1个频率fs的时钟周期，即可实现子滤波器自身的镜像对称结构。由于两个分段共享一个抽头延迟线，该分段实现装置可利用对称性将抽头延迟线长度再缩短1/2。在此基础上进一步通过复用h0a[n]和h0b[n]以及h2a[n]和h2b[n]的加权求和单元，实现了近一半的逻辑资源优化。以系数为h0[n]的第0号子滤波器为例，根据线性卷积关系：
$y_{0b}\left[n\right]=\underset{m=0}{\overset{\frac{N}{8}}{\Sigma }}x[n-m]·h_{0b}\left[m\right],$以及$h_{0b}\left[n\right]=h_{0a}[\frac{N}{8}-n],$$0\le n\le \frac{N}{8},$
可得以下新的线性卷积关系
$y_{0b}\left[n\right]=\underset{m=0}{\overset{\frac{N}{8}}{\Sigma }}x[n-\frac{N}{8}+m]·h_{0a}\left[m\right],$联合$y_{0a}\left[n\right]=\underset{m=0}{\overset{\frac{N}{8}}{\Sigma }}x[n-m]·h_{0a}\left[m\right],$
则所述优化实现装置可具体描述如下：输入信号x[n]经抽头延迟线得到延时输入信号序列x[n-m]，0≤m≤N/8，向量表示为$\overrightarrow{x}=\left(x\left[n\right]\right),x[n-1],...,x[n-N/8])$再将上述序列进行倒序处理，得到新的延迟序列x[n-N/8+m]，0≤m≤N/8，向量表示为$\overrightarrow{x}\prime =(x[n-N/8],x[n-N/8+1],...,x\left[n\right]);$以频率2fs对两组序列和进行选通，输入到工作频率为2fs、系数为h0a[n]的加权求和单元中，分别完成上述两组加权求和运算，得到y0a[n]和y0b[n]；而y0b[n]则需要延迟N/8个频率fs的时钟周期，再与y0a[n]求和，得到第0号子滤波器的滤波输出y0[n]，即y0[n]＝y0a[n]+y0b[n]·δ[n-N/8]。系数为h2[n]的第2号子滤波器的优化实现装置同上所述，区别在于它是N/8-1阶。
参照图4a、图4b，分别表示本发明提供的多相结构下具有互补对称性的子滤波器的分段实现装置示意图以及其优化实现装置示意图。对于系数h1[n]和h3[n]具有互补对称性的子滤波器，同样将其系数平分为前后两段，令
$h_{1a}\left[n\right]=\{h_1\left[0\right],h_1\left[1\right],...,h_1[\frac{N}{8}-1]\},$ $h_{1b}\left[n\right]=\{h_1\left[\frac{N}{8}\right],h_1[\frac{N}{8}+1],...,h_1[\frac{N}{4}-1]\};$
$h_{3a}\left[n\right]=\{h_3\left[0\right],h_3\left[1\right],...,h_3[\frac{N}{8}-1]\},$ $h_{3b}\left[n\right]=\{h_3\left[\frac{N}{8}\right],h_3[\frac{N}{8}+1],...,h_3[\frac{N}{4}-1]\},$
其中h3b[n]＝h1a[N/8-1-n]，h1b[n]＝h3a[N/8-1-n]，0≤n≤N/8-1。根据两个子滤波器的分段相互之间的互补对称性，实际上只需实现h1a[n]和h3a[n]，然后通过翻转实现h3b[n]和h1b[n]，再通过时域平移h1b[n]和h3b[n]，延迟N/8-1个频率fs的时钟周期，即可实现子滤波器之间的互补对称结构。如前所述，该分段实现装置同样使用的1/2长度的抽头延迟线。在此基础上，进一步通过复用h1a[n]和h3b[n]以及h1b[n]和h3a[n]的加权求和单元，实现了近一半的逻辑资源优化。根据线性卷积关系：
$y_{1b}\left[n\right]=\underset{m=0}{\overset{\frac{N}{8}-1}{\Sigma }}x[n-m]·h_{1b}\left[m\right]$和$y_{3b}\left[n\right]=\underset{m=0}{\overset{\frac{N}{8}-1}{\Sigma }}x[n-m]·h_{3b}\left[m\right],$
以及$h_{1b}\left[n\right]=h_{3a}[\frac{N}{8}-1-n]$和$h_{3b}\left[n\right]=h_{1a}[\frac{N}{8}-1-n],$$0\le n\le \frac{N}{8}-1,$
可得以下新的线性卷积关系
$y_{1b}\left[n\right]=\underset{m=0}{\overset{\frac{N}{8}-1}{\Sigma }}x[n-\frac{N}{8}+1+m]·h_{3a}\left[m\right]$和$y_{3b}\left[n\right]=\underset{m=0}{\overset{\frac{N}{8}-1}{\Sigma }}x[n-\frac{N}{8}+1+m]·h_{1a}\left[m\right],$
联合$y_{1a}\left[n\right]=\underset{m=0}{\overset{\frac{N}{8}-1}{\Sigma }}x[n-m]·h_{1a}\left[m\right]$和$y_{3a}\left[n\right]=\underset{m=0}{\overset{\frac{N}{8}-1}{\Sigma }}x[n-m]·h_{3a}\left[m\right],$
则所述优化实现装置可具体描述如下：输入信号x[n]经抽头延迟线得到延时输入信号序列x[n-m]，0≤m≤N/8-1，向量表示为$\overrightarrow{x}=(x\left[n\right],x[n-1],...,x[n-N/8+1]);$再将上述序列进行倒序处理，得到新的延迟序列x[n-N/8+1+m]，0≤m≤N/8-1，向量表示为$\overrightarrow{x}\prime =(x[n-N/8+1],x[n-N/8+2],...,x\left[n\right]);$以频率2fs对两组序列和′进行选通，分别输入到工作频率为2fs、系数为h1a[n]和h3a[n]的加权求和单元中，分别完成上述四组加权求和运算，得到y1a[n]、y1b[n]以及y3a[n]、y3b[n]；而y1b[n]和y3b[n]则需要延迟N/8-1个频率fs的时钟周期，再分别与y1a[n]和y3a[n]求和，得到第1号子滤波器和第3号子滤波器的滤波输出y1[n]和y3[n]，即y1[n]＝y1a[n]+y1b[n]·δ[n-N/8+1]和y3[n]＝y3a[n]+y3b[n]·δ[n-N/8+1]。
值得说明的是，y0b[n]延迟N/8个频率fs的时钟周期，y1b[n]、y2b[n]和y3b[n]各延迟N/8-1个频率fs的时钟周期，此处的延迟与抽头延迟线的延迟不同。在硬件实现当中，此处的延迟可以用存储器来实现，也就是使用存储器资源来替代更为宝贵的寄存器资源，降低抽头延迟线复杂度的同时，提高了各种类型硬件资源的综合使用效率。
参照图5a、图5b，分别表示本发明提供的加权求和单元部分乘积分解合并优化实现装置示意图以及其中的部分乘积分解合并级联运算单元结构示意图。如前所述，四个子滤波器共享一个抽头延迟线，实际上只需实现系数分别为h0a[n]、h1a[n]、h2a[n]和h3a[n]的四个分段加权求和单元。参照专利“一种FIR数字滤波器直接型实现方法及实现装置”(专利申请号200810101448.7)，对于每一组系数hka[n]，k＝0，1，2，3，采用针对系数间相似特性的优化技术——部分乘积分解合并优化技术，进一步对加权求和单元进行优化。以系数为h0a[n]的加权求和单元为例，所述优化实现装置具体描述如下：该加权求和单元由部分乘积分解合并级联运算单元和增益调整输出单元等子模块构成。经抽头延迟线的输入向量(包括经过倒序处理的)，输入到部分乘积分解合并级联运算单元，在第一级与系数结合完成部分乘积的转换，然后依次在每一级进行合积分解、合积合并和简积合并的运算，最后得到的一个简积即是加权求和运算的结果，再将其输入到增益调整输出单元，根据输出所需精度和增益完成相应的增益调整和位截取操作，得到该加权求和单元的最终输出y0a[n](包括y0b[n])。系数为h1a[n]、h2a[n]和h3a[n]的加权求和单元部分乘积分解合并优化实现装置同上所述。
参照图6，表示本发明提供的双路复用抽头延迟线结构示意图。设原单路抽头延迟线工作在fs频率，则所述双路复用抽头延迟线工作在2fs频率，每两个抽头之间有两级寄存器，即延时两个频率2fs的时钟周期。所述抽头延迟线的输入为I路输入信号xI[n]和Q路输入信号xQ[n]通过选通之后的双路复合交替输入，设xI[n]的输入较xQ[n]的输入提前一个频率2fs的时钟周期，当各个抽头输出I路的抽头延时信号xI[n-m]时，Q路的各延时信号正好进入抽头之间的第二级寄存；反之当各个抽头输出Q路的抽头延时信号xQ[n-m]时，I路的各延时信号也正好进入抽头之间的第二级寄存。采用所述抽头延迟线，实现了I/Q双路复用同一套滤波装置，在该延迟线的抽头之后连接的所有装置，其工作频率均需提高为原来的2倍，而在加权求和单元之后的存储器延迟单元，其存储容量也需要相应地扩大一倍，用于存储I/Q两路数据以实现对I/Q两路时分复用。
参照图7、图8，分别表示本发明提供的基带成形SRRC数字滤波器低复杂度实现方法的操作流程示意图以及采用该方法的基带成形SRRC数字滤波器低复杂度实现装置(M＝4)示意图。该实现转置包括：时钟源单元，提供2fs和4fs两种频率的时钟，其中fs为输入信号的采用频率；双路复用抽头延迟线单元，在频率2fs的时钟驱动下，将I、Q两路输入信号通过分时选通形成I/Q双路复合输入信号，并进行延时得到输入向量$\overrightarrow{x}=(x\left[n\right],x[n-1],...,x[n-N]);$倒序单元，将输入向量进行倒序，转换为倒序向量$\overrightarrow{x}\prime =(x[n-N],x[n-N+1],...,x\left[n\right]);$输入选通单元，在频率4fs的时钟驱动下，对两组输入向量和进行分时选通；M个加权求和单元，分别属于上述M个子滤波器，各个子滤波器的加权求和单元在频率4fs的时钟驱动下，时分复用输入向量和与子滤波器半系数向量的加权求和运算装置，分别完成与的加权求和运算，0≤i≤M-1，表示子滤波器的序号，其中，加权求和单元中包括部分乘积分解合并级联运算单元和增益调整输出单元，部分乘积分解合并级联运算单元逐级进行合积分解、合积合并和简积合并的运算，其运算结果由增益调整输出单元完成增益调整和位截取操作，得到加权求和单元的输出；延迟求和单元，在频率2fs的时钟驱动下，对加权求和单元进行运算的输出端输出完成特定的延迟再和与之同步的运算的输出端输出求和得到各个子滤波器的滤波运算结果；转接器单元，在频率4fs的时钟驱动下，对各个子滤波器的滤波运算结果分时选通，其中I、Q两路恒相差2个选通点，分别得到该SRRC数字滤波器的I、Q两路最终输出结果。
本实施例所述基带成形SRRC数字滤波器的低复杂度实现装置采用了双路复用抽头延迟线结构、多相结构、镜像对称和互补对称子滤波器优化实现以及加权求和单元部分乘积分解合并优化实现等多种优化技术，使抽头延迟线长度精简为原有的1/(2M)，深入挖掘多相结构各子滤波器的对称或相似特性以及每个子滤波器自身系数之间的相似特性，最大限度复用占用资源较多的加权求和运算以及优化加权求和运算中加法器的数量和位宽，显著减少了高阶基带成形SRRC数字滤波器实现所需的硬件资源，降低了复杂度，使滤波运算工作在较低频率，并且实现了I/Q双路复用同一套滤波装置。
如图7所示，利用上述装置达到基带成形SRRC数字滤波器的低复杂度实现方法，包括以下步骤：
步骤A，采用I/Q双路复用的抽头延迟线技术，实现I/Q两路复用同一套滤波装置，将两路输入信号输入到双路复用延迟线单元，在频率2fs的时钟驱动下，分时选通形成双路复合输入信号，对其延时得到输入向量
步骤B，采用多相结构滤波技术，将原SRRC数字滤波器分解成多个子滤波器组成的滤波器组；
步骤C，利用子滤波器镜像对称或互补对称特性优化实现技术，将各子滤波器的加权求和单元缩减一半；
步骤D，通过倒序单元将所述输入向量进行倒序，转换为倒序向量
步骤E，通过输入选通单元对输入向量和倒序向量进行分时选通；
步骤F，在频率4fs的时钟驱动下，通过加权求和单元时分复用和与子滤波器半系数向量的加权求和运算装置，分别完成与的加权求和运算，其中0≤i≤M-1；
步骤G，在频率2fs的时钟驱动下，通过延时求和单元对加权求和单元进行运算的输出端输出完成设定延迟后，再和加权求和单元与之同步的运算的输出端输出求和，获取各子滤波器的滤波运算结果；
步骤H，在频率Mfs的时钟驱动下，通过转接器单元对各个子滤波器的滤波运算结果分时选通，其中两路恒相差2个选通点，分别得到SRRC数字滤波器的两路成形滤波结果。
上述步骤F中，采用FIR相似滤波器组优化实现技术，通过转换输入向量时分复用各子滤波器的加权求和单元，并采用针对FIR数字滤波器系数相似性的直接型优化实现技术，即部分乘积分解合并优化实现技术，实现各子滤波器的加权求和单元。
本发明提出了基带成形SRRC数字滤波器的低复杂度实现方法和装置，用于参照比较的实现方法包括SRRC数字滤波器的传统直接型实现(简称直接型)、采用多相结构的直接型实现(简称多相直接型)、采用多相结构并利用子滤波器组的对称性进行优化的直接型实现(简称多相子滤波器组优化型)和采用多相结构并利用滤波器自身系数的相似性进行优化的直接型实现(简称多相子滤波器系数优化型)。参照表1，表示上述四种实现方法与本发明提出的低复杂度实现方法(简称多相综合优化型)在FPGA实现的逻辑资源对比。其中所实现的SRRC数字滤波器阶数为384，滚降系数为0.05，滤波器系数采用14-bit量化，输入位宽为14-bit；用于逻辑分析和综合的平台是Quartus II，FPGA器件型号是Altera Stratix II EP2S90F1020C5。由表1可以看出本发明提出的实现方法在FPGA实现时占用的组合逻辑和寄存器逻辑资源均最少，而所占用的存储器资源只占该FPGA全部存储器资源的4/1000。
表1
 SRRC数字滤波器实现方法LC CombinationalsLC RegistersMemory bits直接型10246108100多相直接型1157529060多相子滤波器组优化型6633226218432多相子滤波器系数优化型849428420多相综合优化型5161219218432
本发明提出的基带成形SRRC数字滤波器的低复杂度实现方法和装置，是在内插或抽取滤波器多相实现结构的基础之上进行的综合优化。因此本发明的技术方案可扩展应用于一切内插或抽取因子M≥2的普通内插或抽取FIR数字滤波器的硬件实现。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。