非易失性半导体存储器件

摘要

根据本发明的一个实例的非易失性半导体存储器件包括半导体区域，在半导体区域中分开地布置的源极/漏极区，布置在源极/漏极区之间的沟道区域上的隧道绝缘薄膜，布置在隧道绝缘薄膜上的浮栅电极，布置在浮栅电极上的电极间绝缘薄膜，以及布置在电极间绝缘薄膜上的控制栅电极。电极间绝缘薄膜包含La、Al和Si。

权利要求

1.一种非易失性半导体存储器件，包括：半导体区；

在半导体区中分开地布置的源极/漏极区；

布置在源极/漏极区之间的沟道区域上的隧道绝缘薄膜；

布置在隧道绝缘薄膜上的浮栅电极；

布置在浮栅电极上的电极间绝缘薄膜；以及布置在电极间绝缘薄膜上的控制栅电极，电极间绝缘薄膜包括包含Si的铝酸镧层，其组成比在0.06＜Si/(La+Al)＜0.60的范围内。

2.根据权利要求1所述的非易失性半导体存储器件，其中包含Si的铝酸镧层是非晶的。

3.根据权利要求1或2所述的非易失性半导体存储器件，浮栅电极由包含Si的材料构成，在电极间绝缘薄膜与浮栅电极之间具有由Al氧化物构成的阻挡层。

4.根据权利要求1或2所述的非易失性半导体存储器件，控制栅电极具有由包含Si的材料构成的层，电极间绝缘薄膜与控制栅电极之间具有由Al氧化物构成的阻挡层。

5.根据权利要求1或2所述的非易失性半导体存储器件，其中控制栅电极具有由包含Ta的材料构成的层。

6.根据权利要求1或2所述的非易失性半导体存储器件，其中隧道绝缘薄膜具有由包含Si的材料构成的层。

7.一种非易失性半导体存储器件，包括：半导体区；

在半导体区中分开地布置的源极/漏极区；

布置在源极/漏极区之间的沟道区域上的隧道绝缘薄膜；

布置在隧道绝缘薄膜上的电荷存储层；

布置在电荷存储层上的阻挡绝缘薄膜；以及布置在阻挡绝缘薄膜上的控制栅电极，

阻挡绝缘薄膜包括包含Si的铝酸镧层，其组成比在0.06＜Si/(La+Al)＜0.60的范围内。

8.根据权利要求7所述的非易失性半导体存储器件，其中包含Si的铝酸镧层是非晶的。

9.根据权利要求7或8所述的非易失性半导体存储器件，电荷存储层由包含Si的材料构成，在阻挡绝缘薄膜与电荷存储层之间具有由Al氧化物构成的的阻挡层。

10.根据权利要求7或8所述的非易失性半导体存储器件，控制栅电极具有由包含Si的材料构成的层，在阻挡绝缘薄膜与控制栅电极之间具有由Al氧化物构成的阻挡层。

11.根据权利要求7或8所述的非易失性半导体存储器件，其中控制栅电极具有由包含Ta的材料构成的层。

12.根据权利要求7或8所述的非易失性半导体存储器件，其中电荷存储层由包含Al和Hf中的至少之一的绝缘材料构成。

13.根据权利要求7或8所述的非易失性半导体存储器件，其中隧道绝缘薄膜具有由包含Si的材料构成的层。

说明书

非易失性半导体存储器件

[0001] 相关申请的交叉引用

[0002] 本申请基于2007年8月28日提交的在先日本专利申请2007-221493号并要求其优先权，在此以提及方式将其全部内容并入本文中。

技术领域

[0003] 本发明涉及一种非易失性半导体存储器件。

背景技术

[0004] 随着存储器容量的进一步增加，单元大小的微型制造在非易失性半导体存储器，例如闪速存储器中进一步推进。同时，不减小存储单元中的耦合比是必需的。

[0005] 作为增加存储单元的耦合比的技术，考虑器件结构，存在例如一种其中控制栅电极在沟道纵向上(在与延伸作为控制栅电极的字线的方向正交的方向上)覆盖浮栅电极的侧面的结构(在下文，称作立体存储单元结构)。

[0006] 但是，在立体存储单元结构中，根据存储单元的微型制造，关于相邻单元之间的干扰以及用于在相邻单元之间嵌入绝缘薄膜的空间的问题不可避免。因此，控制栅电极在其沟道纵向上不覆盖浮栅电极的侧面的结构(在下文，称作平面单元结构)是优选的。

[0007] 为了增加平面单元结构中的耦合比，关于材料，例如具有比SiO2/SiN/SiO2(在下文，称作ONO薄膜)更高的介电常数的高介电常数材料(所谓高k材料)用于浮栅电极与控制栅电极之间的电极间绝缘薄膜(例如，参考JP-A2006-203200(KOKAI)和JP-A2004-158810(KOKAI))。

[0008] 这里，应当关注高电场施加到平面单元结构中的电极间绝缘薄膜上的事实。换句话说，电极间绝缘薄膜必须具有从低电场区域到高电场区域的小泄露电流，以及高介电常数。

[0009] 这在由具有捕获功能的电荷存储层的绝缘薄膜形成的存储单元中，例如在MONOS(金属-氧化物-氮化物-氧化物-硅)结构的存储单元中成立。也就是，电荷存储层与控制栅电极之间的阻挡绝缘薄膜必须具有高介电常数以及高电场区域中的较小泄露电流。

[0010] 在存储单元的微型制造的过程中，具有该质量的材料至今为止还没有完全考虑。

[0011] 当由高介电常数材料形成电极间绝缘薄膜和阻挡绝缘薄膜时，优选地，高介电常数材料是非晶的。

[0012] 存储单元的该制造过程伴随有900-1000℃的高温下的热处理。

[0013] 该热处理导致非晶的高介电常数材料结晶并且使得存储单元的电特性退化。

[0014] 因此，研制一种甚至在高温的热处理之后仍然能够保持非晶、具有相对于热量的高稳定性的电极间绝缘薄膜和阻挡绝缘薄膜是必需的。

发明内容

[0015] 本发明的一个方面的非易失性半导体存储器件包括半导体区域，在半导体区域中分开地布置的源极/漏极区、布置在源极/漏极区之间的沟道区域上的隧道绝缘薄膜、布置在隧道绝缘薄膜上的浮栅电极、布置在浮栅电极上的电极间绝缘薄膜、以及布置在电极间绝缘薄膜上的控制栅电极。电极间绝缘薄膜包含La、Al和Si。

[0016] 本发明的一个方面的非易失性半导体存储器件包括半导体区域，在半导体区域中分开地布置的源极/漏极区、布置在源极/漏极区之间的沟道区域上的隧道绝缘薄膜、布置在隧道绝缘薄膜上的电荷存储层、布置在电荷存储层上的阻挡绝缘薄膜、以及布置在阻挡绝缘薄膜上的控制栅电极。阻挡绝缘薄膜包含La、Al和Si。

附图说明

[0017] 图1是显示本发明实例的结构的横截面视图；

[0018] 图2是显示根据第一实施方案的非易失性半导体存储器的横截面视图；

[0019] 图3是显示根据第二实施方案的非易失性半导体存储器的横截面视图；

[0020] 图4是显示根据第三实施方案的非易失性半导体存储器的横截面视图；

[0021] 图5是显示根据第四实施方案的非易失性半导体存储器的横截面视图；

[0022] 图6是显示根据第五实施方案的非易失性半导体存储器的横截面视图；

[0023] 图7是显示根据第六实施方案的非易失性半导体存储器的横截面视图；

[0024] 图8是显示根据第七实施方案的非易失性半导体存储器的横截面视图；

[0025] 图9是显示NAND单元的电路图；

[0026] 图10是显示NAND单元的器件结构的横截面视图；

[0027] 图11是显示NOR单元的电路图；

[0028] 图12是显示NOR单元的器件结构的横截面视图；

[0029] 图13是显示2-Tr单元的电路图；

[0030] 图14是显示2-Tr单元的器件结构的横截面视图；

[0031] 图15是显示制造方法的一个过程的横截面视图；

[0032] 图16是显示制造方法的一个过程的横截面视图；

[0033] 图17是显示制造方法的一个过程的横截面视图；

[0034] 图18是显示制造方法的一个过程的横截面视图；

[0035] 图19是显示制造方法的一个过程的横截面视图；

[0036] 图20是显示由横截面TEM获得的TED图像的视图；以及

[0037] 图21是显示由横截面TEM获得的TED图像的视图。

具体实施方式

[0038] 下面将参考附随附图详细描述本发明的一个方面的非易失性半导体存储器件。

[0039] 1.概要

[0040] 本发明的要点在于当由高介电常数材料形成电极间绝缘薄膜或阻挡绝缘薄膜时，从低电场区域到高电场区域的泄露电流变得比根据器件规范所必需的参考值小，并且本发明的特征在于具有相对于热量的高稳定性的高介电常数材料的组成。

[0041] 具体地，电极间绝缘薄膜或阻挡绝缘薄膜以包含La、Al和Si的绝缘体(例如氧化物、氮氧化物等)的单层结构或层叠结构形成。进一步优选，电极间绝缘薄膜或阻挡绝缘薄膜的组成比设置在0.06

[0042] 根据这一点，可以通过使用高介电常数的电极间绝缘薄膜或阻挡绝缘薄膜提高耦合比，并且同时，可以改进电极间绝缘薄膜或阻挡绝缘薄膜中的泄露电流特性，同时保持相对于热量的稳定性。

[0043] 电极间绝缘薄膜和阻挡绝缘薄膜如下定义：

[0044] 电极间绝缘薄膜是阻挡作为电荷存储层的浮栅电极与控制栅电极之间的电子流的绝缘体，阻挡绝缘薄膜是阻挡作为电荷存储层的绝缘层与控制栅电极之间的电子流的绝缘体。

[0045] 2.本发明的原理

[0046] 在存储单元的制造过程中，在源极/漏极区中掺杂杂质之后，执行900-1000℃高温下的热处理以便激活杂质。但是，当由高介电常数材料形成电极间绝缘薄膜或阻挡绝缘薄膜时，该热处理引起不打算结晶的高介电常数材料的结晶，这使得电特性退化。因此，研制一种能够在热处理之前和之后保持非晶的高耐热的高介电常数材料绝对是需要的。

[0047] 包含La、Al和O的高介电常数材料，例如铝酸镧(LaAlO3)是高电场区域中泄露电流的材料(例如，参考2007年6月22日提交的JP A2007-165366)。

[0048] 但是，已知铝酸镧在大约900℃下结晶成钙钛矿结构。

[0049] 考虑到材料的结晶不仅受热处理的温度影响而且受组成影响，本发明者等人已经对于包含La、Al和Si的绝缘体(例如氧化物、氮氧化物等)研究组成比与结晶之间的关系。

[0050] 图20是由横截面TEM(透射电子显微镜)获得的，大约1000℃下的热处理之后非晶铝酸镧的透射电子衍射(TED)图像。

[0051] 在热处理之后，衍射斑点在铝酸镧中发现，并且证明铝酸镧结晶。

[0052] 同时，图21是由横截面TEM获得的，在相同热处理之后添加有Si的非晶铝酸镧的透射电子衍射图像。

[0053] 在添加有Si的非晶铝酸镧中，没有发现指示这是晶体层的任何衍射斑点，并且证明它保持非晶。

[0054] 当研究添加Si的铝酸镧的组成比Si/(La+Al)与结晶之间的关系时，证明在0.06

[0055] 通过增加Si到铝酸镧，可以防止因热处理引起的结晶，并且组成比在0.06

[0056] 例如通过层叠包含Si的材料和铝酸镧来执行添加Si到非晶铝酸镧。在该情况下，在大约1000℃下的热处理中，Si从包含Si的材料扩散到铝酸镧中，从而防止铝酸镧的结晶。

[0057] 这里，精确地控制包含在高介电常数材料中的Si的比例是重要的。

[0058] 当浮栅电极或控制栅电极由包含Si的材料形成时，Si在制造过程中从浮栅电极或控制栅电极扩散到高介电常数材料中，并且精确地控制高介电常数材料中Si的比例是困难的。

[0059] 存在随着高介电常数材料中包含的Si的比例的增加，高介电常数材料的介电常数减小的事实。

[0060] 为了防止Si从浮栅电极或控制栅电极扩散以及精确地控制包含在高介电常数材料中的Si的比例，由氧化铝(Al2O3)形成的阻挡层布置在浮栅电极与高介电常数材料之间或者在控制栅电极与高介电常数材料之间是优选的。

[0061] 3.基础结构

[0062] 在下文将描述根据本发明的实例的非易失性半导体存储器的基础结构。

[0063] 图1显示一种非易失性半导体存储器。

[0064] 第二导电源极/漏极扩散层(源极/漏极区)12分开地布置在第一导电半导体衬底(半导体区)11中。半导体衬底11例如是硅衬底。源极/漏极扩散区12可以形成在半导体衬底11中的阱区中。

[0065] 电荷存储层14经由隧道绝缘薄膜(例如，氧化硅)13布置在源极/漏极扩散区12之间的沟道区域上。控制栅电极16和17经由绝缘薄膜15布置在电荷存储层14上。

[0066] 这里，电荷存储层14可以是导电或绝缘的。

[0067] 当电荷存储层14导电(例如导电多晶硅)时，电荷存储层变成浮栅电极。在该情况下，浮栅电极14与控制栅电极16和17之间的绝缘薄膜15变成电极间绝缘薄膜。当电荷存储层14是绝缘体(例如氮化硅)时，电荷存储层14与控制栅电极16和17之间的绝缘薄膜15变成阻挡绝缘薄膜。

[0068] 控制栅电极16由例如导电多晶硅形成，并且控制栅电极17由例如金属硅化物形成。

[0069] 如概要中描述的，本发明的要点在于绝缘薄膜(电极间绝缘薄膜或阻挡绝缘薄膜)15的组成。

[0070] 绝缘薄膜15由这种材料形成，即当由器件规范要求的写入电场施加时，泄漏电流变得小于参考值。

[0071] 这里，由器件规范要求的写入电场对于电极间绝缘薄膜是20-30MV/cm并且对于阻挡绝缘薄膜是15-25MV/cm。

[0072] 在本发明中，作为这种材料，使用包含La、Al和Si的绝缘体(例如，氧化物、氮氧化物等)。当绝缘薄膜15由该绝缘体形成时，绝缘薄膜15可以采取单层结构或层叠结构。

[0073] 绝缘薄膜15的组成比在0.06

[0074] 当半导体衬底11是p型而源极/漏极扩散区12是n型时，非易失性存储单元变成n沟道型MOSFET，并且当半导体衬底11是n型而源极/漏极扩散区12是p型时，非易失性存储单元变成p沟道型MOSFET。

[0075] 虽然假设半导体衬底11和源极/漏极扩散区12的导电型不同，但是并不局限于此，它们可以是相同的导电型。

[0076] 此外，由氧化铝形成的至少一个阻挡层或多个阻挡层可以布置在电荷存储层14与绝缘薄膜15之间和/或在控制栅电极16和17与绝缘薄膜15之间。

[0077] 4.实施方案

[0078] 在下文，将描述本发明的实施方案。

[0079] (1)第一实施方案

[0080] 图2显示根据第一实施方案的非易失性半导体存储器。

[0081] 该非易失性半导体存储器是具有包括浮栅电极和控制栅电极的层叠栅极结构的存储单元。

[0082] 半导体衬底是p型硅衬底(p-sub)并且源极/漏极扩散区是n型。隧道绝缘薄膜+由厚度为4-8nm的氧化硅(SiO2)形成，浮栅电极由包含n型杂质的导电多晶硅(npoly-Si)形成，并且电极间绝缘薄膜由厚度为10-30nm的LaAlSiO形成。控制栅电极以包含n型杂+
质的导电多晶硅(npoly-Si)和硅化钨(WSi)的层叠结构形成。

[0083] LaAlSiO的组成比设置在0.06

[0084] 控制栅电极可以采用下面的材料，代替上述材料。

[0085] ·包含p型杂质的多晶硅

[0086] ·包含选自Au，Pt，Co，Be，Ni，Rh，Pd，Te，Re，Mo，Al，Hf，Ta，Mn，Zn，Zr，In，Bi，Ru，W，Ir，Er，La，Ti和Y的一种或多种元素，或者其硅化物、硼化物、氮化物和碳化物的导电材料

[0087] 特别地，当控制栅电极由具有大功函数的金属形成时，从电极间绝缘薄膜到控制栅电极的泄露电流减小。在该情况下，因为在控制栅电极中不存在损耗，EOT(等价氧化物厚度)在电极间绝缘薄膜中变小。

[0088] 控制栅电极可以硅化镍(NiSi)和硅化钴(CoSi)等的全硅化物结构形成，或者仅由金属形成。

[0089] 电极间绝缘薄膜可以还包含氮化物(N)。在该情况下，LaAlSiON的组成比设置在0.06

[0090] 隧道绝缘薄膜由介电常数小于电极间绝缘薄膜的绝缘薄膜的单层或叠层形成，例如，材料诸如SiN、SiON和Al2O3。

[0091] (2)第二实施方案

[0092] 图3显示根据第二实施方案的非易失性半导体存储器。

[0093] 该非易失性半导体存储器是第一实施方案的变体，其特征在于增加阻挡层(Al2O3)。

[0094] 半导体衬底是p型硅衬底(p-sub)并且源极/漏极扩散区是n型。隧道绝缘薄膜+由厚度为4-8nm的氧化硅(SiO2)形成，浮栅电极由包含n型杂质的导电多晶硅(npoly-Si)形成，并且电极间绝缘薄膜由厚度为10-30nm的LaAlSiO形成。控制栅电极以包含n型杂+
质的导电多晶硅(npoly-Si)和硅化钨(WSi)的层叠结构形成。

[0095] 防止Si的相互扩散的阻挡层(Al2O3)为2-6nm厚并且它分别布置在浮栅电极+ +(npoly-Si)与电极间绝缘薄膜(LaSlSiO)之间以及在控制栅电极(npoly-Si/WSi)与电极间绝缘薄膜(LaAlSiO)之间。

[0096] LaAlSiO的组成比设置在0.06

[0097] 控制栅电极的材料可以与第一实施方案类似地改变。

[0098] 同样当电极间绝缘薄膜由LaAlSiO制成时，组成比设置在0.06

[0099] 隧道绝缘薄膜由介电常数小于电极间绝缘薄膜的绝缘薄膜的单层或叠层形成，例如，材料诸如SiN、SiON和Al2O3。

[0100] (3)第三实施方案

[0101] 图4显示根据第三实施方案的非易失性半导体存储器。

[0102] 该非易失性半导体存储器是第二实施方案的变体。

[0103] 其特征在于TaC用于控制栅电极以及去除电极间绝缘薄膜(LaAlSiO)上的阻挡层(Al2O3)。

[0104] 半导体衬底是p型硅衬底(p-sub)并且源极/漏极扩散区是n型。隧道绝缘薄膜+由厚度为4-8nm的氧化硅(SiO2)形成，浮栅电极由包含n型杂质的导电多晶硅(npoly-Si)形成，并且电极间绝缘薄膜由厚度为10-30nm的LaAlSiO形成。控制栅电极以碳化钽(TaC)和硅化钨(WSi)的层叠结构形成。

[0105] 防止Si的相互扩散的阻挡层(Al2O3)为2-6nm厚并且它布置在浮栅电极+
(npoly-Si)与电极间绝缘薄膜(LaAlSiO)之间。

[0106] LaAlSiO的组成比设置在0.06

[0107] 控制栅电极的材料可以与第一实施方案类似地改变。

[0108] 同样当电极间绝缘薄膜由LaAlSiON制成时，组成比设置在0.06

[0109] 隧道绝缘薄膜由介电常数小于电极间绝缘薄膜的绝缘薄膜的单层或叠层形成，例如，材料诸如SiN、SiON和Al2O3。

[0110] (4)第四实施方案

[0111] 图5显示根据第四实施方案的非易失性半导体存储器。

[0112] 该非易失性半导体存储器是由具有电荷存储层捕获功能的绝缘薄膜形成的MONOS结构的存储单元。

[0113] 半导体衬底是p型硅衬底(p-sub)并且源极/漏极扩散区是n型。隧道绝缘薄膜由厚度为4-8nm的氧化硅(SiO2)形成，电荷存储层由厚度为4-6nm的氮化硅(SiN)形成，并且电极间绝缘薄膜由厚度为10-30nm的LaAlSiO形成。控制栅电极以包含n型杂质的导+电多晶硅(npoly-Si)和硅化钨(WSi)的层叠结构形成。

[0114] 防止Si的相互扩散的阻挡层(Al2O3)为2-6nm厚并且它分别布置在电荷存储层+(SiN)与电极间绝缘薄膜(LaAlSiO)之间以及在控制栅电极(npoly-Si/WSi)与电极间绝缘薄膜(LaAlSiO)之间。

[0115] LaAlSiO的组成比设置在0.06

[0116] 电荷存储层可以由氮氧化硅(SiON)形成。在该情况下，每种元素的组成不需要是化学计量组成。

[0117] 电荷存储层可以由包含选自Al，Hf，La，Y，Ce，Ti，Zr和Ta的一种或多种元素的材料的氧化物、氮化物或氮氧化物形成，或者可以它们的层叠结构形成。

[0118] 此外，下面的材料可以用于控制栅电极，代替上述材料。

[0119] ·包含n型杂质的多晶硅或包含p型杂质的多晶硅

[0120] ·包含选自Au，Pt，Co，Be，Ni，Rh，Pd，Te，Re，Mo，AI，Hf，Ta，Mn，Zn，Zr，In，Bi，Ru，W，Ir，Er，La，Ti和Y的一种或多种元素，或者其硅化物、硼化物、氮化物和碳化物的导电材料

[0121] 特别地，当控制栅电极由具有大功函数的金属形成时，从电极间绝缘薄膜到控制栅电极的泄露电流减小。在该情况下，因为在控制栅电极中不存在损耗，电极间绝缘薄膜的EOT变小。

[0122] 控制栅电极可以硅化镍(NiSi)、硅化钴(CoSi)等的全硅化物结构形成，或者仅由金属形成。

[0123] 电极间绝缘薄膜可以包含氮化物(N)。在该情况下，LaAlSiON的组成比设置在0.06

[0124] 隧道绝缘薄膜由介电常数小于电极间绝缘薄膜的绝缘薄膜的单层或叠层形成，例如，材料诸如SiN、SiON和Al2O3。

[0125] (5)第五实施方案

[0126] 图6显示根据第五实施方案的非易失性半导体存储器。

[0127] 该非易失性半导体存储器是由具有电荷存储层捕获功能的绝缘薄膜形成的MONOS结构的存储单元。

[0128] 半导体衬底是p型硅衬底(p-sub)并且源极/漏极扩散区是n型。隧道绝缘薄膜由厚度为4-8nm的氧化硅(SiO2)形成，电荷存储层由厚度为4-6nm的氮化硅(SiN)或氧氮化硅(SiON)形成，并且电极间绝缘薄膜由厚度为10-30nm的LaAlSiO形成。控制栅电极以+包含n型杂质的导电多晶硅(npoly-Si)和硅化钨(WSi)的层叠结构形成。

[0129] LaAlSiO的组成比设置在0.06

[0130] 电荷存储层可以由包含选自Al，Hf，La，Y，Ce，Ti，Zr和Ta的一种或多种元素的材料的氧化物、氮化物或氮氧化物形成，或者可以它们的层叠结构形成。

[0131] 此外，下面的材料可以用于控制栅电极，代替上述材料。

[0132] ·包含n型杂质的多晶硅或包含p型杂质的多晶硅

[0133] ·包含选自Au，Pt，Co，Be，Ni，Rh，Pd，Te，Re，Mo，Al，Hf，Ta，Mn，Zn，Zr，In，Bi，Ru，W，Ir，Er，La，Ti和Y的一种或多种元素，或者其硅化物、硼化物、氮化物和碳化物的导电材料

[0134] 特别地，当控制栅电极由具有大功函数的金属形成时，从电极间绝缘薄膜到控制栅电极的泄露电流减小。在该情况下，因为在控制栅电极中不存在损耗，电极间绝缘薄膜的EOT变小。

[0135] 控制栅电极可以硅化镍(NiSi)、硅化钴(CoSi)等的全硅化物结构形成，或者仅由金属形成。

[0136] 电极间绝缘薄膜可以包含氮化物(N)。在该情况下，LaAlSiON的组成比设置在0.06

[0137] 隧道绝缘薄膜由介电常数小于电极间绝缘薄膜的绝缘薄膜的单层或叠层形成，例如，材料诸如SiN、SiON和Al2O3。

[0138] (6)第六实施方案

[0139] 图7显示根据第六实施方案的非易失性半导体存储器。

[0140] 该非易失性半导体存储器是第四实施方案的变体。

[0141] 其特征在于AlOx用于电荷存储层并且去除电极间绝缘薄膜(LaAlSiO)下面的阻挡层(Al2O3)。这里，AlOx的“X”意思是存在实际薄膜组成因耗氧而没有变成理论值的情况。

[0142] 半导体衬底是p型硅衬底(p-sub)并且源极/漏极扩散区是n型。隧道绝缘薄膜由厚度为4-8nm的氧化硅(SiO2)形成，电荷存储层由厚度为4-6nm的AlOx形成，并且电极间绝缘薄膜由厚度为10-30nm的LaAlSiO形成。控制栅电极以包含n型杂质的导电多晶硅+(npoly-Si)和硅化钨(WSi)的层叠结构形成。

[0143] 防止Si的相互扩散的阻挡层(Al2O3)为2-6nm厚并且它布置在控制栅电极+
(npoly-Si/WSi)与电极间绝缘薄膜(LaAlSiO)之间。

[0144] LaAlSiO的组成比设置在0.06

[0145] 控制栅电极的材料可以与第一实施方案类似地改变。

[0146] 同样当电极间绝缘薄膜由LaAlSiON制成时，组成比设置在0.06

[0147] 隧道绝缘薄膜由介电常数小于电极间绝缘薄膜的绝缘薄膜的单层或叠层形成，例如，材料诸如SiN、SiON和Al2O3。

[0148] (7)第七实施方案

[0149] 图8显示根据第七实施方案的非易失性半导体存储器。

[0150] 该非易失性半导体存储器是第六实施方案的变体。

[0151] 其特征在于TaC用于控制栅电极以及去除电极间绝缘薄膜(LaAlSiO)上的阻挡层(Al2O3)。

[0152] 半导体衬底是p型硅衬底(p-sub)并且源极/漏极扩散区是n型。隧道绝缘薄膜由厚度为4-8nm的氧化硅(SiO2)形成，电荷存储层由厚度为4-6nm的AlOx形成，并且电极间绝缘薄膜由厚度为10-30nm的LaAlSiO形成。控制栅电极以碳化钽(TaC)和硅化钨(WSi)的层叠结构形成。

[0153] LaAlSiO的组成比设置在0.06

[0154] 控制栅电极的材料可以与第一实施方案类似地改变。

[0155] 同样当电极间绝缘薄膜由LaAlSiON制成时，组成比设置在0.06

[0156] 隧道绝缘薄膜由介电常数小于电极间绝缘薄膜的绝缘薄膜的单层或叠层形成，例如，材料诸如SiN、SiON和Al2O3。

[0157] 在该实施方案中，因为电极间绝缘薄膜不与包含Si的材料接触，不需要提供阻挡层(Al2O3)。

[0158] (8)其他

[0159] 在上述第一至第七实施方案中，虽然存储单元在硅衬底上形成，它可以在SOI(绝缘体上硅)或者在多晶硅层上形成。

[0160] 此外，存储单元可以是鳍(Fin)型。

[0161] 5.应用实例

[0162] 本发明可以应用于通过电荷到电荷存储层的输入以及电荷从电荷存储层的输出来存储数据的一般非易失性半导体存储器。这里，将描述它的典型实例。

[0163] (1)NAND型闪速存储器

[0164] 图9显示NAND单元的电路图。图10显示NAND单元的器件结构。

[0165] n型阱区11b和p型阱区11c形成在p型半导体衬底11a中。包括本发明的存储单元的NAND单元形成在p型阱区11c中。

[0166] NAND单元由包括串联的几个存储单元MC以及整个地连接到其两端的两个选择栅极晶体管ST的NAND串形成。

[0167] 存储单元MC和选择栅极晶体管ST的每个由两个n型扩散区12之间的沟道区域上的栅极绝缘薄膜13、栅极绝缘薄膜13上的浮栅电极14、浮栅电极14上的电极间绝缘薄膜15，以及电极间绝缘薄膜15上的控制栅电极16和17形成。

[0168] 选择栅极晶体管ST具有与存储单元MC相同的结构，除了浮栅电极14通过提供在电极间绝缘薄膜15中的孔电连接到控制栅电极16和17之外。

[0169] 选择栅极晶体管ST的一个连接到源极线SL而另一个连接到位线BL。

[0170] (2)NOR型闪速存储器

[0171] 图11显示NOR单元的电路图。图12显示NOR单元的器件结构。

[0172] n型阱区11b和p型阱区11c形成在p型半导体衬底11a中。包括本发明的存储单元的NOR单元形成在p型阱区11c中。

[0173] NOR单元由连接在位线BL与源极线SL之间的一个存储单元(MIS晶体管)MC形成。

[0174] 存储单元MC由两个n型扩散区12之间的沟道区域上的栅极绝缘薄膜13、栅极绝缘薄膜13上的浮栅电极14、浮栅电极14上的电极间绝缘薄膜15，以及电极间绝缘薄膜15上的控制栅电极16和17形成。

[0175] (3)2-Tr单元闪速存储器

[0176] 图12显示2-Tr单元单位(unit)的电路图。图13显示2-Tr单元单位的器件结构。

[0177] 2-Tr单元最近研制为一种将NAND单元和NOR单元的特性结合在一起的新的单元结构。

[0178] n型阱区11b和p型阱区11c形成在p型半导体衬底11a中。包括本发明的存储单元的2-Tr单元单位形成在p型阱区11c中。

[0179] 2-Tr单元单位由串联的一个存储单元MC和一个选择栅极晶体管ST形成。

[0180] 存储单元MC和选择栅极晶体管ST的每个由两个n型扩散区12之间的沟道区域上的栅极绝缘薄膜13、栅极绝缘薄膜13上的浮栅电极14、浮栅电极14上的电极间绝缘薄膜15，以及电极间绝缘薄膜15上的控制栅电极16和17形成。

[0181] 选择栅极晶体管ST具有与存储单元MC相同的结构，除了浮栅电极14通过提供在电极间绝缘薄膜15中的孔电连接到控制栅电极16和17之外。

[0182] 选择栅极晶体管ST连接到源极线SL而存储单元MC连接到位线BL。

[0183] (4)其他

[0184] 本发明可以应用于AND型、DINOR型和ORNAND型的非易失性半导体存储器。

[0185] 6.制造方法

[0186] 将描述根据本发明的非易失性半导体存储器应用于NAND型闪速存储器时的制造方法。

[0187] 首先，如图15中所示，厚度为大约4-8nm的隧道氧化物薄膜13形成在硅衬底11的表面上，杂质通过热氧化掺杂。此外，厚度为大约60nm的磷掺杂多晶硅层14′根据CVD(化学汽相沉积)方法形成在隧道氧化物薄膜13上。

[0188] 连续地，掩膜元件(刻蚀停止层)21根据CVD方法形成在磷掺杂多晶硅层14′上。抗蚀剂图案形成在掩膜元件21上。

[0189] 通过使用该抗蚀剂图案作为掩膜，根据RIE(反应离子刻蚀)方法顺序刻蚀掩膜元件21、多晶硅层14′、隧道氧化物薄膜13和硅衬底11。结果，形成从掩膜元件21的顶面起大约100nm深的隔离凹槽22。

[0190] 如图16中所示，完全填充隔离凹槽22的氧化硅薄膜23根据CVD方法形成在掩膜元件21上。

[0191] 根据CMP(化学机械抛光)抛光氧化硅薄膜23以便将氧化硅薄膜23仅留在隔离凹槽22内部。据此，形成由氧化硅薄膜23形成的STI(浅槽隔离)结构的元件隔离区。

[0192] 这里，掩膜元件21用来防止多晶硅层14′在CMP中被抛光，同时控制氧化硅薄膜23的抛光量。也就是，隔离凹槽22内部的氧化硅薄膜23的顶面与掩膜元件21的顶面一起形成平坦表面。

[0193] 然后，去除掩膜元件21。

[0194] 如图17中所示，稀释氢氟酸溶液用来刻蚀(通过刻蚀而平面化)氧化硅薄膜23以便沿着列方向将多晶硅层14′的侧面暴露到一定程度。

[0195] 电极间绝缘薄膜15形成在多晶硅层14′和氧化硅薄膜23上，以便覆盖多晶硅层14′的顶面和侧面。

[0196] 导电材料形成在电极间绝缘薄膜15上，并且以抗蚀剂图案用作掩膜，使用RIE刻蚀导电材料、电极间绝缘薄膜15、多晶硅层14′，以及隧道氧化物薄膜13。

[0197] 结果，如图18中所示，完成浮栅电极14与控制栅电极16和17的层叠栅极结构。

[0198] 接下来，如图19中所示，覆盖浮栅电极14与控制栅电极16和17的氧化硅薄膜24通过热氧化形成。

[0199] 离子根据离子注入方法通过自对准注入到半导体衬底11中，浮栅电极14与控制栅电极16和17用作掩膜，以形成源极/漏极扩散区12，从而获得本发明的存储单元。

[0200] 然后，根据CVD方法，形成覆盖本发明存储单元的层间绝缘薄膜25，并且根据众所周知的方法形成布线层，从而完成非易失性半导体存储器。

[0201] 这里，例如以与上述实施方案的每种相对应的下面方法形成电极间绝缘薄膜15以及控制栅电极16和17。

[0202] ·对于第一和第二实施方案(图2和图3)

[0203] 作为电极间绝缘薄膜的LaAlSiO通过使用分子束外延(MBE)方法通过同时提供La、Al和Si形成。

[0204] 作为选择，铝酸镧(LaAlO)和包含Si的材料(例如Si、SiO2等)可以层叠在一起，并且两种材料可以在高温下通过热处理混合，从而形成添加有Si的铝酸镧。

[0205] 当在电极间绝缘薄膜15上面和下面形成阻挡层(Al2O3)时，根据ALD(原子层沉积)方法形成阻挡层。

[0206] 作为控制栅电极的Si/WSi通过以W(CO)6用作材料气体根据CVD方法在多晶硅(Si)上形成钨(W)，然后通过在加热过程中将多晶硅的一个与钨反应以将其转化成WSi而制成。

[0207] LaAlSiO可以根据CVD、ALD、溅射、汽相沉积或激光消融方法形成。W可以根据MBE、ALD、溅射、汽相沉积或激光消融方法形成。

[0208] ·对于第三实施方案(图4)

[0209] 作为电极间绝缘薄膜的LaAlSiO根据分子束外延(MBE)通过同时提供La、Al和Si形成。

[0210] 作为选择，铝酸镧(LaAlO)和包含Si的材料(例如Si、SiO2等)可以层叠在一起，并且两种材料可以在高温下通过热处理混合，从而形成添加有Si的铝酸镧。

[0211] 当仅在电极间绝缘薄膜15下面形成阻挡层(Al2O3)时，根据ALD方法形成阻挡层。

[0212] 作为控制栅电极的TaC根据溅射方法形成。

[0213] 作为控制栅电极的WSi通过以W(CO)6用作材料气体根据CVD方法在多晶硅(Si)上形成钨(W)，然后通过在加热过程中将整个多晶硅与钨反应以将其转化成WSi而制成。

[0214] LaAlSiO可以根据CVD、ALD、溅射、汽相沉积或激光消融方法形成。W可以根据MBE、ALD、溅射、汽相沉积或激光消融方法形成。

[0215] ·对于第四和第五实施方案(图5和图6)

[0216] 因为第四和第五实施方案是MONOS型，以电荷存储层代替浮栅电极14并且以阻挡绝缘薄膜代替电极间绝缘薄膜15是必需的。

[0217] 作为阻挡绝缘薄膜的LaAlSiO根据分子束外延(MBE)方法通过同时提供La、Al和Si形成。

[0218] 作为选择，铝酸镧(LaAlO)和包含Si的材料(例如Si、SiO2等)可以层叠在一起，并且两种材料可以在高温下通过热处理混合，从而形成添加有Si的铝酸镧。

[0219] 当在阻挡绝缘薄膜上面和下面形成阻挡层(Al2O3)时，根据ALD方法形成阻挡层。

[0220] 作为电荷存储层的SiN以DCS(二氯甲硅烷)和NH3作为原材料根据LPCVD方法形成。SiN可以通过使用NH3氮化物或基本氮化物氮化多晶硅或者以DCS和NH3作为原材料根据ALD方法形成。

[0221] 作为控制栅电极的Si/WSi通过以W(CO)6用作材料气体根据CVD方法在多晶硅(Si)上形成钨(W)，然后通过在加热过程中将多晶硅的一个与钨反应以将其转化成WSi而制成。

[0222] LaAlSiO可以根据CVD、ALD、溅射、汽相沉积或激光消融方法形成。W可以根据MBE、ALD、溅射、汽相沉积或激光消融方法形成。

[0223] ·对于第六实施方案(图7)

[0224] 因为第六实施方案也是MONOS型，以电荷存储层代替浮栅电极14并且以阻挡绝缘薄膜代替电极间绝缘薄膜15是必需的。

[0225] 作为阻挡绝缘薄膜的LaAlSiO根据分子束外延(MBE)方法通过同时提供La、Al和Si形成。

[0226] 作为选择，铝酸镧(LaAlO)和包含Si的材料(例如Si、SiO2等)可以层叠在一起，并且两种材料可以在高温下通过热处理混合，从而形成添加有Si的铝酸镧。

[0227] 当仅在阻挡绝缘薄膜上面形成阻挡层(Al2O3)时，根据ALD方法形成阻挡层。

[0228] 作为电荷存储层的AlOx根据ALD方法形成。

[0229] 作为控制栅电极的Si/WSi通过以W(CO)6用作材料气体根据CVD方法在多晶硅(Si)上形成钨(W)，然后通过在加热过程中将多晶硅的一个与钨反应以将其转化成WSi而制成。

[0230] LaAlSiO可以根据CVD、ALD、溅射、汽相沉积或激光消融方法形成。W可以根据MBE、ALD、溅射、汽相沉积或激光消融方法形成。

[0231] ·对于第七实施方案(图8)

[0232] 因为第七实施方案也是MONOS型，以电荷存储层代替浮栅电极14并且以阻挡绝缘薄膜代替电极间绝缘薄膜15是必需的。

[0233] 作为阻挡绝缘薄膜的LaAlSiO根据分子束外延(MBE)方法通过同时提供La、Al和Si形成。

[0234] 作为选择，铝酸镧(LaAlO)和包含Si的材料(例如Si、SiO2等)可以层叠在一起，并且两种材料可以在高温下通过热处理混合，从而形成添加有Si的铝酸镧。

[0235] 作为电荷存储层的AlOx根据ALD方法形成。

[0236] 作为控制栅电极的TaC根据溅射方法形成。

[0237] 作为控制栅电极的WSi通过以W(CO)6用作材料气体根据CVD方法在多晶硅(Si)上形成钨(W)，然后通过在加热过程中将整个多晶硅与钨反应以将其转化成WSi而制成。

[0238] LaAlSiO可以根据CVD、ALD、溅射、汽相沉积或激光消融方法形成。W可以根据MBE、ALD、溅射、汽相沉积或激光消融方法形成。

[0239] 7.结论

[0240] 通过以包含La、Al和Si的绝缘体的单层或层叠形成浮栅存储单元的电极间绝缘薄膜和MONOS型存储单元的阻挡绝缘薄膜，本发明可以保持上述薄膜非晶，即使在高温下的加热处理之后，从而抑制由薄膜结晶引起的电特性的退化。

[0241] 因此，它可以通过增加电极间绝缘薄膜或阻挡绝缘薄膜中的高介电常数来提高耦合比，同时它可以降低电极间绝缘薄膜或阻挡绝缘薄膜中的泄露电流特性，同时维持相对于热量的稳定性。

[0242] 本发明的另外目的和优点将在说明书中陈述，并且部分地将从说明书中显然，或者可以通过本发明的实践而学习。本发明的目的和优点可以借助于特别在文中指出的手段和组合实现和获得。