一种形成半导体器件微图案的方法，在半导体衬底上形成蚀刻目标层、硬掩模层、含硅的底部抗反射涂层(BARC)和第一辅助图案。蚀刻含硅BARC层以形成含硅BARC图案。在含硅BARC图案和第一辅助图案的表面上形成绝缘层。在硬掩模层和绝缘层上形成第二辅助层。实施蚀刻工艺使得第二辅助层保留在含硅BARC图案之间的硬掩模层上，由此形成第二辅助图案。除去在第一辅助图案上以及含硅BARC图案与第二辅助图案之间的单元栅极区域中绝缘层。蚀刻硬掩模层，由此形成硬掩模图案。使用硬掩模图案作为蚀刻掩模对蚀刻目标层进行蚀刻。
1.一种形成半导体器件微图案的方法，所述方法包括：在半导体衬底上形成蚀刻目标层、硬掩模层、含硅的底部抗反射涂层和第一辅助图案；
使用所述第一辅助图案作为蚀刻掩模来蚀刻所述含硅的底部抗反射涂层层，由此形成含硅的底部抗反射涂层图案；
在所述含硅的底部抗反射涂层图案和所述第一辅助图案的表面和侧面上形成绝缘层；
实施蚀刻工艺，使得所述第二辅助层保留在所述含硅的底部抗反射涂层图案之间的所述硬掩模层上，由此形成第二辅助图案；
除去在所述第一辅助图案上以及在所述含硅的底部抗反射涂层图案与所述第二辅助图案之间的所述绝缘层；
使用所述含硅的底部抗反射涂层图案和所述第二辅助图案作为蚀刻掩模来蚀刻所述硬掩模层，由此形成硬掩模图案；和使用所述硬掩模图案作为蚀刻掩模来蚀刻所述蚀刻目标层。
2.根据权利要求1所述的方法，其中所述蚀刻目标层包括绝缘材料或导电材料的膜。
3.根据权利要求1所述的方法，其中所述硬掩模层具有非晶碳层和氧氮化硅层的堆叠结构。
4.根据权利要求1所述的方法，其中所述第一辅助图案包括光刻胶层。
5.根据权利要求1所述的方法，其中所述第一辅助图案的关键尺寸是通过最终工艺形成的微图案的间距的约一半。
6.根据权利要求1所述的方法，其中所述绝缘层包括有机层或非晶碳层。
7.根据权利要求1所述的方法，其中在所述绝缘层的形成工艺中，在所述硬掩模层上形成所述绝缘层。
8.根据权利要求1所述的方法，其中所述绝缘层由具有不同于所述含硅的底部抗反射涂层图案和所述第二辅助层的蚀刻选择性的材料形成。
9.根据权利要求1所述的方法，其中所述绝缘层具有与所述第一辅助图案相同的蚀刻选择性。
10.根据权利要求1所述的方法，其中沉积在所述含硅的底部抗反射涂层图案和所述第一辅助图案上的侧面上的绝缘层的厚度是通过最终工艺形成的微图案的间距的约一半。
11.根据权利要求1所述的方法，其中使用回蚀工艺蚀刻所述第二辅助层。
12.根据权利要求1所述的方法，其中在所述第二辅助层的蚀刻工艺期间，所述第二辅助图案具有与所述第一辅助图案相同的高度。
13.根据权利要求1所述的方法，其中通过干蚀刻工艺除去所述绝缘层。
14.根据权利要求1所述的方法，其中所述绝缘层具有不同于所述含硅的底部抗反射涂层图案和所述第二辅助图案的蚀刻选择性。
15.根据权利要求7所述的方法，其中当除去所述绝缘层时，在所述硬掩模层上形成的所述绝缘层保留在所述第二辅助图案下方。
16.根据权利要求1所述的方法，其中当除去所述绝缘层时，除去所述第一辅助图案。
17.根据权利要求1所述的方法，其中所述第二辅助图案形成在所述含硅的底部抗反射涂层图案之间。
18.一种形成半导体器件微图案的方法，所述方法包括：在半导体衬底上形成蚀刻目标层、硬掩模层、含硅的底部抗反射涂层和第一辅助图案，其中在所述半导体衬底中限定单元栅极区域、选择晶体管区域和周边区域；
使用所述第一辅助图案作为蚀刻掩模来蚀刻所述含硅的底部抗反射涂层，由此形成含硅的底部抗反射涂层图案；
在所述含硅的底部抗反射涂层图案和所述第一辅助图案的表面和侧面上形成绝缘层；
除去在所述选择晶体管区域和所述周边区域中形成的所述第二辅助层；
实施蚀刻工艺，使得在所述单元栅极区域中形成的所述第二辅助层保留在所述含硅的底部抗反射涂层图案之间的所述硬掩模层上，由此形成第二辅助图案；
在所述单元栅极区域中，除去在所述第一辅助图案上以及在所述含硅的底部抗反射涂层图案与所述第二辅助图案之间的绝缘层；
使用所述含硅的底部抗反射涂层图案和所述第二辅助图案作为蚀刻掩模来蚀刻所述硬掩模层，由此形成硬掩模图案；和使用所述硬掩模图案作为蚀刻掩模来蚀刻所述蚀刻目标层。
19.根据权利要求18所述的方法，其中所述蚀刻目标层包括硅化钨层。
20.根据权利要求18所述的方法，其中在所述蚀刻目标层和所述半导体衬底之间形成隧道绝缘层、用于浮置栅极的第一导电层、介电层和用于控制栅极的第二导电层的堆叠结构。
21.根据权利要求18所述的方法，其中所述硬掩模层具有非晶碳层和氧氮化硅层的堆叠结构。
22.根据权利要求18所述的方法，其中所述第一辅助图案包括光刻胶层。
23.根据权利要求18所述的方法，其中所述第一辅助图案的关键尺寸是通过最终工艺形成的微图案的间距的约一半。
24.根据权利要求18所述的方法，其中所述绝缘层由具有不同于所述第二辅助层和所述含硅的底部抗反射涂层图案的蚀刻选择性的材料形成。
25.根据权利要求18所述的方法，其中所述绝缘层由有机层或非晶碳层形成。
26.根据权利要求18所述的方法，其中在所述绝缘层形成工艺中，在所述硬掩模层上形成所述绝缘层。
27.根据权利要求18所述的方法，其中所述绝缘层具有与所述第一辅助图案相同的蚀刻选择性。
28.根据权利要求18所述的方法，其中沉积在所述含硅的底部抗反射涂层图案的侧面上的所述绝缘层的厚度是通过最终工艺形成的微图案的间距的约一半。
29.根据权利要求18所述的方法，其中所述第二辅助层包括含硅光刻胶层。
30.根据权利要求18所述的方法，其中使用干蚀刻工艺除去在所述选择晶体管区域和所述周边区域中形成的所述第二辅助层。
31.根据权利要求18所述的方法，其中在所述单元栅极区域中形成的所述第二辅助层的蚀刻工艺期间，除去在所述选择晶体管区域中保留的所述第二辅助层。
32.根据权利要求31所述的方法，其中使用回蚀工艺蚀刻在所述选择晶体管区域中保留的所述第二辅助层。
33.根据权利要求18所述的方法，其中在所述第二辅助层的蚀刻工艺期间，所述第二辅助图案具有与所述第一辅助图案相同的高度。
34.根据权利要求18所述的方法，其中所述绝缘层具有不同于所述含硅的底部抗反射涂层图案和所述第二辅助图案的蚀刻选择性。
35.根据权利要求18所述的方法，其中当除去在所述单元栅极区域中形成的所述绝缘层时，除去在所述选择晶体管区域和所述周边区域中形成的绝缘层。
36.根据权利要求35所述的方法，其中使用干蚀刻工艺除去在所述选择晶体管区域和所述周边区域中形成的绝缘层。
37.根据权利要求26所述的方法，其中当除去所述绝缘层时，在所述硬掩模层上形成的所述绝缘层保留在所述第二辅助图案下方。
38.根据权利要求18所述的方法，其中所述第一辅助图案具有与所述绝缘层相同的蚀刻选择性。
39.根据权利要求18所述的方法，其中当除去所述绝缘层时，除去所述第一辅助图案。
40.根据权利要求18所述的方法，其中所述第二辅助图案形成在所述含硅的底部抗反射涂层图案之间。
41.根据权利要求40所述的方法，其中在所述蚀刻目标层的蚀刻工艺期间，蚀刻所述隧道绝缘层、所述用于浮置栅极的第一导电层、所述介电层和所述用于控制栅极的第二导电层，由此形成栅极，其中所述隧道绝缘层、所述用于浮置栅极的第一导电层、所述介电层和所述用于控制栅极的第二导电层形成在所述蚀刻目标层和所述半导体衬底之间。
形成半导体器件微图案的方法
[0001] 相关申请的交叉引用
[0002] 本申请要求2007年9月3日提交的韩国专利申请10-2007-088888的优先权，其全部内容通过引用并入本文。
技术领域
[0003] 本发明涉及形成半导体器件微图案的方法，并且更具体涉及可以形成比曝光设备的分辨率更微细的图案的半导体器件微图案的形成方法。
背景技术
[0004] 高度集成的器件中实现的最小线宽日益变小。然而，用于实现微线宽的曝光设备受限于其固有分辨率。具体地，含硅(Si)光刻胶图案通过使用曝光设备对含硅光刻胶层实施曝光和显影工艺而形成。因此，由于含硅光刻胶层的有限的分辨率，在曝光和显影工艺中施加含硅光刻胶层变得困难。
发明内容
[0005] 本发明涉及一种形成半导体器件微图案的方法，所述方法可以形成比曝光设备的分辨率更微细的图案。
[0006] 根据本发明一个方面的形成半导体器件微图案的方法，在半导体衬底上形成蚀刻目标层、硬掩模层、含硅的底部抗反射涂层(BARC)和第一辅助图案。使用第一辅助图案作为蚀刻掩模来蚀刻含硅BARC层，由此形成含硅BARC图案。在含硅BARC图案和第一辅助图案的表面上形成绝缘层。在硬掩模层和绝缘层上形成第二辅助层。实施蚀刻工艺使得第二辅助层保留在含硅BARC图案之间的硬掩模层上以形成第二辅助图案。除去在第一辅助图案上以及在含硅BARC图案与第二辅助图案之间的绝缘层。使用含硅BARC图案和第二辅助图案作为蚀刻掩模蚀刻硬掩模层，由此形成硬掩模图案。使用硬掩模图案作为蚀刻掩模对蚀刻目标层进行蚀刻。
[0007] 蚀刻目标层可以由绝缘材料或导电材料膜构成。硬掩模层可具有非晶碳层和氧氮化硅(SiON)层的堆叠结构。第一辅助图案可以由光刻胶层形成。第一辅助图案的关键尺寸(CD)可以是通过最终工艺形成的微图案的间距的约一半。
[0008] 绝缘层可由有机层或非晶碳层形成。在绝缘层的形成工艺中，可在硬掩模层上形成绝缘层。可由具有不同于含硅BARC图案和第二辅助层的蚀刻选择性的材料形成绝缘层。绝缘层可具有与第一辅助图案相同的蚀刻选择性。沉积在含硅BARC图案和第一辅助图案的侧面上的绝缘层的厚度可以是通过最终工艺形成的微图案的间距的约一半。
[0009] 可使用回蚀工艺蚀刻第二辅助层。在第二辅助层的蚀刻工艺期间，第二辅助图案保留在与第一辅助图案相同的高度。可通过干蚀刻工艺除去绝缘层。绝缘层可具有与含硅BARC图案和第二辅助图案不同的蚀刻选择性。
[0010] 在除去绝缘层时，在硬掩模层上形成的绝缘层可保留在第二辅助图案下方。在除去绝缘层时，也可除去第一辅助图案。可在含硅BARC图案之间形成第二辅助图案。
[0011] 根据本发明一个方面的形成半导体器件微图案的方法，在半导体衬底上形成蚀刻目标层、硬掩模层、含硅BARC层和第一辅助图案。在半导体衬底中限定单元栅极区域、选择晶体管区域和周边区域。使用第一辅助图案作为蚀刻掩模来蚀刻含硅BARC层，由此形成含硅BARC图案。在含硅BARC图案和第一辅助图案的表面上形成绝缘层。在硬掩模层和绝缘层上形成第二辅助层。除去在选择晶体管区域和周边区域中形成的第二辅助层。实施蚀刻工艺，使得在单元栅极区域中形成的第二辅助层保留在含硅BARC图案之间的硬掩模层上以形成第二辅助图案。除去单元栅极区域中的在第一辅助图案上以及含硅BARC图案与第二辅助图案之间的绝缘层。使用含硅BARC图案和第二辅助图案作为蚀刻掩模，蚀刻硬掩模层由此形成硬掩模图案。使用硬掩模图案作为蚀刻掩模对蚀刻目标层进行蚀刻。
[0012] 蚀刻目标层可由硅化钨(WSiX)层形成。可以在蚀刻目标层和半导体衬底之间形成隧道绝缘层、用于浮置栅极的第一导电层、介电层和用于控制栅极的第二导电层的堆叠结构。硬掩模层可具有非晶碳层和氧氮化硅(SiON)层的堆叠结构。
[0013] 第一辅助图案可以由光刻胶层形成。第一辅助图案的CD可以是通过最终工艺形成的微图案的间距的约一半。绝缘层可由具有与第二辅助层和含硅BARC图案不同的蚀刻选择性的材料形成。绝缘层可由有机层或非晶碳层形成。绝缘层可在硬掩模层上形成。绝缘层可具有与第一辅助图案相同的蚀刻选择性。
[0014] 沉积在含硅BARC图案的侧面上的绝缘层的厚度可以是通过最终工艺形成的微图案间距的约一半。第二辅助层可由含硅光刻胶层形成。使用干蚀刻工艺可除去在选择晶体管区域和周边区域中形成的第二辅助层。在单元栅极区域中形成的第二辅助层的蚀刻工艺期间，可除去选在择晶体管区域中保留的第二辅助层。
[0015] 可使用回蚀工艺蚀刻保留在选择晶体管区域中的第二辅助层。在第二辅助层的蚀刻工艺期间，第二辅助图案保留在与第一辅助图案相同的高度。绝缘层可具有与含硅BARC图案和第二辅助图案不同的蚀刻选择性。在除去单元栅极区域中形成的绝缘层时，可除去在选择晶体管区域和周边区域中形成的绝缘层。可使用干蚀刻工艺除去在选择晶体管区域和周边区域中形成的绝缘层。
[0016] 在除去绝缘层时，在硬掩模层上形成的绝缘层可保留在第二辅助图案下方。绝缘层具有与第一辅助图案相同的蚀刻选择性。当除去绝缘层时，也可除去第一辅助图案。第二辅助图案可在含硅BARC图案之间形成。在蚀刻目标层的蚀刻工艺期间，对可以在蚀刻目标层和半导体衬底之间形成的隧道绝缘层、用于浮置栅极的第一导电层、介电层和用于控制栅极的第二导电层进行蚀刻，由此形成栅极。
附图说明
[0017] 图1A至1H是说明根据本发明第一实施方案的形成半导体器件微图案的方法的截面图；和
[0018] 图2A至2I是说明根据本发明第二实施方案的形成半导体器件微图案的方法的截面图。
具体实施方式
[0019] 将参考附图描述根据本发明的具体的实施方案。然而，本发明不限于所述公开的实施方案，而是可以各种方式实施。提供所述实施方案以完成本发明的公开并使得本领域技术人员理解本发明的范围。本发明由权利要求的范围所限定。
[0020] 图1A至1H是说明根据本发明第一实施方案的形成半导体器件微图案的方法的截面图。对半导体衬底的单元栅极区域实施工艺步骤。
[0021] 参考图1A，在半导体衬底100上形成蚀刻目标层102。蚀刻目标层102可以是绝缘材料、导电材料等的膜。在蚀刻目标层102上形成硬掩模层104和含硅的底部抗反射涂层(BARC)106。硬掩模层104可具有非晶碳层104a和氧氮化硅(SiON)层104b的堆叠结构。
[0022] 在含硅BARC层106上形成第一辅助图案108。第一辅助图案108可以由光刻胶层形成。当使用普通光刻胶层而不是通过使用含硅光刻胶层形成第一辅助图案108时，可形成比曝光设备的分辨率更微细的图案。第一辅助图案108的关键尺寸(CD)是通过最终工艺形成的微图案的间距的约一半。
[0023] 参考图1B，使用第一辅助图案108作为蚀刻掩模来蚀刻含硅BARC层106，由此形成含硅BARC图案106a。在含硅BARC层的蚀刻工艺期间，部分除去第一辅助图案108。因此，形成其中堆叠含硅BARC图案106a和第一辅助图案108的图案。
[0024] 参考图1C，在含硅BARC图案106a和第一辅助图案108的表面上形成绝缘层110。绝缘层110可由有机层或非晶碳层形成。在绝缘层110的形成工艺期间，绝缘层110可形成在含硅BARC图案106a和第一辅助图案108的表面上以及硬掩模层104上表面的一部分上。绝缘层110由相对于在后续工艺中将形成的第二辅助层112和含硅BARC图案106a的材料具有不同蚀刻选择性的材料形成。因此，在用于除去绝缘层110的后续工艺期间，可除去含硅BARC图案106a和第二辅助图案112a而没有损伤。沉积在含硅BARC图案106a和第一辅助图案108的侧面上的每个绝缘层110的厚度是在最终工艺中形成的微图案间距的约一半。
[0025] 参考图1D，在硬掩模层104和绝缘层110上形成第二辅助层112，使得具有含硅BARC图案106a和第一辅助图案108的堆叠结构的图案之间的间隔被填隙(gap filled)。第二辅助层112可由含硅光刻胶层形成。因此，第二辅助层112具有与绝缘层110不同的蚀刻选择性。
[0026] 参考图1E，蚀刻第二辅助层112直至暴露绝缘层110的上表面，由此形成第二辅助图案112a。蚀刻工艺可使用回蚀工艺来实施。在第二辅助层112的蚀刻工艺中，在绝缘层110之间形成的第二辅助层112保留在与第一辅助图案108相同的高度。第二辅助层112具有不同于绝缘层110的蚀刻选择性。这样，含硅BARC图案106a和第二辅助图案112a具有相同的蚀刻选择性。
[0027] 参考图1F，将通过第二辅助层112的蚀刻工艺所暴露的绝缘层110以及在含硅BARC图案106a与第二辅助图案112a之间形成的绝缘层110除去。可使用干蚀刻工艺除去绝缘层110。当除去绝缘层110时，也除去第一辅助图案108。如上文参考图1C所述，如果在硬掩模层104上形成绝缘层110，当除去绝缘层110时，绝缘层110保留在第二辅助图案112a下方。
[0028] 绝缘层110相对于含硅BARC图案106a和第二辅助图案112a的材料具有不同的蚀刻选择性，但是与第一辅助图案108具有相同蚀刻选择性。如上所述，通过在含硅BARC图案106a之间形成第二辅助图案112a，含硅BARC图案106a可形成为具有期望的间距。
[0029] 参考图1G，使用含硅BARC图案106a和第二辅助图案112a作为蚀刻掩模，蚀刻硬掩模层104，由此形成具有期望的线和间隔的硬掩模图案104c。使用干蚀刻工艺除去硬掩模层104。通过使含硅BARC图案106a和第二辅助图案112a形成为具有相同蚀刻选择性，可容易地对硬掩模层104实施蚀刻工艺。因此，可均匀地形成硬掩模图案104c。换言之，与通过使用具有不同蚀刻选择性的含硅BARC图案106a和第二辅助图案112a来蚀刻硬掩模层104相比，当使用具有相同蚀刻选择性的含硅BARC图案106a和第二辅助图案112a来蚀刻硬掩模层104时，蚀刻工艺更易于实施。
[0030] 除去含硅BARC图案106a和第二辅助图案112a，以形成由硬掩模图案104c组成的微图案。
[0031] 参考图1H，使用具有期望的线和间隔的硬掩模图案104c作为蚀刻掩模，对蚀刻目标层102进行蚀刻，由此形成目标图案102a。然后除去硬掩模图案104c。
[0032] 如上所述，由于使用普通光刻胶层形成第一辅助图案108，因此当形成含硅BARC图案106a时，可形成比现有曝光设备的分辨率更微细的图案。
[0033] 上述方法可用于如下制造NAND快闪存储器件的方法。
[0034] 图2A至2I是说明根据本发明第二实施方案的形成半导体器件微图案的方法的截面图。
[0035] 参考图2A，在其中限定有单元栅极区域A、选择晶体管区域B和周边区域C的半导体衬底200上形成蚀刻目标层202。蚀刻目标层202可由硅化钨(WSiX)层形成。在硅化钨(WSiX)层和半导体衬底200之间形成隧道绝缘层、用于浮置栅极的第一导电层、介电层和用于控制栅极的第二导电层的堆叠结构。
[0036] 在蚀刻目标层202上形成硬掩模层204和含硅BARC层206。硬掩模层204可具有非晶碳层204a、氧氮化硅(SiON)层204b的堆叠结构。
[0037] 在含硅BARC层206上形成第一辅助图案208。第一辅助图案208可由光刻胶层形成。当使用普通光刻胶层而不是通过使用含硅光刻胶层形成第一辅助图案208时，可形成比曝光设备的分辨率更微细的图案。第一辅助图案208的CD是通过最终工艺形成的微图案间距的约一半。
[0038] 参考图2B，使用第一辅助图案208作为蚀刻掩模蚀刻含硅BARC层206，由此形成含硅BARC图案206a。在含硅的BARC层的蚀刻工艺期间，部分除去第一辅助图案208。因此，形成其中堆叠含硅BARC图案206a和第一辅助图案208的图案。
[0039] 参考图2C，在含硅BARC图案206a和第一辅助图案208的表面上形成绝缘层210。绝缘层210可由有机层或非晶碳层形成。在绝缘层210的形成工艺期间，绝缘层210可形成在含硅BARC图案206a和第一辅助图案208的表面上以及硬掩模层204的上表面的一部分上。绝缘层210由相对于在后续工艺中将形成的第二辅助层212和含硅BARC图案206a的材料具有不同蚀刻选择性的材料形成。因此，在用于除去绝缘层210的后续工艺期间，可除去含硅BARC图案206a和第二辅助图案212a而没有损伤。沉积在含硅BARC图案206a和第一辅助图案208的侧面上的每一个绝缘层210的厚度是在最终工艺中形成的微图案间距的约一半。
[0040] 参考图2D，在硬掩模层204和绝缘层210上形成第二辅助层212，使得在具有含硅BARC图案206a和第一辅助图案208的堆叠结构的图案之间的间隔被填隙。第二辅助层212可由含硅光刻胶层形成。因此，第二辅助层212具有与绝缘层210不同的蚀刻选择性。
[0041] 参考图2E，在单元栅极区域A的第二辅助层212上形成光刻胶图案(未显示)，使得选择晶体管区域B和周边区域C暴露。除去在选择晶体管区域B和周边区域C中形成的第二辅助层212，这是由于微图案在选择晶体管区域B和周边区域C中是不必要的。
[0042] 使用光刻胶图案作为蚀刻掩模，除去选择晶体管区域B和周边区域C中形成的第二辅助层212。其后，除去光刻胶图案。
[0043] 参考图2F，蚀刻在单元栅极区域A中形成的第二辅助层212直至暴露绝缘层210的上表面，由此在单元栅极区域A中形成第二辅助图案212a。蚀刻工艺可使用回蚀工艺来实施。在绝缘层210之间形成的第二辅助层212保留在与第一辅助图案208相同的高度。除去在选择晶体管区域B中形成的第二辅助层212，直至绝缘层210的上表面暴露。第二辅助层212与绝缘层210具有不同的蚀刻选择性。因此，含硅BARC图案206a和第二辅助图案212a具有相同的蚀刻选择性。
[0044] 参考图2G，将通过第二辅助层212的蚀刻工艺暴露的绝缘层210以及在含硅BARC图案206a与第二辅助图案212a之间形成的绝缘层210除去。可使用干蚀刻工艺除去绝缘层210。如上文参考图2C所述，如果绝缘层210形成在硬掩模层204上，当除去绝缘层210时，绝缘层210保留在第二辅助图案212a下方。因此，当除去绝缘层210时，也除去第一辅助图案208。
[0045] 绝缘层210与含硅BARC图案206a和第二辅助图案212a具有不同的蚀刻选择性，但是与第一辅助图案208具有相同的蚀刻选择性。如上所述，通过在含硅BARC图案206a之间形成第二辅助图案212a，含硅BARC图案206a可形成为具有期望的间距。当除去在单元栅极区域A中形成的绝缘层210时，也除去在选择晶体管区域B和周边区域C中形成的绝缘层210。
[0046] 参考图2H，使用含硅BARC图案206a和第二辅助图案212a作为蚀刻掩模蚀刻硬掩模层204，由此形成具有期望的线和间隔的硬掩模图案204c。使用干蚀刻工艺除去硬掩模层204。通过使含硅BARC图案206a和第二辅助图案212a形成为具有相同蚀刻选择性，可容易对硬掩模层204实施蚀刻工艺。因此，可均匀地形成硬掩模图案204c。换言之，与通过使用具有不同蚀刻选择性的含硅BARC图案206a和第二辅助图案212a来蚀刻硬掩模层204相比，当使用具有相同蚀刻选择性的含硅BARC图案206a和第二辅助图案212a的蚀刻工艺蚀刻硬掩模层204时更易于实施蚀刻工艺。
[0047] 除去含硅BARC图案206a和第二辅助图案212a，以形成由硬掩模图案204c构成的微图案。
[0048] 参考图2I，使用具有期望的线和间隔的硬掩模图案204c作为蚀刻掩模对蚀刻目标层202进行蚀刻，由此形成目标图案202a。然后除去硬掩模图案204c。
[0049] 在蚀刻目标层202的蚀刻工艺期间，对在蚀刻目标层202和半导体衬底200之间形成的隧道绝缘层、用于浮置栅极的第一导电层、介电层和用于控制栅极的第二导电层也进行蚀刻，由此形成栅极。然后除去硬掩模图案204c。
[0050] 如上所述，当通过使用普通光刻胶层的第一辅助图案208来形成含硅BARC图案206a时，可形成比现有曝光设备的分辨率更微细的图案。
[0051] 如上所述，本发明具有下列优点。
[0052] 第一，通过使用作为第一辅助图案的普通光刻胶层形成含硅的BARC图案，可形成比现有曝光设备的分辨率更微细的图案。
[0053] 第二，不需要用于形成微图案的现有的双曝光蚀刻技术(DEET)方法或现有的间隔物形成工艺。因此，可减少工艺步骤的数目。
[0054] 第三，由于减少了工艺步骤的数目，可降低大量制造器件的成本。
[0055] 提出本文公开的实施方案以使得本领域技术人员能够容易实施本发明，并且本领域技术人员可通过这些实施方案的组合来实施本发明。因此，本发明的范围不限于如上所述的实施方案，并且应解释为仅仅由所附权利要求和它们的等同物所限定。
