半导体器件转让专利
申请号 : CN200810212466.2
文献号 : CN101383348B
文献日 : 2010-04-14
发明人 : 尹海洲 , K·L·萨恩格 , 宋均镛 , 修凯
申请人 : 国际商业机器公司
摘要 :
本申请公开了一种半导体器件。提供了一种在具有(110)表面取向的硅层上并且位于衬底中的PFET。放置在PFET的栅极和源极/漏极区域上的压缩应力衬垫产生沿着PFET沟道方向的一级纵向压缩应变。放置在位于横向邻近PFET的至少一个NFET上的拉伸应力衬垫产生沿着NFET沟道方向的一级纵向拉伸应变。来自该至少一个NFET拉伸衬垫的二级应力场产生PFET沟道内的有利的横向拉伸应力。当PFET沟道方向与(110)硅层内的平面内[110]晶向之间的方位角是从约25°到约55°时，一级压缩纵向应变和二级拉伸横向应力的净效益最大化。
权利要求 :
1.一种半导体结构，包括：
衬底，其包含具有(110)表面取向的第一硅层；
p型场效应晶体管，其位于所述第一硅层上且包含p型场效应晶体管源极区域与p型场效应晶体管漏极区域之间的p型场效应晶体管沟道，其中所述p型场效应晶体管沟道中的电流方向与所述第一硅层中的平面内[1 10]晶向之间的方位角是从25°到55°；
位于所述p型场效应晶体管沟道上方的p型场效应晶体管栅极线；
压缩应力衬垫，其位于所述p型场效应晶体管栅极线、p型场效应晶体管源极区域、和p型场效应晶体管漏极区域上，其中所述压缩应力衬垫产生所述p型场效应晶体管沟道内的压缩的纵向应变；
具有(001)表面取向的第二硅层；
n型场效应晶体管，其位于所述第二硅层上且包含n型场效应晶体管沟道、n型场效应晶体管源极区域、和n型场效应晶体管漏极区域；
位于所述n型场效应晶体管沟道上方的n型场效应晶体管栅极线；以及
拉伸应力衬垫，其位于所述n型场效应晶体管栅极线、所述n型场效应晶体管源极区域、和所述n型场效应晶体管漏极区域上，其中所述拉伸应力衬垫产生所述n型场效应晶体管沟道内的拉伸纵向应变和所述p型场效应晶体管沟道内的二级拉伸横向应力。
2.权利要求1的半导体结构，其中所述p型场效应晶体管栅极线和所述n型场效应晶体管栅极线具有相同的长度方向。
3.权利要求2的半导体结构，其中所述n型场效应晶体管栅极线与所述第二硅层中平面内[110]晶向对准。
4.权利要求1的半导体结构，其中所述方位角是在从25°到所述[110]晶向与所述第一硅层中平面内[111]晶向之间的角度的范围内。
5.权利要求1的半导体结构，其中所述方位角是在从所述[110]晶向与平面内[111]晶向之间的角度到55°的范围内。
6.权利要求5的半导体结构，其中所述p型场效应晶体管沟道中的所述电流方向沿着[11]晶向并且所述方位角是45°。
7.权利要求1的半导体结构，其中所述衬底是包含体部分和绝缘体上半导体部分的混合取向衬底。
8.权利要求7的半导体结构，其中所述体部分包含所述第一硅层且所述绝缘体上半导体部分包含所述第二硅层。
9.权利要求7的半导体结构，其中所述体部分包含所述第二硅层且所述绝缘体上半导体部分包含所述第一硅层。
10.权利要求1的半导体结构，其中所述衬底是包含体部分和直接硅键合部分的混合取向衬底。
11.权利要求1的半导体结构，进一步包括所述拉伸应力衬垫与所述压缩应力衬垫之间的边界，所述边界与所述p型场效应晶体管源极区域和所述p型场效应晶体管漏极区域的边缘横向隔开小于0.3μm，并且与沿着所述p型场效应晶体管栅极线的长度方向的中心线纵向隔开至少0.3μm。
12.权利要求1的半导体结构，进一步包括：
至少另一个n型场效应晶体管，其位于所述第二硅层上并且包含至少另一个n型场效应晶体管沟道、至少另一个n型场效应晶体管源极区域、和至少另一个n型场效应晶体管漏极区域；
位于所述至少另一个n型场效应晶体管沟道中的每一个上方的至少另一个n型场效应晶体管栅极线，其中所述拉伸应力衬垫位于所述至少另一个n型场效应晶体管栅极线、所述至少另一个n型场效应晶体管源极区域、和所述至少另一个n型场效应晶体管漏极区域之上，并且其中所述拉伸应力衬垫在所述至少另一个n型场效应晶体管沟道中的每一个内产生拉伸纵向应变。
13.一种半导体结构，包括：
衬底，其包含具有(110)表面取向的硅层；
p型场效应晶体管，其位于所述硅层之上并且包含p型场效应晶体管源极区域与p型场效应晶体管漏极区域之间的p型场效应晶体管沟道，其中所述p型场效应晶体管沟道中的电流方向与[110]晶向之间的方位角是从25°到55°；
位于所述p型场效应晶体管沟道上方的p型场效应晶体管栅极线；
压缩应力衬垫，其位于所述p型场效应晶体管栅极线、所述p型场效应晶体管源极区域、和所述p型场效应晶体管漏极区域上，其中所述压缩应力衬垫对所述p型场效应晶体管沟道施加压缩纵向应变；
位于所述硅层之上的n型场效应晶体管，所述n型场效应晶体管包含n型场效应晶体管源极区域与n型场效应晶体管漏极区域之间的n型场效应晶体管沟道，其中所述n型场效应晶体管沟道中的电流方向与[110]晶向之间的角度是从25°到55°；
位于所述n型场效应晶体管上方的n型场效应晶体管栅极线；以及
拉伸应力衬垫，其位于所述n型场效应晶体管栅极线、所述n型场效应晶体管源极区域、和所述n型场效应晶体管漏极区域上，其中所述拉伸应力衬垫对所述n型场效应晶体管沟道施加一级拉伸纵向应变并且对所述p型场效应晶体管沟道施加二级拉伸横向应力。
14.权利要求13的半导体结构，其中所述p型场效应晶体管栅极线和所述n型场效应晶体管栅极线具有相同的长度方向。
15.权利要求13的半导体结构，其中所述方位角是在从25°到所述[110]晶向与平面内[111]晶向之间的角度的范围内。
16.权利要求13的半导体结构，其中所述方位角是在从所述[110]晶向与平面内[111]晶向之间的角度到55°的范围内。
17.权利要求16的半导体结构，其中所述沟道中的所述电流方向沿着平面内[11]晶向并且所述方位角是45°。
18.权利要求13的半导体结构，其中所述衬底是体衬底。
19.权利要求13的半导体结构，进一步包括浅槽隔离部，其中所述p型场效应晶体管和所述n型场效应晶体管被所述浅槽隔离部隔开并且所述压缩应力衬垫和所述拉伸应力衬垫在所述浅槽隔离部上重叠。
20.权利要求19的半导体结构，进一步包括：
至少另一个n型场效应晶体管，其位于所述硅层上并且包含至少另一个n型场效应晶体管沟道、至少另一个n型场效应晶体管源极区域、和至少另一个n型场效应晶体管漏极区域；
位于所述至少另一个n型场效应晶体管沟道中的每一个上方的至少另一个n型场效应晶体管栅极线，其中所述拉伸应力衬垫位于所述至少另一个n型场效应晶体管栅极线、所述至少另一个n型场效应晶体管源极区域、和所述至少另一个n型场效应晶体管漏极区域之上，并且其中所述拉伸应力衬垫在所述至少另一个n型场效应晶体管沟道中的每一个内产生拉伸纵向应变。
21.权利要求13的半导体结构，进一步包括所述拉伸应力衬垫与所述压缩应力衬垫之间的边界，所述边界与所述p型场效应晶体管源极区域和所述p型场效应晶体管漏极区域的边缘横向隔开小于0.3μm，并且与沿着所述p型场效应晶体管栅极线的长度方向的中心线纵向隔开至少0.3μm。
说明书 :
技术领域
本发明一般涉及用于集成电路的半导体器件，并且特别涉及使用双应力衬垫的互补金属氧化物半导体(CMOS)晶体管中的取向优化的p型场效应晶体管(PFET)。
背景技术
硅基金属氧化物半导体场效应晶体管(MOSFET)的持续按比例缩小已经贡献了半导体技术中持续不断的进步。当器件按比例缩小到达纳米范围时，半导体器件的进一步按比例缩小面临着各种挑战。据此，最近已经开发了许多在不采取按比例缩小的情况下提高器件性能的方法。
一个用于在不依赖于按比例缩小的情况下提高半导体器件性能的广泛接受的途径是在MOSFET中增加载流子(电子或空穴)迁移率。当应力施加于半导体晶体管的沟道时，载流子的迁移率改变以及因此晶体管的跨导和导通电流改变，而与不受应力的半导体的它们的原始值不同。这是因为沟道内施加的应力和作为结果的在半导体结构上的应变影响了带隙结构(即打破了能带结构的简并)并且改变了载流子的有效质量。应力的影响依赖于沟道面的晶向、晶向内沟道的方向和施加的应力的方向。操控应力是提高MOSFET中少数载流子迁移率和增加MOSFET的跨导(或减少的串联电阻)的有效方法，它需要对半导体工艺的相对小的修改而同时提供对MOSFET性能的显著的提高。
单轴应力(即沿着一个晶向施加的应力)对半导体器件性能尤其是对构建在硅衬底上的MOSFET(或简称为“FET”)器件性能的影响已经在半导体工业中被广泛地研究。对于使用硅沟道的PMOSFET(或简称为“PFET”)，沟道中少数载流子(在这种情况下为空穴)的迁移率在沿着沟道方向(即空穴移动的方向或连接漏极到源极的方向)的单轴压缩应力下增加。相反，对于使用硅沟道的NMOSFET(或简称为“NFET”)器件，沟道中少数载流子(在这种情况下为电子)的迁移率在沿着沟道方向(即电子移动的方向或连接漏极到源极的方向)的单轴拉伸应力下增加。这些PMOSFET与NMOSFET之间对于用于增强载流子迁移率的应力类型的相反的要求已经导致现有技术方法对同一集成芯片上的半导体器件施加至少两种不同类型的应力。
在MOSFET的沟道上的“应力工程”或者作为选择地称为“应变工程”的不同方法已经在现有技术中已知。一组方法产生“全局应力”，即从衬底产生的施加于一般晶体管器件区域的应力。全局应力由诸如SiGe应力松弛缓冲层、Si:C应力松弛缓冲层、或绝缘体上锗硅结构的结构产生。
另一组方法产生“局部应力”，即从局部结构仅施加于邻近沟道的局部区域的应力。局部应力由诸如应力衬垫、嵌入SiGe源极/漏极结构、嵌入Si:C源极/漏极结构、应力产生浅槽隔离结构、和应力产生硅化物的结构产生。已经报道了在使用这些方法的半导体器件上导通电流增加达到50％并且总体芯片速度增加达到40％。
施加局部应力的最普通的一种方法是使用应力衬垫。因为每一个应力衬垫具有确定的应力级，或者是压缩的或者是拉伸的，所以两个独立的应力衬垫(一般称为“双应力衬垫”)用来在同一集成电路的两个不同区域中独立地产生拉伸应力和压缩应力。用于形成两个独立衬垫的示例方法在Doris等人的美国专利申请公开号2005/0093030A1中公开，该申请公开了两个独立衬垫的使用以致NFET区域被直接覆在下层NFET上面的拉伸衬垫、可选的电介质层、和压缩衬垫覆盖，而PFET区域仅被压缩衬垫覆盖。NFET区域上的衬垫叠层对下面的NFET施加拉伸应力，而PFET区域上的压缩衬垫对下面的PFET施加压缩应力，以致PFET和NFET都通过应力工程具有增强的性能。
参考图1，显示了根据现有技术的典型双应力衬垫结构。一种导电类型的第一MOSFET 100和相反导电类型的第二MOSFET200(即一对p型MOSFET和n型MOSFET)在半导体衬底18上形成。第一MOSFET 100包括衬底层22的一部分、栅极介质30、包括栅极多晶硅32和栅极硅化物36的栅极导体38、间隔件34、源极和漏极区域40、源极和漏极硅化物42、第一应力衬垫50、和刻蚀阻挡层52。类似地，第二MOSFET 200包括衬底层22的另一部分、栅极介质30、包括栅极多晶硅32和栅极硅化物36的栅极导体38、间隔件34、源极和漏极区域40、源极和漏极硅化物42、和第二应力衬垫70。浅槽隔离(STI)24提供第一MOSFET 100与第二MOSFET 200之间的电隔离。典型地，第一应力衬垫50与第二应力衬垫70之间的边界区域72包括第一和第二应力衬垫重叠的区域。然而，替代的边界区域几何结构也是可能的。例如，边界区域72可能包括第一和第二应力衬垫之间的小间隙而不是重叠区域。
第一应力衬垫50对第一MOSFET 100施加第一应力，第二应力衬垫70对第二MOSFET 200施加第二应力。第一应力和第二应力是不同的，并且典型地，该两个应力本质上是相反的，即一个是压缩的而另一个是拉伸的。更进一步地，衬底典型地是硅衬底并且压缩应力施加于p型MOSFET(PMOSFET，或“PFET”)而拉伸应力施加于n型MOSFET(NMOSFET，或“NFET”)。取决于制造方法，第一MOSFET 100可以是具有压缩应力的PMOSFET或具有拉伸应力的NMOSFET。选择相对于第一MOSFET 100的具有相反类型应力的相反极性的MOSFET作为第二MOSFET 200。
应力对材料的导电性的影响被称为“压阻效应”。由于应力导致应变，所以半导体材料典型地呈现压阻效应，这进而改变了半导体材料的能带结构。压阻效应取决于半导体材料、半导体材料的掺杂类型、相对于半导体材料的晶轴的电流的方向、施加的应力的方向和大小、和半导体材料的温度。硅的压阻效应的定量分析在IEEE《电子器件学报》(Transactions on Electron Devices)的1982年1月的卷ED-29第1期64-70页上发表的Y.Kanda的论文“A GraphicalRepresentation of the Piezoresistance Coefficients in Silicon”中公开，在这里通过参考并入该论文。
压阻系数被定义为每单位压力的半导体材料的电阻的改变量。纵向压阻系数是在电流的方向(即在场效应晶体管的情况下，为沟道的方向)每施加的拉伸应力的电阻的改变量的测量值。横向压阻系数是在与电流垂直的且在沟道平面内的方向(即在场效应晶体管的情况下，为栅极线的方向)每施加的拉伸应力的电阻的改变量的测量值。虽然因为在包括n型掺杂硅的反型层中主要的电荷载流子是空穴而不是电子，在PFET导通状态中的压阻系数π的估算是困难的，但是压阻系数π可以在正常状态中(即没有反型的情况中)从包含空穴作为电荷载流子的p型掺杂硅估算。在n型掺杂硅层中形成的反型层的压阻系数与在正常状态中的p型掺杂硅层的压阻系数之间的正相关性是已知的。类似的相关性存在在p型掺杂硅层中形成的反型层的压阻系数与在正常状态中的n型掺杂硅层的压阻系数之间。
典型硅基半导体器件使用包含具有(001)表面取向的硅层的衬底。参考图2，显示了具有(001)表面取向的硅层中形成的p型场效应晶体管(PFET)的典型定向，其中电流方向(即沟道方向)是沿着[110]晶向，并且栅极线的方向是沿着[110]晶向。纵向压阻系数，如从等效p型掺杂硅层估算的一样，大约为71.8×10-12cm2/达因(dyne)并且以同样方式评估的侧面的横向压阻系数大约为-66.3×10-12cm2/达因。因此，在PFET的导通状态期间包含在反型状态的n型掺杂硅的沟道的电阻率在纵向拉伸应力下增加而在侧面的横向拉伸应力下减小。为了增强沟道的导电性，并且从而增强PFET的导通电流，在PFET上需要纵向的压缩应力和/或横向的拉伸应力。
虽然现有技术结构有利地使用硅的压阻效应来提高场效应晶体管的性能，但是存在对一种半导体结构的需要，该半导体结构甚至更进一步地可以提高硅衬底上的互补金属氧化物半导体(CMOS)晶体管的性能。特别的是，通过压阻效应的构造性操控(constructive manipulation)来提供改进的性能的PFET结构是高性能CMOS电路所期望的。
更进一步地，当多个应力产生结构在半导体衬底上形成时，特定的半导体器件的性能由来自该特定半导体器件自身的应力产生结构的主应力效应来影响，以及由来自邻近器件的应力产生结构的二级应力效应来影响。因此，存在对一种半导体结构的需要，该半导体结构可以有利地使用来自相邻的半导体器件的二级应力效应。
一个用于在不依赖于按比例缩小的情况下提高半导体器件性能的广泛接受的途径是在MOSFET中增加载流子(电子或空穴)迁移率。当应力施加于半导体晶体管的沟道时，载流子的迁移率改变以及因此晶体管的跨导和导通电流改变，而与不受应力的半导体的它们的原始值不同。这是因为沟道内施加的应力和作为结果的在半导体结构上的应变影响了带隙结构(即打破了能带结构的简并)并且改变了载流子的有效质量。应力的影响依赖于沟道面的晶向、晶向内沟道的方向和施加的应力的方向。操控应力是提高MOSFET中少数载流子迁移率和增加MOSFET的跨导(或减少的串联电阻)的有效方法，它需要对半导体工艺的相对小的修改而同时提供对MOSFET性能的显著的提高。
单轴应力(即沿着一个晶向施加的应力)对半导体器件性能尤其是对构建在硅衬底上的MOSFET(或简称为“FET”)器件性能的影响已经在半导体工业中被广泛地研究。对于使用硅沟道的PMOSFET(或简称为“PFET”)，沟道中少数载流子(在这种情况下为空穴)的迁移率在沿着沟道方向(即空穴移动的方向或连接漏极到源极的方向)的单轴压缩应力下增加。相反，对于使用硅沟道的NMOSFET(或简称为“NFET”)器件，沟道中少数载流子(在这种情况下为电子)的迁移率在沿着沟道方向(即电子移动的方向或连接漏极到源极的方向)的单轴拉伸应力下增加。这些PMOSFET与NMOSFET之间对于用于增强载流子迁移率的应力类型的相反的要求已经导致现有技术方法对同一集成芯片上的半导体器件施加至少两种不同类型的应力。
在MOSFET的沟道上的“应力工程”或者作为选择地称为“应变工程”的不同方法已经在现有技术中已知。一组方法产生“全局应力”，即从衬底产生的施加于一般晶体管器件区域的应力。全局应力由诸如SiGe应力松弛缓冲层、Si:C应力松弛缓冲层、或绝缘体上锗硅结构的结构产生。
另一组方法产生“局部应力”，即从局部结构仅施加于邻近沟道的局部区域的应力。局部应力由诸如应力衬垫、嵌入SiGe源极/漏极结构、嵌入Si:C源极/漏极结构、应力产生浅槽隔离结构、和应力产生硅化物的结构产生。已经报道了在使用这些方法的半导体器件上导通电流增加达到50％并且总体芯片速度增加达到40％。
施加局部应力的最普通的一种方法是使用应力衬垫。因为每一个应力衬垫具有确定的应力级，或者是压缩的或者是拉伸的，所以两个独立的应力衬垫(一般称为“双应力衬垫”)用来在同一集成电路的两个不同区域中独立地产生拉伸应力和压缩应力。用于形成两个独立衬垫的示例方法在Doris等人的美国专利申请公开号2005/0093030A1中公开，该申请公开了两个独立衬垫的使用以致NFET区域被直接覆在下层NFET上面的拉伸衬垫、可选的电介质层、和压缩衬垫覆盖，而PFET区域仅被压缩衬垫覆盖。NFET区域上的衬垫叠层对下面的NFET施加拉伸应力，而PFET区域上的压缩衬垫对下面的PFET施加压缩应力，以致PFET和NFET都通过应力工程具有增强的性能。
参考图1，显示了根据现有技术的典型双应力衬垫结构。一种导电类型的第一MOSFET 100和相反导电类型的第二MOSFET200(即一对p型MOSFET和n型MOSFET)在半导体衬底18上形成。第一MOSFET 100包括衬底层22的一部分、栅极介质30、包括栅极多晶硅32和栅极硅化物36的栅极导体38、间隔件34、源极和漏极区域40、源极和漏极硅化物42、第一应力衬垫50、和刻蚀阻挡层52。类似地，第二MOSFET 200包括衬底层22的另一部分、栅极介质30、包括栅极多晶硅32和栅极硅化物36的栅极导体38、间隔件34、源极和漏极区域40、源极和漏极硅化物42、和第二应力衬垫70。浅槽隔离(STI)24提供第一MOSFET 100与第二MOSFET 200之间的电隔离。典型地，第一应力衬垫50与第二应力衬垫70之间的边界区域72包括第一和第二应力衬垫重叠的区域。然而，替代的边界区域几何结构也是可能的。例如，边界区域72可能包括第一和第二应力衬垫之间的小间隙而不是重叠区域。
第一应力衬垫50对第一MOSFET 100施加第一应力，第二应力衬垫70对第二MOSFET 200施加第二应力。第一应力和第二应力是不同的，并且典型地，该两个应力本质上是相反的，即一个是压缩的而另一个是拉伸的。更进一步地，衬底典型地是硅衬底并且压缩应力施加于p型MOSFET(PMOSFET，或“PFET”)而拉伸应力施加于n型MOSFET(NMOSFET，或“NFET”)。取决于制造方法，第一MOSFET 100可以是具有压缩应力的PMOSFET或具有拉伸应力的NMOSFET。选择相对于第一MOSFET 100的具有相反类型应力的相反极性的MOSFET作为第二MOSFET 200。
应力对材料的导电性的影响被称为“压阻效应”。由于应力导致应变，所以半导体材料典型地呈现压阻效应，这进而改变了半导体材料的能带结构。压阻效应取决于半导体材料、半导体材料的掺杂类型、相对于半导体材料的晶轴的电流的方向、施加的应力的方向和大小、和半导体材料的温度。硅的压阻效应的定量分析在IEEE《电子器件学报》(Transactions on Electron Devices)的1982年1月的卷ED-29第1期64-70页上发表的Y.Kanda的论文“A GraphicalRepresentation of the Piezoresistance Coefficients in Silicon”中公开，在这里通过参考并入该论文。
压阻系数被定义为每单位压力的半导体材料的电阻的改变量。纵向压阻系数是在电流的方向(即在场效应晶体管的情况下，为沟道的方向)每施加的拉伸应力的电阻的改变量的测量值。横向压阻系数是在与电流垂直的且在沟道平面内的方向(即在场效应晶体管的情况下，为栅极线的方向)每施加的拉伸应力的电阻的改变量的测量值。虽然因为在包括n型掺杂硅的反型层中主要的电荷载流子是空穴而不是电子，在PFET导通状态中的压阻系数π的估算是困难的，但是压阻系数π可以在正常状态中(即没有反型的情况中)从包含空穴作为电荷载流子的p型掺杂硅估算。在n型掺杂硅层中形成的反型层的压阻系数与在正常状态中的p型掺杂硅层的压阻系数之间的正相关性是已知的。类似的相关性存在在p型掺杂硅层中形成的反型层的压阻系数与在正常状态中的n型掺杂硅层的压阻系数之间。
典型硅基半导体器件使用包含具有(001)表面取向的硅层的衬底。参考图2，显示了具有(001)表面取向的硅层中形成的p型场效应晶体管(PFET)的典型定向，其中电流方向(即沟道方向)是沿着[110]晶向，并且栅极线的方向是沿着[110]晶向。纵向压阻系数，如从等效p型掺杂硅层估算的一样，大约为71.8×10-12cm2/达因(dyne)并且以同样方式评估的侧面的横向压阻系数大约为-66.3×10-12cm2/达因。因此，在PFET的导通状态期间包含在反型状态的n型掺杂硅的沟道的电阻率在纵向拉伸应力下增加而在侧面的横向拉伸应力下减小。为了增强沟道的导电性，并且从而增强PFET的导通电流，在PFET上需要纵向的压缩应力和/或横向的拉伸应力。
虽然现有技术结构有利地使用硅的压阻效应来提高场效应晶体管的性能，但是存在对一种半导体结构的需要，该半导体结构甚至更进一步地可以提高硅衬底上的互补金属氧化物半导体(CMOS)晶体管的性能。特别的是，通过压阻效应的构造性操控(constructive manipulation)来提供改进的性能的PFET结构是高性能CMOS电路所期望的。
更进一步地，当多个应力产生结构在半导体衬底上形成时，特定的半导体器件的性能由来自该特定半导体器件自身的应力产生结构的主应力效应来影响，以及由来自邻近器件的应力产生结构的二级应力效应来影响。因此，存在对一种半导体结构的需要，该半导体结构可以有利地使用来自相邻的半导体器件的二级应力效应。
发明内容
本发明通过提供各种结构解决了上述的需要，其中所述结构中位于(110)硅衬底上的PFET具有沟道取向(由相对于平面内[110]晶向的方位角来指定)以致沟道内的反型层的导电性由于压缩的纵向应变和拉伸的横向应变而增加。
本发明中，PFET在具有(110)表面取向的硅层上形成并且位于衬底中。压缩应力衬垫在PFET栅极和PFET源极/漏极区域上形成，从而产生PFET沟道中的一级(primary)压缩纵向应变。拉伸应力衬垫在邻近PFET放置的至少一个NFET上形成。拉伸应力衬垫在NFET沟道中产生拉伸的纵向应变。相同的拉伸应力衬垫同样引入邻近PFET的沟道上的二级(secondary)拉伸应力，当该至少一个NFET横向邻近PFET时该应力对PFET栅极将是横向的，而当该至少一个NFET纵向地邻近PFET时该应力对PFET栅极将是纵向的。PFET沟道取向被选择以便使一级应变场和二级应变场的净效益最优化。净效益最优化的PFET沟道的方位角(定义为PFET沟道中的电流方向与(110)硅层中的[110]晶向的平面内方向之间的角度)典型地落在约0°到约55°的范围内，优选地角度在约25°到约55°的范围内。更复杂的计算指出在高纵向压缩应力(例如大于1-2GPa)的情况下PFET沟道方向在25°到55°范围内是特别优选的，因为具有这些方向的沟道在它们的迁移率与应力关系曲线中显示更少的饱和。
当二级纵向拉伸应力最小化而二级横向拉伸应力最大化时二级拉伸应力对邻近的PFET是最有益的。这些二级应力的效应一般随着FET尺寸和PFET到NFET间隔的缩短而增加。因此当纵向邻近的NFET变得更加远离PFET时且当横向邻近的NFET变得更接近于PFET时获得最大的好处，后一种情形随着PFET栅极线(即与电流垂直的那个)的长度尺寸减小而自然发生。典型地，用于本发明的器件的邻近的PFET和NFET的中心到中心间隔将在0.5-3μm范围内，其中最典型的间隔平均值在1μm左右。
本发明中，PFET的栅极线的物理方向与该至少一个NFET的栅极线是相同的。该至少一个NFET中纵向拉伸的沟道应变典型地增加了该至少一个NFET的反型层的导电性。该至少一个NFET可以在相同的(110)硅衬底上形成，或者优选地，在具有(001)表面取向的另一个硅层上形成。
根据本发明，提供了一种半导体结构，其包括：衬底，其包含具有(110)表面取向的第一硅层；p型场效应晶体管(PFET)，其位于第一硅层上且包含PFET源极区域与PFET漏极区域之间的PFET沟道，其中PFET沟道中的电流方向与第一硅层中的平面内[110]晶向之间的方位角是从约25°到约55°；位于PFET沟道上方的PFET栅极线；压缩应力衬垫，其位于PFET栅极线、PFET源极区域、和PFET漏极区域上，其中该压缩应力衬垫产生PFET沟道内的压缩的纵向应变；具有(001)表面取向的第二硅层；n型场效应晶体管(NFET)，其位于第二硅层上且包含NFET沟道、NFET源极区域、和NFET漏极区域；位于NFET沟道上方的NFET栅极线；以及拉伸应力衬垫，其位于NFET栅极线、NFET源极区域、和NFET漏极区域上，其中该拉伸应力衬垫产生NFET沟道内的拉伸纵向应变和PFET沟道内的二级拉伸横向应力。
在一个实施例中，PFET栅极线和NFET栅极线具有相同的纵向的方向。
在另一实施例中，NFET栅极线与第二硅层中平面内[110]晶向对准。
在又一实施例中，方位角是在从约25°到[110]晶向与第一硅层中平面内[111]晶向之间的角度的范围内。
在再一实施例中，方位角在从[110]晶向与平面内[111]晶向之间的角度到约55°的范围内。
在另一实施例中，PFET沟道中的电流方向基本上沿着晶向并且方位角基本上是45°。
在另一实施例中，衬底是包含体(bulk)部分和绝缘体上半导体(SOI)部分的混合取向衬底。
在又一实施例中，体部分包含第一硅层且SOI部分包含第二硅层。
在再一实施例中，体部分包含第二硅层且SOI部分包含第一硅层。
在又一实施例中，衬底是包含体部分和直接硅键合(direct-silicon-bonded，DSB)部分的混合取向衬底。
在另一实施例中，半导体结构进一步包括拉伸应力衬垫与压缩应力衬垫之间的边界，该边界与PFET源极区域和PFET漏极区域的边缘横向隔开小于0.3μm，并且与沿着PFET栅极线的长度方向的中心线纵向隔开至少0.3μm。
在又一实施例中，半导体结构进一步包括：至少另一个n型场效应晶体管(NFET)，其位于第二硅层上并且包含至少另一个NFET沟道、至少另一个NFET源极区域、和至少另一个NFET漏极区域；位于该至少另一个NFET沟道中的每一个上方的至少另一个NFET栅极线，其中拉伸应力衬垫位于该至少另一个NFET栅极线、该至少另一个NFET源极区域、和该至少另一个NFET漏极区域之上，并且其中拉伸应力衬垫在该至少一个NFET沟道中的每一个内产生拉伸纵向应变。
根据本发明的另一方面，提供了另一种半导体结构，其包括：衬底，其包含具有(110)表面取向的硅层；p型场效应晶体管(PFET)，其位于硅层之上并且包含PFET源极区域与PFET漏极区域之间的PFET沟道，其中PFET沟道中的电流方向与[110]晶向之间的方位角是从约25°到约55°；位于PFET沟道上方的PFET栅极线；压缩应力衬垫，其位于PFET栅极线、PFET源极区域、和PFET漏极区域上，其中该压缩衬垫对PFET沟道施加压缩纵向应变；位于硅层之上的n型场效应晶体管(NFET)，该NFET包含NFET源极区域与NFET漏极区域之间的NFET沟道，其中NFET沟道中的电流方向与[110]晶向之间的角度是从约25°到约55°；位于NFET上方的NFET栅极线；以及拉伸应力衬垫，其位于NFET栅极线、NFET源极区域、和NFET漏极区域上，其中该拉伸应力衬垫对NFET沟道施加一级压缩纵向应变并且对PFET沟道施加二级拉伸横向应力。
在一个实施例中，PFET栅极线和该至少一个NFET栅极线具有相同的长度方向。
在另一实施例中，方位角是在从约25°到[110]晶向与平面内[111]晶向之间的角度的范围内。
在又一实施例中，方位角是在从[110]晶向与平面内[111]晶向之间的角度到约55°的范围内。
在再一实施例中，沟道中的电流方向基本上沿着平面内晶向并且方位角基本上是45°。
在另一实施例中，衬底是体衬底。
在另一实施例中，半导体结构进一步包括浅槽隔离，其中PFET和NFET被浅槽隔离隔开并且压缩应力衬垫和拉伸应力衬垫在浅槽隔离上重叠。
在又一实施例中，半导体结构进一步包括：至少另一个n型场效应晶体管(NFET)，其位于硅层上并且包含至少另一个NFET沟道、至少另一个NFET源极区域、和至少另一个NFET漏极区域；位于该至少另一个NFET沟道中的每一个上方的至少另一个NFET栅极线，其中拉伸应力衬垫位于该至少另一个NFET栅极线、该至少另一个NFET源极区域、和该至少另一个NFET漏极区域之上，并且其中拉伸应力衬垫在该至少一个NFET沟道中的每一个内产生拉伸纵向应变。
在再一实施例中，半导体结构进一步包括拉伸应力衬垫与压缩应力衬垫之间的边界，该边界与PFET源极区域和PFET漏极区域的边缘横向隔开小于0.3μm，并且与沿着PFET栅极线的长度方向的中心线纵向隔开至少0.3μm。
本发明中，PFET在具有(110)表面取向的硅层上形成并且位于衬底中。压缩应力衬垫在PFET栅极和PFET源极/漏极区域上形成，从而产生PFET沟道中的一级(primary)压缩纵向应变。拉伸应力衬垫在邻近PFET放置的至少一个NFET上形成。拉伸应力衬垫在NFET沟道中产生拉伸的纵向应变。相同的拉伸应力衬垫同样引入邻近PFET的沟道上的二级(secondary)拉伸应力，当该至少一个NFET横向邻近PFET时该应力对PFET栅极将是横向的，而当该至少一个NFET纵向地邻近PFET时该应力对PFET栅极将是纵向的。PFET沟道取向被选择以便使一级应变场和二级应变场的净效益最优化。净效益最优化的PFET沟道的方位角(定义为PFET沟道中的电流方向与(110)硅层中的[110]晶向的平面内方向之间的角度)典型地落在约0°到约55°的范围内，优选地角度在约25°到约55°的范围内。更复杂的计算指出在高纵向压缩应力(例如大于1-2GPa)的情况下PFET沟道方向在25°到55°范围内是特别优选的，因为具有这些方向的沟道在它们的迁移率与应力关系曲线中显示更少的饱和。
当二级纵向拉伸应力最小化而二级横向拉伸应力最大化时二级拉伸应力对邻近的PFET是最有益的。这些二级应力的效应一般随着FET尺寸和PFET到NFET间隔的缩短而增加。因此当纵向邻近的NFET变得更加远离PFET时且当横向邻近的NFET变得更接近于PFET时获得最大的好处，后一种情形随着PFET栅极线(即与电流垂直的那个)的长度尺寸减小而自然发生。典型地，用于本发明的器件的邻近的PFET和NFET的中心到中心间隔将在0.5-3μm范围内，其中最典型的间隔平均值在1μm左右。
本发明中，PFET的栅极线的物理方向与该至少一个NFET的栅极线是相同的。该至少一个NFET中纵向拉伸的沟道应变典型地增加了该至少一个NFET的反型层的导电性。该至少一个NFET可以在相同的(110)硅衬底上形成，或者优选地，在具有(001)表面取向的另一个硅层上形成。
根据本发明，提供了一种半导体结构，其包括：衬底，其包含具有(110)表面取向的第一硅层；p型场效应晶体管(PFET)，其位于第一硅层上且包含PFET源极区域与PFET漏极区域之间的PFET沟道，其中PFET沟道中的电流方向与第一硅层中的平面内[110]晶向之间的方位角是从约25°到约55°；位于PFET沟道上方的PFET栅极线；压缩应力衬垫，其位于PFET栅极线、PFET源极区域、和PFET漏极区域上，其中该压缩应力衬垫产生PFET沟道内的压缩的纵向应变；具有(001)表面取向的第二硅层；n型场效应晶体管(NFET)，其位于第二硅层上且包含NFET沟道、NFET源极区域、和NFET漏极区域；位于NFET沟道上方的NFET栅极线；以及拉伸应力衬垫，其位于NFET栅极线、NFET源极区域、和NFET漏极区域上，其中该拉伸应力衬垫产生NFET沟道内的拉伸纵向应变和PFET沟道内的二级拉伸横向应力。
在一个实施例中，PFET栅极线和NFET栅极线具有相同的纵向的方向。
在另一实施例中，NFET栅极线与第二硅层中平面内[110]晶向对准。
在又一实施例中，方位角是在从约25°到[110]晶向与第一硅层中平面内[111]晶向之间的角度的范围内。
在再一实施例中，方位角在从[110]晶向与平面内[111]晶向之间的角度到约55°的范围内。
在另一实施例中，PFET沟道中的电流方向基本上沿着晶向并且方位角基本上是45°。
在另一实施例中，衬底是包含体(bulk)部分和绝缘体上半导体(SOI)部分的混合取向衬底。
在又一实施例中，体部分包含第一硅层且SOI部分包含第二硅层。
在再一实施例中，体部分包含第二硅层且SOI部分包含第一硅层。
在又一实施例中，衬底是包含体部分和直接硅键合(direct-silicon-bonded，DSB)部分的混合取向衬底。
在另一实施例中，半导体结构进一步包括拉伸应力衬垫与压缩应力衬垫之间的边界，该边界与PFET源极区域和PFET漏极区域的边缘横向隔开小于0.3μm，并且与沿着PFET栅极线的长度方向的中心线纵向隔开至少0.3μm。
在又一实施例中，半导体结构进一步包括：至少另一个n型场效应晶体管(NFET)，其位于第二硅层上并且包含至少另一个NFET沟道、至少另一个NFET源极区域、和至少另一个NFET漏极区域；位于该至少另一个NFET沟道中的每一个上方的至少另一个NFET栅极线，其中拉伸应力衬垫位于该至少另一个NFET栅极线、该至少另一个NFET源极区域、和该至少另一个NFET漏极区域之上，并且其中拉伸应力衬垫在该至少一个NFET沟道中的每一个内产生拉伸纵向应变。
根据本发明的另一方面，提供了另一种半导体结构，其包括：衬底，其包含具有(110)表面取向的硅层；p型场效应晶体管(PFET)，其位于硅层之上并且包含PFET源极区域与PFET漏极区域之间的PFET沟道，其中PFET沟道中的电流方向与[110]晶向之间的方位角是从约25°到约55°；位于PFET沟道上方的PFET栅极线；压缩应力衬垫，其位于PFET栅极线、PFET源极区域、和PFET漏极区域上，其中该压缩衬垫对PFET沟道施加压缩纵向应变；位于硅层之上的n型场效应晶体管(NFET)，该NFET包含NFET源极区域与NFET漏极区域之间的NFET沟道，其中NFET沟道中的电流方向与[110]晶向之间的角度是从约25°到约55°；位于NFET上方的NFET栅极线；以及拉伸应力衬垫，其位于NFET栅极线、NFET源极区域、和NFET漏极区域上，其中该拉伸应力衬垫对NFET沟道施加一级压缩纵向应变并且对PFET沟道施加二级拉伸横向应力。
在一个实施例中，PFET栅极线和该至少一个NFET栅极线具有相同的长度方向。
在另一实施例中，方位角是在从约25°到[110]晶向与平面内[111]晶向之间的角度的范围内。
在又一实施例中，方位角是在从[110]晶向与平面内[111]晶向之间的角度到约55°的范围内。
在再一实施例中，沟道中的电流方向基本上沿着平面内晶向并且方位角基本上是45°。
在另一实施例中，衬底是体衬底。
在另一实施例中，半导体结构进一步包括浅槽隔离，其中PFET和NFET被浅槽隔离隔开并且压缩应力衬垫和拉伸应力衬垫在浅槽隔离上重叠。
在又一实施例中，半导体结构进一步包括：至少另一个n型场效应晶体管(NFET)，其位于硅层上并且包含至少另一个NFET沟道、至少另一个NFET源极区域、和至少另一个NFET漏极区域；位于该至少另一个NFET沟道中的每一个上方的至少另一个NFET栅极线，其中拉伸应力衬垫位于该至少另一个NFET栅极线、该至少另一个NFET源极区域、和该至少另一个NFET漏极区域之上，并且其中拉伸应力衬垫在该至少一个NFET沟道中的每一个内产生拉伸纵向应变。
在再一实施例中，半导体结构进一步包括拉伸应力衬垫与压缩应力衬垫之间的边界，该边界与PFET源极区域和PFET漏极区域的边缘横向隔开小于0.3μm，并且与沿着PFET栅极线的长度方向的中心线纵向隔开至少0.3μm。
附图说明
图1是现有技术结构的垂直截面图，该现有技术结构包含第一MOSFET 100和相反导电类型的第二MOSFET 200以及双应力衬垫。
图2是显示在具有(001)表面取向的硅层中形成的p型场效应晶体管(PFET)的典型取向的图。
图3是显示根据本发明的p型场效应晶体管(PFET)的组件的取向的图。
图4是如上Y.Kanda发表的论文所公开的，具有(011)表面取向的p型掺杂硅层中取向与压阻系数的相关性的径向图。
图5-图8分别是第一到第四示例性的半导体结构的从顶向下观看的布局，该布局包括该半导体结构的表面取向和晶向的图以及用于其中各种应力组件的符号。
图2是显示在具有(001)表面取向的硅层中形成的p型场效应晶体管(PFET)的典型取向的图。
图3是显示根据本发明的p型场效应晶体管(PFET)的组件的取向的图。
图4是如上Y.Kanda发表的论文所公开的，具有(011)表面取向的p型掺杂硅层中取向与压阻系数的相关性的径向图。
图5-图8分别是第一到第四示例性的半导体结构的从顶向下观看的布局，该布局包括该半导体结构的表面取向和晶向的图以及用于其中各种应力组件的符号。
具体实施方式
如上所述，本发明涉及通过双应力衬垫产生的双轴应力而具有提高的迁移率的互补金属氧化物半导体(CMOS)晶体管，现在结合附图详细描述该晶体管。应该注意，相似的和相应的元件用相似的标号表示。
应该理解，由于硅的晶体结构中固有的对称性，所以(001)表面取向可以被认为是在作为替代的坐标系统中的(100)表面取向、(010)表面取向、(001)表面取向等。同样，(110)表面取向可以被认为是(110)取向等。即使当没有明确陈述时在这里也包含有这样的等同。更进一步，同样应该理解，当区别不同的等同表面取向或晶向(例如在[110]晶向与[110]晶向之间)时，由于使用作为替代的坐标系统而对一个晶向的任何改变必须伴随着其它表面或晶向的等同改变一起发生，使得所有的晶向和表面取向使用相同的坐标系。
参考图3，图示意性地显示了根据本发明的半导体结构的组件的相对取向。包括源极S、漏极D和栅极线G的p型场效应晶体管(PFET)在具有(110)表面取向的硅衬底上形成。硅衬底的表面平面包含两个正交的晶向。在本发明的描述中，(110)硅中平面内[001]晶向和平面内[110]晶向被用作两个正交的晶向。PFET中电流方向在这里称为X轴。该X轴沿着将源极S连接到漏极D的方向。因为电流在PFET的沟道内流动，所以电流方向也称为沟道方向。栅极线G典型地具有矩形的水平截面(区域)，并且在垂直于X轴方向上的长度长于沿着X轴的长度。垂直于X轴且包含在硅衬底的表面平面内的长度的方向在这里称为Y轴。硅衬底的表面的面法线方向在这里称为Z轴(图3中未示出)。
X轴绕着Z轴从[001]晶向旋转一个α方位角，其中该Z轴是具有(110)表面取向的硅衬底的面法线且从而相当于硅衬底中硅晶体的[110]晶向。X轴绕着[110]晶向的旋转可以是逆时针的或者顺时针的，即可以向着(110)硅衬底的[110]晶向或者向着[110]晶向。绕着Z轴的方位角α是从约25°到约55°。选择方位角α的范围以便使如下所述的来自一级应变场和二级应变场的对PFET的沟道(或“PFET沟道”)的净效益最优化。
双轴应力在这里表示在硅衬底的表面平面内同时施加纵向应力和横向应力。纵向应力指的是沿着沟道方向(即电流方向，且同样是在这里使用的坐标系中的X轴)施加的应力。横向应力指的是沿着栅极线G的长度方向(即垂直于电流方向，且同样是在这里使用的坐标系中的Y轴)施加的应力。纵向应力的方向和横向应力的方向垂直于面法线(即硅衬底的[110]晶向)。
栅极线G沿着长度方向(即水平横截面中矩形的较长边方向，也就是在这里使用的坐标系中的Y轴)的尺寸典型地是栅极线G沿着电流方向(即沟道方向，也就是在这里使用的坐标系中的X轴)的尺寸的多于6倍。放置在栅极线G以及源极和漏极区域S和D之上的压缩应力衬垫产生PFET沟道上的压缩的纵向应力，从而导致PFET沟道内的压缩的纵向应变。
现有技术集中在沿着电流方向(即沿着沟道方向)的纵向单轴应力对PFET沟道内载流子迁移率的有利影响，然而本发明有利地使用了一级压缩纵向应力(由覆盖的压缩衬垫施加)和二级拉伸横向应力(由横向邻近的NFET上的拉伸衬垫施加)。
围绕Z轴的方位角α的范围的选择是基于一级压缩纵向应力和二级拉伸横向应力的同时使用的。图4显示了来自上述Y.Kanda的论文的压阻系数的图。图的上半部显示了在具有(011)表面取向的p型掺杂硅的表面平面内沿着各种晶向的纵向压阻系数的径向图。图的下半部显示了在具有(011)表面的p型掺杂硅的表面平面内沿着各种晶向的横向压阻系数的幅度的径向图。横向压阻系数在(011)表面取向的平面内(即在垂直于[011]晶向的平面内)是负的。因此，拉伸的横向应力减小p型掺杂硅的电阻率，或者增加p型掺杂硅的导电性。
更进一步地，本发明有利地利用反型下的n型掺杂硅的压阻特征与p型掺杂硅的压阻特征的相似性。因此，PFET沟道内的电流方向(即X轴方向)和栅极线G的长度方向(见图3)(即Y轴方向)被选择以致于纵向压阻系数接近于PFET沟道内电流方向上的最大值，并且横向压阻系数大小同样接近于栅极线G的长度方向上的最大值。在(011)表面取向的平面内晶向中一对用于X轴和Y轴的晶轴的选择中实行PFET沟道内电流方向与栅极线G的长度方向之间的角度是直角的限制。压缩纵向应力和拉伸横向应力都可以对减小包括n型掺杂硅的PFET沟道的反型层的电阻率从而增大PFET导通电流做出显著的贡献。
当第一角度在从约10°到约55°的范围内时，对于X轴与[011]轴之间的第一角度的范围，(011)表面取向的平面内的纵向压阻系数超过75.0×10-12cm2/达因。当第二角度在从约25°到约65°的范围内时，对于Y轴与[100]轴之间的第二角度的范围，(011)表面取向的平面内的横向压阻系数的大小超过30.0×10-12cm2/达因。因此，图3中围绕Z轴的方位角α的优选值的范围是从约25°到约55°的重叠的范围。
更进一步地，当第一角度在从约21°到约48°的范围内时，对于X轴与[011]轴之间的第一角度的范围，(011)表面取向的平面内的纵向压阻系数超过85.0×10-12cm2/达因。当第二角度在从约40°到约50°的范围内时，对于Y轴与[100]轴之间的第二角度的范围，(011)表面取向的平面内的横向压阻系数的大小超过48.0×10-12cm2/达因。因此，图3中围绕Z轴的方位角α的更优选值的范围是从约40°到约50°的重叠的范围。
应该承认，如果存在对称则两个晶体结构的对准是容易的。出于这个原因，围绕Z轴的方位角α基本上是45°。在这种情况下，X轴是晶向方向。
参考图5，显示了第一示例性半导体结构的从顶向下观看的布局。该从顶向下观看的布局包括第一示例性半导体结构的组件的表面取向和晶向的图以及用于第一示例性半导体结构中的各种应力组件的符号。
第一示例性半导体结构包括包含PFET源极区域4、PFET漏极区域4’、PFET栅极线5、和第一浅槽隔离部分6的PFET。该PFET在具有(110)表面取向的第一硅层(未示出)之上形成。第一硅层的晶向被选择以致PFET沟道内电流方向与[110]晶向之间的方位角α(未示出)基本上是45°。相当于PFET中电流方向的晶向基本上是晶向。因为PFET栅极线5垂直于PFET中的电流方向，所以相当于PFET栅极线5的长度方向的晶向基本上是晶向。
压缩应力衬垫(未示出)覆盖由衬垫边界19包围的并且包含PFET源极区域4、PFET漏极区域4’、PFET栅极线5、和第一浅槽隔离部分6的区域。压缩应力衬垫对位于PFET栅极线5下方并在源极区域4与漏极区域4’之间的PFET沟道(未示出)施加PFET沟道方向上(即PFET中电流方向上)的一级压缩纵向应力C1。一级压缩纵向应力C1被施加在将源极区域4连接到漏极区域4’的方向上。一级应力在这里指的是由直接位于晶体管之上的应力衬垫产生的应力，其中应力施加于该晶体管的沟道。图5中每一箭头的方向指的是每一箭头表示的应力的方向。
第一示例性半导体结构进一步包括至少一个NFET，其中该至少一个NFET中的每一个都包含NFET源极区域7、NFET漏极区域7’、NFET栅极线8、和第二浅槽隔离部分9。该至少一个NFET在具有(001)表面取向的第二硅层(未示出)之上形成。该至少一个NFET的栅极线8与PFET栅极线5平行。第二硅层的晶向可以典型地被选择以致该至少一个NFET内每一个NFET沟道中的电流方向是沿着(001)硅层的平面内[110]晶向的。然而由于用于(001)硅内的NFET的纵向拉伸应变的益处对沟道方向相对不敏感，所以关于(001)硅层的平面内晶向的NFET沟道取向不是关键的。
拉伸应力衬垫(未示出)覆盖由衬垫边界19包围的并且包含该至少一个NFET源极区域7、该至少一个NFET漏极区域7’、该至少一个NFET栅极线8、和第二浅槽隔离部分9的区域。拉伸应力衬垫对该至少一个NFET沟道(未示出)施加一级拉伸纵向应力T1，其中该至少一个NFET沟道中的每一个都位于该至少一个NFET栅极线8中的一个的下方并在该至少一个NFET源极区域7中的一个与该至少一个漏极区域7’中的一个之间。一级拉伸纵向应力T1被施加在该至少一个NFET沟道的方向上(即在该至少一个NFET内的电流方向，也就是在该至少一个NFET中的一个内连接一对NFET源极区域7与NFET漏极区域7’的方向上)。
根据本发明，二级横向拉伸应力T4有利地由横向邻近的NFET上的拉伸应力衬垫引入到PFET沟道。不期望的二级纵向拉伸应力T3同样由纵向邻近的NFET上的拉伸应力衬垫引入到PFET沟道。
PFET和该至少一个NFET中的每一个都具有相同的电流方向(假设相距180度的方向被认为是相同的)，并且PFET栅极线5和该至少一个NFET栅极线8的长度方向是相同的。
参考图6，第二示例型半导体结构包括具有与第一示例性半导体结构中相同布置的PFET和至少一个NFET以及应力衬垫。然而，第一硅层的晶向可以改变。具体地，第一硅层的晶向被选择以致PFET沟道中的电流方向与(110)硅层中的平面内[110]晶向之间的方位角α(未示出)是从约25°到约55°。相当于PFET中电流方向的晶向位于(110)表面取向的平面内并且包含晶向，该晶向是在第一示例性半导体结构中使用的。(110)表面取向的平面同样包含[111]晶向，该晶向为主晶向之一。方位角α可以小于、等于、或者大于[110]晶向与[111]晶向之间的角度，该角度是的反余弦值或者近似35.26°。在一种情况下，方位角α可以如第一实施例中的一样基本上为45°。
因为PFET栅极线5与PFET中电流方向垂直，所以PFET栅极线5的长度方向与平面内[110]晶向之间的角度基本上是α+/-90°。在第二硅层的晶向、该至少一个NFET中的NFET沟道中的每一个中的电流方向、和该至少一个NFET栅极线8中的每一个的长度方向之间的关系与第一示例性半导体结构中的相同。由PFET上方的压缩应力衬垫和该至少一个NFET上方的拉伸应力衬垫产生的各种应力对该PFET和该至少一个NFET的性能提高的有利影响与第一示例性半导体结构中的相同。
参考图7，第三示例型半导体结构包括具有与第一示例性半导体结构中相同布置的PFET和至少一个NFET以及应力衬垫。然而，可以使用始终具有相同晶向的硅层用作第一硅层和第二硅层，即第一硅层和第二硅层是同一个硅层。在硅层的晶向、PFET沟道中的电流方向和PFET栅极线5的长度方向之间的关系与第一示例性半导体结构中的在第一硅层的晶向、PFET沟道中的电流方向和PFET栅极线5的长度方向之间的关系相同。具体地，硅层具有(110)表面取向，相当于PFET中电流方向的晶向基本上是晶向，并且相当于PFET栅极线5的长度方向的晶向基本上是晶向。更进一步地，相当于该至少一个NFET中电流方向的晶向基本上是晶向，并且相当于该至少一个NFET栅极线8的长度方向的晶向基本上是晶向。由PFET上方的压缩应力衬垫和该至少一个NFET上方的拉伸应力衬垫产生的各种应力对该PFET的性能提高的有利影响与第一示例性半导体结构中的相同。然而在具有(110)取向的硅层上的NFET性能与(100)取向的相比差得多，因此图7的半导体结构预期要比图5的半导体结构差。
参考图8，第四示例型半导体结构包括具有与第二示例性半导体结构中相同布置的PFET和至少一个NFET以及应力衬垫。然而，使用始终具有相同晶向的硅层用作第一硅层和第二硅层。在硅层的晶向、PFET沟道中的电流方向和PFET栅极线5的长度方向之间的关系与第二示例性半导体结构中的在第一硅层的晶向、PFET沟道中的电流方向和PFET栅极线5的长度方向之间的关系相同。具体地，硅层具有(110)表面取向，PFET沟道中的电流方向与(110)硅层中的平面内[110]晶向之间的方位角α(未示出)是从约25°到约55°，并且PFET栅极线5的长度方向与[110]晶向之间的角度基本上是α+/-90°。更进一步地，在该至少一个NFET沟道中的电流方向与[110]晶向之间的另一个方位角α’(未示出)与方位角α相同，并且该至少一个NFET栅极线8的长度方向与[110]晶向之间的角度基本上是α+/-90°，即与在PFET栅极线5的长度方向和[110]晶向之间的角度相同。由PFET上方的压缩应力衬垫和该至少一个NFET上方的拉伸应力衬垫产生的各种应力对该PFET的性能提高的有利影响与第二示例性半导体结构中的相同。然而在具有(100)表面取向的硅层内的NFET性能基本上要比(110)表面取向的好，因此图8的半导体结构预期要比图6的半导体结构差。
图5、6、7和8的半导体结构的PFET和NFET被显示具有特定的纵向间隔和特定的横向间隔，虽然两个间隔都具有未指明的尺度，但是应当注意：(i)当二级纵向拉伸应力最小化且二级横向拉伸应力最大化时二级拉伸应力对邻近的PFET最为有利并且(ii)这些二级应力的影响一般随着FET尺寸和PFET到NFET的间隔缩小而增大。在优选的几何结构中，衬垫边界19与PFET源极区域和PFET漏极区域的边缘横向隔开小于0.3μm并且与沿着PFET栅极线5的长度方向的中心线纵向隔开至少0.3μm。
虽然已经针对本发明的优选实施例而特别显示和描述了本发明，但是本领域技术人员应该理解在不脱离本发明的实质和范围的情况下可以在形式和细节上进行前述的和其它的改变。因此本发明不意图限制于描述和图示的确切的形式和细节，而落入所附的权利要求的范围内。
应该理解，由于硅的晶体结构中固有的对称性，所以(001)表面取向可以被认为是在作为替代的坐标系统中的(100)表面取向、(010)表面取向、(001)表面取向等。同样，(110)表面取向可以被认为是(110)取向等。即使当没有明确陈述时在这里也包含有这样的等同。更进一步，同样应该理解，当区别不同的等同表面取向或晶向(例如在[110]晶向与[110]晶向之间)时，由于使用作为替代的坐标系统而对一个晶向的任何改变必须伴随着其它表面或晶向的等同改变一起发生，使得所有的晶向和表面取向使用相同的坐标系。
参考图3，图示意性地显示了根据本发明的半导体结构的组件的相对取向。包括源极S、漏极D和栅极线G的p型场效应晶体管(PFET)在具有(110)表面取向的硅衬底上形成。硅衬底的表面平面包含两个正交的晶向。在本发明的描述中，(110)硅中平面内[001]晶向和平面内[110]晶向被用作两个正交的晶向。PFET中电流方向在这里称为X轴。该X轴沿着将源极S连接到漏极D的方向。因为电流在PFET的沟道内流动，所以电流方向也称为沟道方向。栅极线G典型地具有矩形的水平截面(区域)，并且在垂直于X轴方向上的长度长于沿着X轴的长度。垂直于X轴且包含在硅衬底的表面平面内的长度的方向在这里称为Y轴。硅衬底的表面的面法线方向在这里称为Z轴(图3中未示出)。
X轴绕着Z轴从[001]晶向旋转一个α方位角，其中该Z轴是具有(110)表面取向的硅衬底的面法线且从而相当于硅衬底中硅晶体的[110]晶向。X轴绕着[110]晶向的旋转可以是逆时针的或者顺时针的，即可以向着(110)硅衬底的[110]晶向或者向着[110]晶向。绕着Z轴的方位角α是从约25°到约55°。选择方位角α的范围以便使如下所述的来自一级应变场和二级应变场的对PFET的沟道(或“PFET沟道”)的净效益最优化。
双轴应力在这里表示在硅衬底的表面平面内同时施加纵向应力和横向应力。纵向应力指的是沿着沟道方向(即电流方向，且同样是在这里使用的坐标系中的X轴)施加的应力。横向应力指的是沿着栅极线G的长度方向(即垂直于电流方向，且同样是在这里使用的坐标系中的Y轴)施加的应力。纵向应力的方向和横向应力的方向垂直于面法线(即硅衬底的[110]晶向)。
栅极线G沿着长度方向(即水平横截面中矩形的较长边方向，也就是在这里使用的坐标系中的Y轴)的尺寸典型地是栅极线G沿着电流方向(即沟道方向，也就是在这里使用的坐标系中的X轴)的尺寸的多于6倍。放置在栅极线G以及源极和漏极区域S和D之上的压缩应力衬垫产生PFET沟道上的压缩的纵向应力，从而导致PFET沟道内的压缩的纵向应变。
现有技术集中在沿着电流方向(即沿着沟道方向)的纵向单轴应力对PFET沟道内载流子迁移率的有利影响，然而本发明有利地使用了一级压缩纵向应力(由覆盖的压缩衬垫施加)和二级拉伸横向应力(由横向邻近的NFET上的拉伸衬垫施加)。
围绕Z轴的方位角α的范围的选择是基于一级压缩纵向应力和二级拉伸横向应力的同时使用的。图4显示了来自上述Y.Kanda的论文的压阻系数的图。图的上半部显示了在具有(011)表面取向的p型掺杂硅的表面平面内沿着各种晶向的纵向压阻系数的径向图。图的下半部显示了在具有(011)表面的p型掺杂硅的表面平面内沿着各种晶向的横向压阻系数的幅度的径向图。横向压阻系数在(011)表面取向的平面内(即在垂直于[011]晶向的平面内)是负的。因此，拉伸的横向应力减小p型掺杂硅的电阻率，或者增加p型掺杂硅的导电性。
更进一步地，本发明有利地利用反型下的n型掺杂硅的压阻特征与p型掺杂硅的压阻特征的相似性。因此，PFET沟道内的电流方向(即X轴方向)和栅极线G的长度方向(见图3)(即Y轴方向)被选择以致于纵向压阻系数接近于PFET沟道内电流方向上的最大值，并且横向压阻系数大小同样接近于栅极线G的长度方向上的最大值。在(011)表面取向的平面内晶向中一对用于X轴和Y轴的晶轴的选择中实行PFET沟道内电流方向与栅极线G的长度方向之间的角度是直角的限制。压缩纵向应力和拉伸横向应力都可以对减小包括n型掺杂硅的PFET沟道的反型层的电阻率从而增大PFET导通电流做出显著的贡献。
当第一角度在从约10°到约55°的范围内时，对于X轴与[011]轴之间的第一角度的范围，(011)表面取向的平面内的纵向压阻系数超过75.0×10-12cm2/达因。当第二角度在从约25°到约65°的范围内时，对于Y轴与[100]轴之间的第二角度的范围，(011)表面取向的平面内的横向压阻系数的大小超过30.0×10-12cm2/达因。因此，图3中围绕Z轴的方位角α的优选值的范围是从约25°到约55°的重叠的范围。
更进一步地，当第一角度在从约21°到约48°的范围内时，对于X轴与[011]轴之间的第一角度的范围，(011)表面取向的平面内的纵向压阻系数超过85.0×10-12cm2/达因。当第二角度在从约40°到约50°的范围内时，对于Y轴与[100]轴之间的第二角度的范围，(011)表面取向的平面内的横向压阻系数的大小超过48.0×10-12cm2/达因。因此，图3中围绕Z轴的方位角α的更优选值的范围是从约40°到约50°的重叠的范围。
应该承认，如果存在对称则两个晶体结构的对准是容易的。出于这个原因，围绕Z轴的方位角α基本上是45°。在这种情况下，X轴是晶向方向。
参考图5，显示了第一示例性半导体结构的从顶向下观看的布局。该从顶向下观看的布局包括第一示例性半导体结构的组件的表面取向和晶向的图以及用于第一示例性半导体结构中的各种应力组件的符号。
第一示例性半导体结构包括包含PFET源极区域4、PFET漏极区域4’、PFET栅极线5、和第一浅槽隔离部分6的PFET。该PFET在具有(110)表面取向的第一硅层(未示出)之上形成。第一硅层的晶向被选择以致PFET沟道内电流方向与[110]晶向之间的方位角α(未示出)基本上是45°。相当于PFET中电流方向的晶向基本上是晶向。因为PFET栅极线5垂直于PFET中的电流方向，所以相当于PFET栅极线5的长度方向的晶向基本上是晶向。
压缩应力衬垫(未示出)覆盖由衬垫边界19包围的并且包含PFET源极区域4、PFET漏极区域4’、PFET栅极线5、和第一浅槽隔离部分6的区域。压缩应力衬垫对位于PFET栅极线5下方并在源极区域4与漏极区域4’之间的PFET沟道(未示出)施加PFET沟道方向上(即PFET中电流方向上)的一级压缩纵向应力C1。一级压缩纵向应力C1被施加在将源极区域4连接到漏极区域4’的方向上。一级应力在这里指的是由直接位于晶体管之上的应力衬垫产生的应力，其中应力施加于该晶体管的沟道。图5中每一箭头的方向指的是每一箭头表示的应力的方向。
第一示例性半导体结构进一步包括至少一个NFET，其中该至少一个NFET中的每一个都包含NFET源极区域7、NFET漏极区域7’、NFET栅极线8、和第二浅槽隔离部分9。该至少一个NFET在具有(001)表面取向的第二硅层(未示出)之上形成。该至少一个NFET的栅极线8与PFET栅极线5平行。第二硅层的晶向可以典型地被选择以致该至少一个NFET内每一个NFET沟道中的电流方向是沿着(001)硅层的平面内[110]晶向的。然而由于用于(001)硅内的NFET的纵向拉伸应变的益处对沟道方向相对不敏感，所以关于(001)硅层的平面内晶向的NFET沟道取向不是关键的。
拉伸应力衬垫(未示出)覆盖由衬垫边界19包围的并且包含该至少一个NFET源极区域7、该至少一个NFET漏极区域7’、该至少一个NFET栅极线8、和第二浅槽隔离部分9的区域。拉伸应力衬垫对该至少一个NFET沟道(未示出)施加一级拉伸纵向应力T1，其中该至少一个NFET沟道中的每一个都位于该至少一个NFET栅极线8中的一个的下方并在该至少一个NFET源极区域7中的一个与该至少一个漏极区域7’中的一个之间。一级拉伸纵向应力T1被施加在该至少一个NFET沟道的方向上(即在该至少一个NFET内的电流方向，也就是在该至少一个NFET中的一个内连接一对NFET源极区域7与NFET漏极区域7’的方向上)。
根据本发明，二级横向拉伸应力T4有利地由横向邻近的NFET上的拉伸应力衬垫引入到PFET沟道。不期望的二级纵向拉伸应力T3同样由纵向邻近的NFET上的拉伸应力衬垫引入到PFET沟道。
PFET和该至少一个NFET中的每一个都具有相同的电流方向(假设相距180度的方向被认为是相同的)，并且PFET栅极线5和该至少一个NFET栅极线8的长度方向是相同的。
参考图6，第二示例型半导体结构包括具有与第一示例性半导体结构中相同布置的PFET和至少一个NFET以及应力衬垫。然而，第一硅层的晶向可以改变。具体地，第一硅层的晶向被选择以致PFET沟道中的电流方向与(110)硅层中的平面内[110]晶向之间的方位角α(未示出)是从约25°到约55°。相当于PFET中电流方向的晶向位于(110)表面取向的平面内并且包含晶向，该晶向是在第一示例性半导体结构中使用的。(110)表面取向的平面同样包含[111]晶向，该晶向为主晶向之一。方位角α可以小于、等于、或者大于[110]晶向与[111]晶向之间的角度，该角度是的反余弦值或者近似35.26°。在一种情况下，方位角α可以如第一实施例中的一样基本上为45°。
因为PFET栅极线5与PFET中电流方向垂直，所以PFET栅极线5的长度方向与平面内[110]晶向之间的角度基本上是α+/-90°。在第二硅层的晶向、该至少一个NFET中的NFET沟道中的每一个中的电流方向、和该至少一个NFET栅极线8中的每一个的长度方向之间的关系与第一示例性半导体结构中的相同。由PFET上方的压缩应力衬垫和该至少一个NFET上方的拉伸应力衬垫产生的各种应力对该PFET和该至少一个NFET的性能提高的有利影响与第一示例性半导体结构中的相同。
参考图7，第三示例型半导体结构包括具有与第一示例性半导体结构中相同布置的PFET和至少一个NFET以及应力衬垫。然而，可以使用始终具有相同晶向的硅层用作第一硅层和第二硅层，即第一硅层和第二硅层是同一个硅层。在硅层的晶向、PFET沟道中的电流方向和PFET栅极线5的长度方向之间的关系与第一示例性半导体结构中的在第一硅层的晶向、PFET沟道中的电流方向和PFET栅极线5的长度方向之间的关系相同。具体地，硅层具有(110)表面取向，相当于PFET中电流方向的晶向基本上是晶向，并且相当于PFET栅极线5的长度方向的晶向基本上是晶向。更进一步地，相当于该至少一个NFET中电流方向的晶向基本上是晶向，并且相当于该至少一个NFET栅极线8的长度方向的晶向基本上是晶向。由PFET上方的压缩应力衬垫和该至少一个NFET上方的拉伸应力衬垫产生的各种应力对该PFET的性能提高的有利影响与第一示例性半导体结构中的相同。然而在具有(110)取向的硅层上的NFET性能与(100)取向的相比差得多，因此图7的半导体结构预期要比图5的半导体结构差。
参考图8，第四示例型半导体结构包括具有与第二示例性半导体结构中相同布置的PFET和至少一个NFET以及应力衬垫。然而，使用始终具有相同晶向的硅层用作第一硅层和第二硅层。在硅层的晶向、PFET沟道中的电流方向和PFET栅极线5的长度方向之间的关系与第二示例性半导体结构中的在第一硅层的晶向、PFET沟道中的电流方向和PFET栅极线5的长度方向之间的关系相同。具体地，硅层具有(110)表面取向，PFET沟道中的电流方向与(110)硅层中的平面内[110]晶向之间的方位角α(未示出)是从约25°到约55°，并且PFET栅极线5的长度方向与[110]晶向之间的角度基本上是α+/-90°。更进一步地，在该至少一个NFET沟道中的电流方向与[110]晶向之间的另一个方位角α’(未示出)与方位角α相同，并且该至少一个NFET栅极线8的长度方向与[110]晶向之间的角度基本上是α+/-90°，即与在PFET栅极线5的长度方向和[110]晶向之间的角度相同。由PFET上方的压缩应力衬垫和该至少一个NFET上方的拉伸应力衬垫产生的各种应力对该PFET的性能提高的有利影响与第二示例性半导体结构中的相同。然而在具有(100)表面取向的硅层内的NFET性能基本上要比(110)表面取向的好，因此图8的半导体结构预期要比图6的半导体结构差。
图5、6、7和8的半导体结构的PFET和NFET被显示具有特定的纵向间隔和特定的横向间隔，虽然两个间隔都具有未指明的尺度，但是应当注意：(i)当二级纵向拉伸应力最小化且二级横向拉伸应力最大化时二级拉伸应力对邻近的PFET最为有利并且(ii)这些二级应力的影响一般随着FET尺寸和PFET到NFET的间隔缩小而增大。在优选的几何结构中，衬垫边界19与PFET源极区域和PFET漏极区域的边缘横向隔开小于0.3μm并且与沿着PFET栅极线5的长度方向的中心线纵向隔开至少0.3μm。
虽然已经针对本发明的优选实施例而特别显示和描述了本发明，但是本领域技术人员应该理解在不脱离本发明的实质和范围的情况下可以在形式和细节上进行前述的和其它的改变。因此本发明不意图限制于描述和图示的确切的形式和细节，而落入所附的权利要求的范围内。