一种功率放大器包括和差调制模块、差动滞时控制模块以及输出级模块。和差调制模块积分且量化差动模式输入信号与输出信号的误差，并产生第一与第二平均信号。差动滞时控制模块更包含第一滞时控制模块、一第二滞时控制模块，第一及第二滞时控制模块分别接收第一及第二平均信号，其进行逻辑处理产生对应于第一平均信号的第一、第二信号，及对应于第二平均信号的第三、第四信号。其中，差动滞时控制模块依据第一及第二控制信号，分别决定第一与第二信号间的滞定时间，以及第三与第四信号间的滞定时间。输出级模块受控于第一信号、第二信号、第三信号与第四信号而产生输出信号以驱动负载。
和差调制模块，接收差动模式输入信号，用以积分且量化该差动模式输入信号与输出信号的误差，并产生第一平均信号与第二平均信号；
差动滞时控制模块，耦接该和差调制模块，产生对应于该第一平均信号的第一信号与第二信号，以及产生对应于该第二平均信号的第三信号与第四信号，该差动滞时控制模块包括：第一滞时控制模块，该第一滞时控制模块依据第一控制信号而决定该第一信号与该第二信号间的滞定时间，该第一滞时控制模块包括：第一或非门，接收该第二信号与反相的该第一平均信号，并产生第五信号；
第二或非门，接收该第一平均信号与反相的该第一信号，并产生第六信号；
第一延迟单元，耦接该第一或非门，接收该第五信号，其受控于该第一控制信号而延迟该第五信号，并产生该第一信号；以及第二延迟单元，耦接该第二或非门，接收该第六信号，其受控于该第一控制信号而延迟该第六信号，并产生该第二信号；以及第二滞时控制模块，该第二滞时控制模块依据第二控制信号而决定该第三信号与该第四信号间的滞定时间，该第二滞时控制模块包括：第三或非门，接收该第四信号与反相的该第二平均信号，并产生第七信号；
第四或非门，接收该第二平均信号与反相的该第三信号，并产生第八信号；
第三延迟单元，耦接该第三或非门，接收该第七信号，其受控于该第二控制信号而延迟该第七信号，并产生该第三信号；以及第四延迟单元，耦接该第四或非门，接收该第八信号，其受控于该第二控制信号而延迟该第八信号，并产生该第四信号；以及输出级模块，耦接该差动滞时控制模块，其受控于该第一信号、该第二信号、该第三信号与该第四信号而产生该输出信号以驱动负载。
2.如权利要求1所述的功率放大器，其特征在于，该第一滞时控制模块更包括：第一缓冲单元，耦接该第一延迟单元；以及第二缓冲单元，耦接该第二延迟单元。
3.如权利要求1所述的功率放大器，其特征在于，该第一延迟单元包括：第一反相器，其输入端接收该第五信号；
第一电容，其第一端耦接该第二电阻的第二端，其第二端耦接接地电压；
第一开关，其二端分别耦接该第一电阻的第一端及第二端，且受控于该第一平均信号而决定是否导通；
第二反相器，其输入端耦接该第二电阻的第二端；以及第三反相器，其输入端耦接该第二反相器的输出端，其输出端产生该第一信号。
4.如权利要求1所述的功率放大器，其特征在于，该第二延迟单元包括：第四反相器，其输入端接收该第六信号；
第二电容，其第一端耦接该第四电阻的第二端，其第二端耦接接地电压；
第二开关，其二端分别耦接该第三电阻的第一端及第二端，且受控于该第一控制信号而决定是否导通；以及第五反相器，其输入端耦接该第四电阻的第二端；其输出端产生该第二信号。
5.如权利要求1所述的功率放大器，其特征在于，该第二滞时控制模块更包括：第一缓冲单元，耦接该第一延迟单元；以及第二缓冲单元，耦接该第二延迟单元。
6.如权利要求1所述的功率放大器，其特征在于，该第一延迟单元包括：第一反相器，其输入端接收该第五信号；
第一电容，其第一端耦接该第二电阻的第二端，其第二端耦接接地电压；
第一开关，其二端分别耦接该第一电阻的第一端及第二端，且受控于该第二控制信号而决定是否导通；
第二反相器，其输入端耦接该第二电阻的第二端；以及第三反相器，其输入端耦接该第二反相器的输出端，其输出端产生该第三信号。
7.如权利要求1所述的功率放大器，其特征在于，该第二延迟单元包括：第四反相器，其输入端接收该第六信号；
第二电容，其第一端耦接该第四电阻的第二端，其第二端耦接接地电压；
第二开关，其二端分别耦接该第三电阻的第一端及第二端，且受控于该第二控制信号而决定是否导通；以及第五反相器，其输入端耦接该第四电阻的第二端；其输出端产生该第四信号。
8.如权利要求1所述的功率放大器，其特征在于，该第一控制信号是该第一平均信号，而该第二控制信号是该第二平均信号。
9.如权利要求1所述的功率放大器，其特征在于，该第一控制信号与该第二控制信号是外部所提供的控制信号。
10.如权利要求1所述的功率放大器，其特征在于，该和差调制模块包括：加法单元，计算该差动模式输入信号与该输出信号间的差值；
回路滤波单元，耦接该加法单元，其累加该差值，并产生差动模式误差信号；以及量化单元，耦接该积分单元，其量化该差动模式误差信号，并产生该第一平均信号与该第二平均信号。
11.如权利要求10所述的功率放大器，其特征在于，该量化单元为三电平量化器，且该量化单元包括：第一比较器，接收该差动模式误差信号，其依据第一参考信号与第二参考信号的电平差，量化该差动模式误差信号；
第二比较器，接收该差动模式误差信号，其依据该第二参考信号与该第一参考信号的电平差，量化该差动模式误差信号；以及逻辑电路，接收该第一比较器与该第二比较器输出的信号，且经逻辑处理后产生该第一平均信号与该第二平均信号。
12.如权利要求1所述的功率放大器，其特征在于，该输出级模块包括：第一晶体管，其栅极接收该第一信号，其第一源/漏极耦接系统电压；
第二晶体管，其栅极接收该第二信号，其第一源/漏极耦接该第一晶体管的第二源/漏极，其第二源/漏极耦接接地电压；
第三晶体管，其栅极接收该第三信号，其第一源/漏极耦接该第一晶体管的第一源/漏极；以及第四晶体管，其栅极接收该第四信号，其第一源/漏极耦接该第三晶体管的第二源/漏极，其第二源/漏极耦接该第二晶体管的第二源/漏极；
其中，该第一晶体管与该第三晶体管的第二源/漏极产生该输出信号。
13.一种降低功率放大器的共模噪声的方法，其特征在于包括：接收差动模式输入信号；
积分且量化该差动模式输入信号与输出信号的误差，以产生第一平均信号与第二平均信号；
经逻辑处理而产生对应于该第一平均信号的第一信号与第二信号，其中，依据第一控制信号而决定该第一信号与该第二信号间的滞定时间，本步骤包括：将该第二信号与反相的第一平均信号进行或非门运算以产生第五信号；
将该第一平均信号与反相的该第一信号进行或非门运算以产生第六信号；
依据该第一控制信号而延迟该第五信号，以产生该第一信号；以及依据该第一控制信号而延迟该第六信号，以产生该第二信号；
经逻辑处理而产生对应于该第二平均信号的第三信号与第四信号，其中，依据第二控制信号而决定该第三信号与该第四信号间的滞定时间，本步骤包括：将该第四信号与反相的该第二平均信号进行或非门运算以产生第七信号；
将该第二平均信号与反相的该第三信号进行或非门运算以产生第八信号；
依据该第二控制信号而延迟该第七信号，以产生该第三信号；以及依据该第二控制信号而延迟该第八信号，以产生该第四信号；以及依据该第一信号、该第二信号、该第三信号以及该第四信号，控制该功率放大器产生该输出信号以驱动负载。
14.如权利要求13所述的降低功率放大器的共模噪声的方法，其特征在于，产生该第一平均信号与该第二平均信号的步骤包括：计算该差动模式输入信号与该输出信号的差值；
累加该差值，并产生差动模式误差信号；以及量化该差动模式误差信号，且经逻辑处理后产生该第一平均信号与该第二平均信号。
15.如权利要求13所述的降低功率放大器的共模噪声的方法，其特征在于，该第一控制信号是该第一平均信号，而该第二控制信号是该第二平均信号。
16.如权利要求13所述的降低功率放大器的共模噪声的方法，其特征在于，该第一控制信号与该第二控制信号是外部所提供的控制信号。
功率放大器及降低其共模噪声的方法
技术领域
[0001] 本发明涉及一种功率放大器，且特别是涉及一种动态调整内部控制切换电路运作的信号间的滞定时间(dead time)的功率放大器，以降低功率放大器的共模噪声(common noise)。
背景技术
[0002] 功率放大器(power amplifier)在集成电路设计中扮演着相当重要的角色，其广泛的应用在无线电通信、电视广播的发送机及接收机、高传真的立体音响设备(high-fidelity stereo equipment)、微型计算机及其它电子设备。功率放大器的功用为增加信号能量，以驱动负载或者下一级电路。因此，功率放大器的优劣可从其功率增益来探讨，其中功率增益为输出功率与输入功率的比值。
[0003] 功率增益越大，表示此功率放大器的放大能力越好。当输入信号较小时，一般的功率放大器其功率增益曲线都具有不错的线性度。而当输入信号太大时，输出信号不再以线性曲线放大，导致功率增益下降，此现象称之为增益压缩。由此可知，随着输入信号增加，若增益压缩越晚发生，则表示此功率放大器的线性度较佳，能维持输出信号不失真。
[0004] 功率放大器视其应用而有多种分类，主要有A类、B类、AB类、C类以及D类等。举例来说，在手持式以及移动式装置中的音频信号处理，D类功率放大器因具有高功率转换效率(大于90％)的优点而广泛的被使用。而且，某些D类功率放大器会使用脉冲宽度调制器来产生连续脉冲，这些脉冲宽度随音频信号幅度而变化，以控制D类功率放大器内切换电路的运作。然而，对于信号失真度要求较高的产品上，D类功率放大器的表现却不如AB类功率放大器那么地好。
[0005] 因此，为了改善D类放大器输出信号非线性失真的问题，便有人提出一种积化和差(sigma-delta)D类功率放大器，其信号失真度能较AB类功率放大器低，且亦保留D类功率放大器高功率转换效率的特点，使得积化和差D类功率放大器在市场上有很大的竞争优势。然而，积化和差D类功率放大器具有一个致命缺点。当输入信号大到某程度时，通常约为参考电平的一半，积化和差D类功率放大器的全谐波噪音比(total harmonic distortion plus noise，THD+N)会急遽变大，其中，全谐波噪音比为设备本身产生的失真谐波功率及噪声的总和与输出功率的比值。
[0006] 在相关领域中，美国专利公告号第6924757号专利案提出一种应用于D类放大，能降低切换速率的积化和差调制器(“sigma delta modulator with reducing switching rate for use in class D amplification”)。此篇专利为利用输入信号振幅侦测器判断输入信号的振幅大小，通过一查询表(look-up table)选择量化器的磁滞(hysteresis)区间大小。当积化和差调制器在输入信号变大时，量化器的磁滞区间便较大，而当输入信号振幅小时，量化器的磁滞区间缩小，以提高信号的稳定度及信号噪声比。
[0007] 由于量化器具有一磁滞区间，使得积化和差调制器的平均时钟能够下降，以减轻D类功率放大器(输出级)的切换电路的能量损失，并且提升输出信号全谐波噪音比的表现。但是，此篇专利必须先行侦测输入信号的振幅，再藉由查询表选择出适当的磁滞区间，以及通过电路转换成磁滞控制信号。因此，系统电路的复杂度及消耗功率会大大的增加，相对于电路实现上也需耗费较大的成本。
发明内容
[0008] 本发明的范例提供一种功率放大器，其具有高功率转换效率、低信号失真度及低全谐波噪音比等多项优点。
[0009] 本发明的范例另提供一种降低功率放大器的共模噪声的方法，其通过调整功率放大器内部控制切换电路的信号间的滞定时间，以降低功率放大器的共模噪声及全谐波噪音比。
[0010] 本发明的范例提出一种功率放大器。此功率放大器包括和差调制模块、差动滞时控制模块以及输出级模块。和差调制模块接收差动模式输入信号，用以积分且量化差动模式输入信号与输出信号的误差，并产生第一平均信号与第二平均信号。差动滞时控制模块耦接和差调制模块，产生对应于第一平均信号的第一信号与第二信号，以及产生对应于第二平均信号的第三信号与第四信号。该差动滞时控制模块包括第一滞时控制模块和第二滞时控制模块。第一滞时控制模块依据第一控制信号而决定该第一信号与该第二信号间的滞定时间，该第一滞时控制模块包括：第一或非门，接收该第二信号与反相的该第一平均信号，并产生第五信号；第二或非门，接收该第一平均信号与反相的该第一信号，并产生第六信号；第一延迟单元，耦接该第一或非门，接收该第五信号，其受控于该第一控制信号而延迟该第五信号，并产生该第一信号；以及第二延迟单元，耦接该第二或非门，接收该第六信号，其受控于该第一控制信号而延迟该第六信号，并产生该第二信号。该第二滞时控制模块依据第二控制信号而决定该第三信号与该第四信号间的滞定时间，该第二滞时控制模块包括：第三或非门，接收该第四信号与反相的该第二平均信号，并产生第七信号；第四或非门，接收该第二平均信号与反相的该第三信号，并产生第八信号；第三延迟单元，耦接该第三或非门，接收该第七信号，其受控于该第二控制信号而延迟该第七信号，并产生该第三信号；以及第四延迟单元，耦接该第四或非门，接收该第八信号，其受控于该第二控制信号而延迟该第八信号，并产生该第四信号。输出级模块耦接差动滞时控制模块，其受控于第一信号、第二信号、第三信号与第四信号而产生输出信号以驱动负载。
[0011] 本发明的范例另提出一种降低功率放大器的共模噪声的方法。首先，接收差动模式输入信号，并将差动模式输入信号与输出信号的误差积分且量化，以产生第一平均信号、第二平均信号。接着，经逻辑处理而产生对应于第一平均信号的第一信号与第二信号，其中，依据第一控制信号而决定第一信号与第二信号间的滞定时间，本步骤包括：将该第二信号与反相的第一平均信号进行或非门运算以产生第五信号；将该第一平均信号与反相的该第一信号进行或非门运算以产生第六信号；依据该第一控制信号而延迟该第五信号，以产生该第一信号；以及依据该第一控制信号而延迟该第六信号，以产生该第二信号。接着，经逻辑处理而产生对应于第二平均信号的第三信号与第四信号，其中，依据第二控制信号而决定第三信号与第四信号的滞定时间，本步骤包括：将该第四信号与反相的该第二平均信号进行或非门运算以产生第七信号；将该第二平均信号与反相的该第三信号进行或非门运算以产生第八信号；依据该第二控制信号而延迟该第七信号，以产生该第三信号；以及依据该第二控制信号而延迟该第八信号，以产生该第四信号。而依据第一信号、第二信号、第三信号以及第四信号，控制此功率放大器产生输出信号以驱动负载。
[0012] 本发明的范例采用和差调制模块来提供电路系统一回路响应，藉以提高信号稳定度。而且，利用差动滞时控制模块来调整输出级模块内部控制切换电路运作的信号间的滞定时间，藉以平衡差动路径上因工艺变异所造成的误差，以及降低共模噪声。
[0013] 为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举本发明的较佳实施例，并配合附图，作详细说明如下。
附图说明
[0014] 图1示出了本发明的一实施例的功率放大器的示意图。
[0015] 图2示出了本发明实施例图1中输出级模块的示意图。
[0016] 图3示出了滞定时间的示意图。
[0017] 图4示出了本发明实施例图1中和差调制模块的电路图。
[0018] 图5A示出了本发明实施例图1中第一滞时控制模块的示意图。
[0019] 图5B示出了本发明实施例图5A的时序图。
[0020] 图6示出了本发明的一实施例的降低功率放大器的共模噪声的方法的流程图。
[0021] 附图符号说明
[0022] Vip、Vin：差动模式输入信号
[0023] Vop、Von：输出信号
[0024] Vep、Ven：差动模式误差信号
[0025] M1-M2：第一-第二平均信号
[0026] S1-S6：第一-第六信号
[0027] CON1-CON2：第一-第二控制信号
[0028] T1-T4：第一-第四晶体管
[0029] REF1-REF2：第一-第二参考信号
[0030] VDD：系统电压
[0031] GND：接地电压
[0032] OR1-OR2：第一-第二或非门
[0033] INV1-INV5：第一-第五反相器
[0034] INV6-INV8：反相器
[0035] R1-R4：第一-第四电阻
[0036] SW1-SW2：第一-第二开关
[0037] C1-C2：第一-第二电容
[0038] A、B、C、D：节点
[0039] 100：功率放大器
[0040] 110：和差调制模块
[0041] 111：加法单元
[0042] 112：回路滤波单元
[0043] 113：量化单元
[0044] 114：连续时间积分器
[0045] 115：离散时间积分器
[0046] 116：加法器
[0047] 117-118：第一-第二比较器
[0048] 119：逻辑电路
[0049] 120：第一滞时控制模块
[0050] 130：第二滞时控制模块
[0051] 121-122：第一-第二延迟单元
[0052] 123-124：第一-第二缓冲单元
[0053] 140：输出级模块
[0054] 150：负载
[0055] 160：差动滞时控制模块
[0056] 301：滞定时间。
具体实施方式
[0057] 图1示出了本发明的一实施例的功率放大器的示意图。请参照图1，功率放大器100包括和差调制模块110、差动滞时控制模块160以及输出级模块140。和差调制模块110接收差动模式输入信号Vip、Vin，且分别将差动模式输入信号Vip与输出信号Vop的误差，以及差动模式输入信号Vin与输出信号Von的误差进行积分及量化，以产生第一及第二平均信号M1、M2。于本实施例中，和差调制模块110包括加法单元111、回路滤波单元112以及量化单元113。
[0058] 差动滞时控制模块160包括第一及第二滞时控制模块120、130。第一滞时控制模块120耦接和差调制模块110，其将接收的第一平均信号M1经逻辑处理后产生第一信号S1及第二信号S2。其中，第一滞时控制模块120依据第一控制信号CON1决定第一信号S1与第二信号S2间的滞定时间(deadtime)。同理，第二滞时控制模块130耦接和差调制模块110，其将接收的第二平均信号M2经逻辑处理后产生第三信号S3及第四信号S4，且其依据第二控制信号CON2决定第三信号S3与第四信号S4间的滞定时间。输出级模块140例如为D类放大器电路，其受控于第一-第四信号S1-S4而产生输出信号Von、Vop，以驱动负载
150。
[0059] 为了方便叙述本实施例的电路运作，在此先说明输出级模块140的结构。图2示出了本发明实施例图1中输出级模块140的示意图。请参照图2，输出级模块140包括第一-第四晶体管T1-T4，其中，第一及第三晶体管T1、T3为P型晶体管，第二及第四晶体管T2、T4为N型晶体管。第一晶体管T1的栅极接收第一信号S1，其第一源/漏极耦接系统电压VDD，而第二晶体管T2的栅极接收第二信号S2，其第一及第二源/漏极分别耦接第一晶体管T1的第二源/漏极及接地电压GND。第三晶体管T3的栅极接收第三信号S3，其第一源/漏极耦接第一晶体管T1的第一源/漏极，而第四晶体管T4的栅极接收第四信号S4，其第一及第二源/漏极分别耦接第三晶体管T3的第二源/漏极及第二晶体管T2的第二源/漏极。输出级模块140内第一及第三晶体管T1、T3的第二源/漏极分别产生输出信号Vop、Von，以驱动负载150。
[0060] 以第一及第二晶体管T1、T2而言，二者分别受控于第一信号S1及第二信号S2而决定导通与否。为了避免第一及第二晶体管T1、T2同时导通，导致输出信号Vop不稳定，因而需有效地控制第一信号S1与第二信号S2间的滞定时间(dead time)。图3示出了滞定时间的示意图。请参照图3，滞定时间301为第一及第二信号S1、S2分别控制第一及第二晶体管T1、T2不导通的期间。同理也可推论至第三及第四信号S3、S4。
[0061] 另外，输出信号Vop、Von也有可能因第一-第四信号S1-S4的控制不当而同时为逻辑高电平，或者同时为逻辑低电平，这表示输出信号Vop、Von二者驱动负载150的电流方向是同时发生的。简而言之，共模噪声也会因此而变大，且降低功率放大器于全谐波噪音比的表现。因此，本实施例便针对提升输出信号Vop、Von的稳定度，及提高功率放大器在全谐波噪音比的表现而进行改善。
[0062] 以下便详细叙述和差调制模块110的电路运作。和差调制模块110可以视为一种模拟/数字转换电路，其参考输出级模块140产生的输出信号Vop、Von，分别将输入信号Vip、Vin中多余的噪声去除，以保留原始信号完整。图4示出了本发明实施例图1中和差调制模块110的电路图。请参照图4，和差调制模块110包括加法单元111、回路滤波单元112以及量化单元113。加法单元111分别计算输入信号Vip与输出信号Vop间的差值，以及输入信号Vin与输出信号Von间的差值。
[0063] 回路滤波单元112耦接加法单元111，其由连续时间积分器114、离散时间积分器115以及加法器116所组成。回路滤波单元112提供功率放大器100一回路响应，其累加输入信号Vip与输出信号Vop间的差值，以及输入信号Vin与输出信号Von间的差值，经滤波处理后产生差动模式误差信号Vep、Ven。量化单元113耦接回路滤波单元112，其依据参考信号REF的电平量化差动模式误差信号Vep、Ven。
[0064] 在此假设量化单元113为三电平式的量化器，其包括第一及第二比较器117、118以及逻辑电路119。第一及第二比较器117、118接收差动模式误差信号Vep、Ven，且第一及第二比较器117、118分别依据第一参考信号REF1与第二参考信号REF2的电平差(REF1-REF2)以及第二参考信号REF2与第一参考信号REF1的电平差(REF2-REF1)量化差动模式误差信号Vep、Ven。而逻辑电路119接收第一及第二比较器117、118输出的信号，经逻辑处理而产生第一及第二平均信号M1、M2。
[0065] 举例来说，当差动模式误差信号Vep、Ven介于系统电压VDD与(REF1-REF2)的电平区间时，第一及第二平均信号M1、M2分别为逻辑高电平(例如：1)及逻辑低电平(例如：0)。当差动模式误差信号Vep、Ven介于(REF1-REF2)与(REF2-REF1)的电平区间时，第一及第二平均信号M1、M2皆为逻辑低电平(例如：0)。另外，当差动模式误差信号Vep、Ven介于(REF2-REF1)与负系统电压(-VDD)的电平区间时，第一及第二平均信号M1、M2分别为逻辑低电平(例如：0)及逻辑高电平(例如：1)。
[0066] 虽然本实施例的量化单元113为以三电平式(1.5位)的量化器为例，然不局限于此范围，本领域具有通常知识者可据以调整量化单元113的量化电平，例如：1位的量化单元。但本实施例中1.5位的量化单元113能较1位的量化单元提供更高的信号稳定度。
[0067] 接下来，详细叙述第一及第二滞时控制模块120、130所组成的差动滞时控制模块160的电路运作。图5A示出了本发明实施例图1中第一滞时控制模块120的示意图。请参照图5A，在此以第一滞时控制模块120为例说明，其包括第一及第二或非门OR1、OR2、第一及第二延迟单元121、122以及第一及第二缓冲单元123、124。第一或非门OR1接收反相的第一平均信号M1(其是第一平均信号M1经反相器INV7而产生)与第二信号S2，并产生第五信号S5。第二或非门OR2接收第一平均信号M1(其是第一平均信号M1经反相器INV7、INV8而产生)与反相的第一信号S1(其是第一信号S1经反相器INV6而产生)，并产生第六信号S6。
[0068] 第一延迟单元121耦接第一或非门OR1，其受控于第一控制信号CON1而延迟第五信号S5，以产生第一信号S1，而第二延迟单元122耦接第二或非门OR2，其亦受控于第一控制信号CON1而延迟第六信号S6，以产生第二信号S2。另外，第一及第二缓冲单元123、124分别耦接第一及第二延迟单元121、122，以提高信号传输的强度。
[0069] 第一延迟单元121包括第一-第三反相器INV1-INV3、第一及第二电阻R1、R2、第一开关SW1以及第一电容C1。第一反相器INV1的输入端接收第五信号S5。第一电阻R1的第一及第二端分别耦接第一反相器INV1的输出端及第二电阻R2的第一端。第一电容C1的第一及第二端分别耦接第二电阻R2的第二端及接地电压GND。第一开关SW1的二端分别耦接第一电阻R1的第一及第二端(并联形式)，其受控于第一控制信号CON1而决定是否导通。第二反相器INV2的输入端及输出端分别耦接第二电阻R2的第二端及第三反相器INV3的输入端，而第三反相器INV3的输出端经由第一缓冲单元123产生第一信号S1。
[0070] 第二延迟单元122包括第四及第五反相器INV4、INV5、第三及第四电阻R3、R4、第二开关SW2以及第二电容C2。第四反相器INV4的输入端接收第六信号S6。第三电阻R3的第一及第二端分别耦接第四反相器INV4的输出端及第四电阻R4的第一端。第二电容C2的第一及第二端分别耦接第四电阻R4的第二端及接地电压GND。第二开关SW2的二端分别耦接第三电阻R3的第一及第二端(并联形式)，其受控于第一控制信号CON1而决定是否导通。第五反相器INV5的输入端耦接第四电阻R4的第二端，其输出端经由第二缓冲单元124产生第二信号S2。
[0071] 图5B示出了本发明实施例图5A的时序图。为使读者能清楚了解各信号间的变化，在图5A中加入节点A、B、C、D，其分别为第一平均信号M1、第一信号S1、第二信号S2以及输出信号Vop。请参照图5A与图5B，第一及第二开关SW1、SW2受控于第一控制信号CON1而决定是否导通，当第一及第二开关SW1、SW2导通时，第五及第六信号S5、S6延迟时间会较短，进而使第一及第二信号S1、S2间的滞定时间亦较短。反之，当第一及第二开关SW1、SW2不导通时，第五及第六信号S5、S6延迟时间较长，进而使第一及第二信号S1、S2间的滞定时间亦较长。
[0072] 如此一来，第一滞时控制模块120对第一平均信号M1进行逻辑处理后产生对应于第一平均信号M1的第一及第二信号S1、S2，且第一滞时控制模块120能依据第一控制信号CON1而决定第一及第二信号S1、S2间的滞定时间。第二滞时控制模块130的结构亦如图5A中第一滞时控制模块120，其对第二平均信号M2进行逻辑处理后产生对应于第二平均信号M2的第三及第四信号S3、S4，且第二滞时控制模块130依据第二控制信号CON2而决定第三及第四信号S3、S4间的滞定时间。
[0073] 另外，如上述输出级模块140的叙述(实施例图2)，倘若第一-第四信号S1-S4因控制不当而使输出级模块140产生的输出信号Vop、Von逻辑电平相同时，便很有可能会导致共模噪声变大，进而降低全谐波噪音比的表现。因此，在此假设本实施例第一及第二控制信号CON1、CON2分别为和差调制模块110所产生的第一及第二平均信号M1、M2。
[0074] 由于本实施例为采用1.5位的量化单元113，因此第一及第二平均信号M1、M2的搭配有三种逻辑状态，分别为(M1＝1，M2＝0)、(M1＝0，M2＝0)以及(M1＝0，M2＝1)。从第一及第二滞时控制模块120、130各别独立运作来看，第一平均信号M1控制第一滞时控制模块120所产生的第一及第二信号S1、S2间的滞定时间，且第二平均信号M2控制第二滞时控制模块130所产生的第三及第四信号S3、S4间的滞定时间。而对第一及第二滞时控制模块120、130同时运作而言，第一及第二平均信号M1、M2所搭配的逻辑状态不同，也能调整输出信号Vop、Von转换其逻辑电平的时间，进而改善以往共模噪声的问题。
[0075] 虽然上述假设第一及第二控制信号CON1、CON2分别为第一及第二平均信号M1、M2，然并不局限于此范围，第一及第二控制信号CON1、CON2也可为外部所提供的控制信号。由上述几个实施例，在此可以归纳为下列的方法流程。图6示出了本发明的一实施例的降低功率放大器的共模噪声的方法的流程图。请参照图6，首先，接收差动模式输入信号Vip、Vin(步骤S601)。如实施例图4的叙述，将差动模式输入信号Vip、Vin分别与输出信号Vop、Von的误差积分且量化，以产生第一及第二平均信号M1、M2(步骤S602)。
[0076] 而如实施例图5A的叙述，经逻辑处理而产生对应于第一平均信号M1的第一信号S1与第二信号S2，以及产生对应于第二平均信号M2的第三信号S3与第四信号S4(步骤S603)。其中，第一信号S1与第二信号S2间的滞定时间为受控于第一控制信号CON1，而第三信号S3与第四信号S4间的滞定时间为受控于第二控制信号CON2。最后，如实施例图2的叙述，依据第一-第四信号S1-S4，控制功率放大器产生输出信号Vop、Von，以驱动负载(步骤S604)。
[0077] 综上所述，本实施例利用和差调制模块110提供电路系统一回路响应，以及利用第一及第二滞时控制模块120、130所组成的差动滞时控制模块160来调整输出级模块140内控制切换电路运作的第一及第二信号S1、S2间与第三及第四信号S3、S4间的滞定时间，藉以平衡差动路径上因工艺变异所产生的误差，及降低功率放大器的共模噪声，进而提高全谐波噪音比的表现。在电路实现上，第一及第二滞时控制模块120、130为简单的逻辑组件所构成的电路，其电路复杂度及功率消耗也较小。
[0078] 虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定者为准。
