金属高k晶体管及其制备方法转让专利
申请号 : CN200810215921.4
文献号 : CN101388340B
文献日 : 2010-11-24
发明人 : J·W·斯雷特 , 毛玉莲 , I·劳尔 , 张立伦
申请人 : 国际商业机器公司
摘要 :
权利要求 :
1.一种形成金属高介电常数晶体管的方法，包括以下步骤：提供在衬底上设置的金属高介电常数叠层，所述金属高介电常数叠层包括高介电常数材料层和包括金属的上覆层、以及位于所述包括金属的上覆层上的包括硅的上覆层；
选择性地仅仅去除所述包括硅的上覆层和所述包括金属的上覆层而不去除所述高介电常数材料层，以形成包括所述包括硅的上覆层的一部分、所述包括金属的上覆层的一部分的金属高介电常数栅极结构的直立部分；
在所述金属高介电常数栅极结构的所述直立部分的侧壁上形成包括硅的耗尽的侧壁层；
去除不在所述金属高介电常数栅极结构的所述直立部分和所述包括硅的侧壁层之下的所述高介电常数材料层的部分；以及在所述侧壁层之上和在所述金属高介电常数栅极结构的所述直立部分之下的所述高介电常数材料层的剩余部分的暴露的表面之上形成补偿隔离物。
2.根据权利要求1的方法，其中所述高介电常数材料层包括HfO2。
3.根据权利要求1的方法，其中所述包括金属的上覆层包括TiN。
4.根据权利要求1的方法，其中所述侧壁层是包括非晶硅的耗尽的层。
5.根据权利要求1的方法，其中所述侧壁层是包括多晶硅的耗尽的层。
6.根据权利要求1的方法，其中所述金属高介电常数晶体管是P型FET。
7.根据权利要求1的方法，其中所述金属高介电常数晶体管是N型FET。
8.一种金属高介电常数晶体管，包括：
衬底；
金属高介电常数栅极结构，被设置在所述衬底上位于源极区域与漏极区域之间，所述金属高介电常数栅极结构包括高介电常数材料层和包括金属的上覆层、以及位于所述包括金属的上覆层上的包括硅的上覆层，其中所述高介电常数材料层的横向范围大于所述包括金属的上覆层的横向范围；
包括硅的耗尽的侧壁层，设置在所述金属高介电常数栅极结构的侧壁上以覆盖所述包括金属的上覆层和所述包括硅的上覆层，所述侧壁层还被设置在所述高介电常数材料层的顶表面之上；以及补偿隔离物层，设置在所述包括硅的侧壁层和所述高介电常数材料层的暴露的部分之上。
9.根据权利要求8的金属高介电常数晶体管，其中所述高介电常数材料层包括HfO2。
10.根据权利要求8的金属高介电常数晶体管，其中所述包括金属的上覆层包括TiN。
11.根据权利要求8的金属高介电常数晶体管，其中所述侧壁层是包括非晶硅的耗尽的层。
12.根据权利要求8的金属高介电常数晶体管，其中所述侧壁层是包括多晶硅的耗尽的层。
13.根据权利要求8的金属高介电常数晶体管，其中所述金属高介电常数晶体管是P型FET。
14.根据权利要求8的金属高介电常数晶体管，其中所述金属高介电常数晶体管是N型FET。
15.一种减小金属高介电常数晶体管中的寄生电容的方法，包括以下步骤：在衬底上形成金属高介电常数栅极叠层，所述金属高介电常数栅极叠层包括底层、包括金属的中间层、以及包括非晶硅和多晶硅中的一种的顶层，所述底层包括高介电常数材料；
在所述金属高介电常数栅极叠层的侧壁上形成耗尽的侧壁层以覆盖所述中间层和所述顶层而不覆盖所述底层，所述耗尽的侧壁层包括非晶硅和多晶硅中的一种；以及在所述耗尽的侧壁层之上和在所述底层的暴露的表面之上形成补偿隔离物层。
16.根据权利要求15的方法，其中所述底层包括HfO2。
17.根据权利要求15的方法，其中所述中间层包括TiN。
18.根据权利要求15的方法，其中所述金属高介电常数晶体管是P型FET和N型FET中的一种。
19.根据权利要求15的方法，其中所述耗尽的侧壁层具有3nm到6nm范围内的厚度。
20.根据权利要求15的方法，与CMOS半导体处理方法兼容。
说明书 :
技术领域
本发明的示例性实施例通常涉及半导体器件及其制造方法，更具体而言，本发明的示例性实施例涉及称为金属高介电常数(高k或MHK)晶体管的一类器件。
背景技术
在Chien-Chao Huang等的US7,164,189 B2中描述了一种方法，该方法包括提供包括具有至少一个上覆的硬掩膜层的多晶硅或金属栅极结构的半导体衬底；邻近多晶硅或金属栅极结构形成选自氧化物/氮化物和氧化物/氮化物/氧化物层的隔离物；去除至少一个上覆的硬掩膜层以暴露多晶硅或金属栅极结构；实施离子注入工艺；实施湿法和干法蚀刻方法中的至少一种以减少隔离物的宽度；以及，在多晶硅或金属栅极结构和隔离物之上形成具有拉伸或压缩应力中的一种的至少一个介质层。
在Bin Yu的US6,448,613 B1中描述了一种场效应晶体管，制造该场效应晶体管以具有漏极交迭(overlap)和源极交迭来减小场效应晶体管的栅极与漏极以及栅极与源极之间的串联电阻。据称，通过在场效应晶体管的栅极结构的侧壁上形成耗尽区域可以减小由于漏极交迭和源极交迭形成的寄生密勒(Miller)电容。通过反掺杂栅极结构的侧壁形成耗尽区。以与栅极结构内的掺杂剂的类型相反的类型的掺杂剂掺杂在场效应晶体管的漏极侧和源极侧处的栅极结构的侧壁。在栅极结构的侧壁处的这样掺杂剂形成了从侧壁近似到在栅极结构之下延伸的漏极交迭和源极交迭的边缘中的各自的耗尽区域，从而减小由漏极交迭和源极交迭形成的寄生密勒电容。
后面的方法的至少一个缺点是当使用类金属材料(例如TiN)时不能减小寄生密勒电容。
发明内容
在本发明的示例性实施例的第一方面中提供了一种形成金属高介电常数晶体管的方法，其中所述方法包括：提供在衬底上设置的金属高介电常数叠层，所述金属高介电常数叠层包括高介电常数材料层和包括金属的上覆层、以及位于所述包括金属的上覆层上的包括硅的上覆层；选择性地仅仅去除所述包括硅的上覆层和所述包括金属的上覆层而不去除所述高介电常数材料层，以形成包括所述包括硅的上覆层的一部分、所述包括金属的上覆层的一部分的金属高介电常数栅极结构的直立部分；在所述金属高介电常数栅极结构的所述直立部分的侧壁上形成包括硅的侧壁层；去除不在所述金属高介电常数栅极结构的所述直立部分和所述包括硅的侧壁层之下的所述高介电常数材料层的部分；以及在所述侧壁层之上和在所述金属高介电常数栅极结构的所述直立部分之下的所述高介电常数材料层的剩余部分的暴露的表面之上形成补偿隔离物。
在本发明的示例性实施例的其另一方面中提供了一种金属高介电常数晶体管，其包括：衬底；金属高介电常数栅极结构，被设置在所述衬底上位于源极区域与漏极区域之间，所述金属高介电常数栅极结构包括高介电常数材料层和包括金属的上覆层、以及位于所述包括金属的上覆层上的包括硅的上覆层，其中所述高介电常数材料层的横向范围大于所述包括金属的上覆层的横向范围；包括硅的侧壁层，设置在所述金属高介电常数栅极结构的侧壁上以覆盖所述包括金属的上覆层和所述包括硅的上覆层，所述侧壁层还被设置在所述高介电常数材料层的顶表面之上；以及补偿隔离物层，设置在所述包括硅的侧壁层和所述高介电常数材料层的暴露的部分之上。
在本发明的示例性实施例的又一方面中提供了一种减小金属高介电常数晶体管中的寄生电容的方法。所述方法包括：在衬底上形成金属高介电常数栅极叠层，所述金属高介电常数栅极叠层包括底层、包括金属的中间层、以及包括非晶硅和多晶硅中的一种的顶层，所述底层包括高介电常数材料；在所述金属高介电常数栅极叠层的侧壁上形成耗尽的侧壁层以覆盖所述中间层和所述顶层而不覆盖所述底层，所述耗尽的侧壁层包括非晶硅和多晶硅中的一种；以及在所述耗尽的侧壁层之上和在所述底层的暴露的表面之上形成补偿隔离物层。
附图说明
图1A到图1G均是根据本发明的示例性实施例的放大的基于半导体结构的截面视图并图示了金属栅极工艺流程。
具体实施方式
BOX 掩埋氧化物
CMOS 互补金属氧化物半导体
CVD 化学气相淀积
FET 场效应晶体管
HfO2 氧化铪
MLD 多层淀积
PECVD 等离子体增强化学气相淀积
PR 光致抗蚀剂
RIE 反应离子蚀刻
RTA 快速热退火
SOI 绝缘体上硅
STI 浅沟槽隔离
TiN 氮化钛
Poly 多晶硅
Si 硅
本发明已经认识到，与传统多晶栅极FET相比，Cof增加的原因是由于在金属栅极中没有侧壁耗尽。该增加的电容增加了密勒电容(Cmiller)由此具有显著的性能影响。可以确定，Cof增加近似每10aF/μm 3.2％(假设N型FET(NFET)和P型FET(PFET)的Cof连在一起)。
本发明的示例性实施例这样克服了该问题，通过提供硅侧壁隔离物并接合MHK栅极来减小Cof，从而同样减小Cmiller。
使用本发明的示例性实施例构建具有薄多晶硅或非晶硅侧壁的结构，其中由薄多晶硅或非晶硅侧壁选通FET扩展区域。由于栅极侧壁由硅制造，产生的侧壁耗尽有益地将Cof降低到与多晶硅栅极FET相似的水平。此外，由于基本上仅仅扩展区由硅选通(由此存在松迟的EOT)，因此保留了MHK晶体管沟道的缩放的EOT。
通常，下面描述的整个制造方案直到栅极叠层蚀刻都是标准的。与常规工艺流程相同，金属蚀刻停止在高k材料上(例如在HfO2层上)。在该步骤，根据本发明的示例性实施例，以约10-20nm的厚度范围淀积多晶硅(CVD或PECVD)。然后，应用RIE，形成薄多晶硅侧壁栅极，其被基本上设置在器件扩展区域之上。然后，继续与常规MHK工艺流程相同的处理，例如通过去除高k材料和生长MLD氮化物以及随后的扩散隔离物。
图1A到图1G均是根据本发明的示例性实施例的放大的基于半导体的结构的截面视图并图示了金属栅极工艺流程。为了便于描述，在这些附图中，示出了并排设置的NFET和PFET，其不作为实践本发明的示例性实施例的限制。
图1A示出了具有上覆的氧化物层12(例如3μm)和上覆的Si和STI区域14A、14B的Si衬底10。常规HfO2/TiN淀积分别提供栅极叠层16和18。HfO2层16作为高k层(例如，与SiO2的3.9相比，k范围为约20-25)并具有范围约1-3nm的厚度。TiN层18作为金属(或类金属层)并具有约10nm的厚度。层16和18(还未构图)一起形成MHK栅极叠层。该初始结构代表了具有MHK栅极叠层的标准SOI(或无BOX体)CMOS。
注意，对于使用HfO2作为高k材料，本发明的示例性实施例没有限制，也可以使用其它基于金属氧化物的材料，例如由Ta2O5、TiO2、Al2O3、Y2O3以及La2O5中的一种或多种组成的均匀或复合层。除了TiN之外，可以用于含金属层18的材料包括，但不局限于，Ta、TaN、TaCN、TaSiN、TaSi、AlN、W以及Mo中的一种或多种。
图1B示出非晶Si或多晶Si层20的淀积，其厚度范围为约30-100nm，随后淀积并构图PR以形成PR区域22。每一个PR区域22位于需要形成器件栅极的位置。
图1C，图示了栅极叠层蚀刻(其还去除了PR区域22)的结果，为简明起见为未示出下伏的Si衬底10和氧化物层12。根据本发明的一个方面，栅极叠层蚀刻停在HfO2的高k层16。
图1D示出了利用例如非晶Si或多晶的(多晶)Si层24的CVD或PECVD的均厚(blanket)淀积。Si层24的厚度范围为约10-20nm。图1D还示出了，根据示例性实施例，Si层24的选择性蚀刻使得Si层24仅仅在栅极侧壁上保留为薄层，并具有范围约3-6nm的厚度。同样，蚀刻停止在高k层16。在下伏的栅极结构的金属部分(TiN部分18)之上Si侧壁层24是耗尽的，这是希望的结果。
图1E示出了高k HfO2层16的蚀刻和去除，除了在每一个栅极叠层和下伏的TiN 18内的部分。注意，作为去除高k HfO2层16的结果，高介电常数材料层16的剩余部分的横向范围比金属上覆层18的横向范围大。高k HfO2层16的剩余部分类似于类台座(pedestal)结构，该类台座结构支撑上覆的金属层18、非晶或多晶Si层20、以及非晶或多晶的耗尽Si侧壁层24。
仅作为一个实例，使用稀释的氢氟酸溶液湿法蚀刻来去除高k HfO2层16，如在Viral Lowalekar，Srini Raghavan的论文“Etching of zirconiumoxide，hafnium oxide，and hafnium silicates in dilute hydrofluoric acidsolutions”，Materials Research Society，Vol.19，#4，页1149-1156中所描述的。
图1E还示出了淀积并蚀刻薄(例如，约3-6nm)氮化物或氧化物补偿隔离物26的结果，该隔离物26覆盖保留在栅极侧壁上的Si层24。
对于CMOS处理，剩下的金属栅极工艺流程是常规的，并包括提供氧化物和/或氮化物扩散隔离物和注入以及最终的RTA。
例如，图1F示出了交替地选择性地掩蔽NFET和PFET以注入另一个从而提供扩展28和晕圈(halo)30的结果，图1G示出了最终的隔离物32(通过PEVCD淀积的氮化物或氧化物)的淀积和蚀刻的结果，隔离物32典型地具有约2-10nm的厚度。图1G包括掩蔽PFET并注入NFET(例如，使用As或P)，以及掩蔽NFET并注入PFET(例如，使用B或BF2)。随后的退火提供了相对深的扩散用于形成由栅极区域分离的源极和漏极区域。随后的处理以常规方法提供硅化物栅极和扩散(典型用Ni或Co)以完成NFET和PFET晶体管。
应当理解，即使扩散电阻增加约6％，当应用到NFET和PFET时，这也会转化为约1.4％的电阻处罚(penalty)，这大于Cmiller的改善所补偿的。
本发明的示例性实施例提供未掺杂的(本征)Si栅极侧壁24，在主多晶20中的掺杂会随后扩散到其中。对于NFET和PFET，本发明的示例性实施例还提供原位掺杂或注入的硅(多晶或非晶)侧壁24。
应当理解，上述制造方法与CMOS半导体处理方法是兼容的。
考虑上述描述并结合附图和所附权利要求阅读时，不同的修改和改变对于相关领域的技术人员将变得显而易见。仅作为一些实例，本领域的技术人员会尝试使用其它相似或等价的MHK材料系统。然而，本发明的教导的所有这样和相似的修改仍然落在本发明的范围内。
例如，同样应该注意，本发明的示例性实施例不限于用于仅由HfO2和TiN构成的MHK栅极结构。作为非限制性的实例，可以使用ZrO2或HfSixOy材料替代，二者都呈现了提供较大的等价氧化物厚度所需的高介电常数(约20-25的k)。此外，上述的各种层厚度、材料类型、淀积技术等等不应被理解为对本发明的实践的限制。
此外，可以使用本发明的实例的一些特征来获益，而不对应地使用其它特征。同样，将上述描述理解为仅是本发明的原理、教导、实例和示例性实施例的示例，而不是本发明的限制。