一种通过消除对于从输入信号中恢复时钟信息的需要而提高对于定时抖动噪声的容限的方法、设备和系统。无需在发送网关与接收网关之间传送时钟同步信息。另外，所述新接收方案可以在其真实意义下工作在突发模式中，即在没有进行发送的任意时间周期之后从第一输入比特恢复数据比特。
1.一种用于接收在输入脉冲串中传送的数字信息的数字接收器，包括：计数器，用于把时间标记序列提供到采样保持电路；
所述采样保持电路，用于顺序地保持来自所述时间标记序列的时间标记，其中来自所述输入脉冲串的每一个脉冲允许把相应的时间标记存储在缓冲器中；以及处理器，用于通过分析在所述缓冲器中存储的所述时间标记来确定所述数字信息，其中所述控制器通过所述时间标记和数字传输速率来确定时隙的二进制值。
2.权利要求1所述的接收器，还包括可通信地耦合到所述计数器的本地时钟。
3.权利要求1所述的接收器，其中所述缓冲器包括先进先出(FIFO)缓冲器，用于从所述计数器接收时间标记并且响应于所述输入脉冲串来传播所述时间标记。
4.权利要求2所述的接收器，其中所述缓冲器包括由所述脉冲串触发的移位寄存器。
5.权利要求1所述的接收器，还包括适于处理光学脉冲串的光学逻辑门。
6.权利要求1所述的接收器，还包括适于处理电脉冲串的电逻辑门。
7.权利要求6所述的接收器，其中，每一个时隙包括时隙号N，该时隙号N是通过N＝tn/T确定的，其中tn是第n个脉冲的到达时间，以及1/T是所述数字传输速率。
8.一种用于从所接收的脉冲序列中恢复数据的方法，包括：记录所述所接收的脉冲序列当中的至少两个脉冲的到达时间，包括把所述序列的每一个脉冲的到达时间存储在缓冲器中：从所述到达时间来确定所述至少两个脉冲的时间关系；以及为由所述脉冲的所述时间关系确定的时隙指定二进制值。
9.权利要求8所述的方法，其中，所述确定和指定步骤还包括：从所述缓冲器中提取与所述至少两个脉冲当中的第一个相关联的第一到达时间；
把逻辑“1”指定给与所述第一时隙号相关联的该时隙；
从所述缓冲器中提取与所述至少两个脉冲当中的第二个相关联的第二到达时间；
把逻辑“1”指定给与第二时隙号相关联的该时隙；以及把逻辑“0”指定给在时间上位于所述第一与第二时隙之间的每一个时隙，已被指定了逻辑“1″的时隙表示与有效输入脉冲相关联的时隙。
10.权利要求8所述的方法，其中，每一个时隙包括时隙号N，该时隙号N是通过N＝tn/T确定的，其中tn是第n个脉冲的到达时间，以及1/T是数字传输速率。
11.权利要求8所述的方法，其中所述所接收的脉冲序列包括电脉冲。
12.权利要求8所述的方法，其中所述所接收的脉冲序列包括光学脉冲。
13.一种用于从所接收的脉冲序列中恢复数据的设备，包括：用于记录所述所接收的脉冲序列当中的至少两个脉冲的到达时间的装置；
用于把所述序列的每一个脉冲的到达时间存储在缓冲器中的装置；
用于从所存储的到达时间来确定所述至少两个脉冲的时间关系的装置；以及用于为由所述脉冲的所述时间关系确定的时隙指定二进制值的装置。
14.权利要求13所述的设备，还包括用于处理光学输入信号的装置。
15.权利要求13所述的设备，还包括用于处理电输入信号的装置。
16.权利要求13所述的设备，其中所述用于确定的装置和所述用于指定的装置还包括：用于从所述缓冲器中提取与所述至少两个脉冲当中的第一个相关联的第一到达时间的装置；
用于把逻辑“1”指定给与所述第一时隙号相关联的该时隙的装置；
用于从所述缓冲器中提取与所述至少两个脉冲当中的第二个相关联的第二到达时间的装置；
用于把逻辑“1”指定给与第二时隙号相关联的该时隙的装置；以及用于把逻辑“0”指定给在时间上位于所述第一与第二时隙之间的每一个时隙的装置，已被指定了逻辑“1”的时隙表示与有效输入脉冲相关联的时隙。
17.权利要求13所述的设备，其中，每一个时隙包括时隙号N，该时隙号N是通过N＝tn/T确定的，其中tn是第n个脉冲的到达时间，以及1/T是数字传输速率。
用于同步数字传输的接收器方案
技术领域
[0001] 本发明涉及数字传输的领域，特别涉及一种用于同步光学网络的接收器方案。
背景技术
[0002] 当前的数字接收器通常包括时钟恢复电路、采样/保持电路和比较器。由所述数字接收器接收并处理具有脉冲串的输入信号，以便从中提取数据流。简而言之，所述时钟恢复电路从所述输入信号中恢复一个时钟。所述采样/保持电路使用所恢复的该时钟对所述输入脉冲串进行采样，并且产生稳定的信号电平以供所述比较器进行处理。该比较器把所采样的信号的模拟值与一个阈值进行比较以便确定采样值，所述采样值可以由解调器等进一步处理。对于每一个时钟周期重复这一过程。
[0003] 在存在输入信号正经历定时抖动的情况下，当前的数字接收器的操作可能会发生恶化。这是因为所述定时抖动使得所述时钟恢复电路选择可能不精确的时钟事件，这又使得由所述比较器使用的数据限制电平不精确，从而导致可能是可校正的或不可校正的比特差错。此外，为使所恢复的时钟变得稳定通常必须有几个比特周期。因此，由于时钟恢复差错和/或建立稳定时钟所必需的时间，恢复突发模式数字传输信号非常困难。
发明内容
[0004] 本发明通过提供一种非常适用于突发模式和连续模式数字信号接收的数字接收器来对现有技术进行改进。具体来说，根据本发明的数字接收器提供一个时间标记序列，采样保持电路把所述时间标记与输入脉冲串内的一个脉冲序列相关联。所述输入脉冲串包括一个脉冲序列，该脉冲序列表示所传送的信息。所述采样保持电路包含由计数器提供的时间标记。每一个脉冲触发所述采样保持电路把所述时间标记释放到一个缓冲器。因此，所述缓冲器包括与所述输入脉冲串的所述脉冲系列相关联的一系列时间标记。可以利用所述时间标记信息来重新产生所述输入脉冲串。随后由处理器利用与所述输入脉冲串相关联的所述时间标记来确定该输入脉冲串的所传送的值。按照这种方式，避免了通常与比较器的不适当数据限制电平相关联的差错。
附图说明
[0005] 通过结合附图考虑下面的详细描述可以很容易理解本发明的教导，其中：
[0006] 图1描绘根据本发明一个实施例的接收器的方框图；
[0007] 图2描绘根据本发明一个实施例的接收方法的流程图；
[0008] 图3描绘根据本发明一个实施例的处理方法的流程图；以及
[0009] 图4描绘示出根据本发明一个实施例的接收器的操作的时序图。
具体实施方式
[0010] 下面将主要在同步数字接收器的上下文中描述本发明；然而本领域技术人员通过熟悉本文的教导将认识到，本发明还适用于涉及对所接收的信号进行同步的任何设备和方法。
[0011] 图1描绘根据本发明一个实施例的接收器的方框图。图中的输入信号是输入脉冲串，其包括光学输入信号或者电输入信号。接收器100是同步数字接收器，其被设计成用于光学输入信号或电输入信号。在一个实施例中，所述接收器接收光学输入信号。所述接收器的门是光学门。在另一个实施例中，所述输入信号是电信号，或者所述输入信号首先被转换成电信号。所述接收器在该实施例中包括电子门。
[0012] 图1的接收器100接收所述输入脉冲串并且包括本地时钟110、n比特计数器120、采样/保持电路(S&H)130、缓冲器140和处理器150。
[0013] 所述本地时钟110以规则的间隔(时钟周期)提供固定的钟控信号，以便对输入脉冲的到达时间进行数字化。所述本地时钟被传送到所述n比特计数器120和所述缓冲器150的输出端。在一个实施例中，所述时钟110是本地振荡器。
[0014] 所述n比特计数器120接收所述本地时钟110并且产生一个n比特值，该n比特值在每一个时钟周期中被递增。该计数器120作为定时器运行。该计数器120通过对于来自所述本地时钟110的每一个输入时钟脉冲递增n比特值来记住(recall)所述脉冲串的各脉冲的时间。所述计数器120随后把该n比特值传送到所述S&H130以作为所述脉冲串的脉冲的时间标记。
[0015] 所述S&H130被来自所述输入脉冲串的输入脉冲触发，以便保持来自所述计数器120的当前计数以作为所述时间标记。由所述S&H130接收的每一个输入脉冲都启用所述S&H，从而使其把对应于传输的时间标记保存到缓冲器140。在一个实施例中，所述S&H保持来自所述计数器120的时间标记，所述时间标记被所述计数器输出端传送到所述缓冲器
140。所述时间标记表示下一个时钟周期中的脉冲串的各输入脉冲的到达时间。
[0016] 所述缓冲器140存储来自所述S&H130的时间标记值。在一个实施例中，所述缓冲器140是具有多个移位寄存器的先进先出(FIFO)缓冲器。可以结合对应的缓冲器、队列或存储器控制器来使用其他缓冲器、队列和存储器设备，以便执行等效的FIFO功能。所述缓冲器140中的内容按照由所述本地时钟110确定的固定速率被释放到所述处理器150。在一个实施例中，所述FIFO缓冲器140的各移位寄存器由来自所述本地时钟的输入脉冲触发。在每一个本地时钟周期中，如果有值被存储在所述S&H130中，则所述FIFO缓冲器140就把来自该S&H130的时间标记值传送到该FIFO缓冲器140。所述时间标记值被存储在所述FIFO缓冲器的第一移位寄存器中。如果在所述输入脉冲串中没有脉冲，则所述S&H130将不具有对应于该时钟周期的时间标记值，这是因为没有脉冲触发该S&H130存储所述时间标记。在接收到所述脉冲串的下一个脉冲的未来时钟周期中，所述S&H存储对应于该脉冲的时间标记。在下一个时钟周期中，所述S&H把该脉冲的时间标记值发送到所述FIFO缓冲器。在该FIFO缓冲器中，所述第一移位寄存器中的值传递到第二移位寄存器，并且来自所述S&H的新值被存储在该第一移位寄存器中。所述本地时钟触发各时间标记值在所述移位寄存器中的传递。在所述缓冲器140或者最后一个移位寄存器的输出端处，所存储的时间标记值从该缓冲器140被传送到所述处理器150。因此，所述时间标记值被传送到该处理器150。在另一个实施例中，所述本地时钟可以是全局时钟或定时器。
[0017] 所述处理器150利用一种算法处理所述时间标记值以便恢复所述输入信号的各输入数字比特，正如下面在图3中描述的那样。通过获得所有所述时间标记值，所述处理器获知所有包含“1”比特的时隙。在把“0”比特附加到剩余的时隙之后，就恢复了原始信息。
[0018] 在另一个实施例中，所述接收器取得随机输入比特序列(bn；n≥0)，其中b0＝1，并且相对于第一比特的到达时间是(Tn)，其中Tn0，n>0)，则有 ＝T，其中1/T是数字传输速率。假设(tk)是(Tn)的子集，从而(bk)是所述序列中的所有的1。于是可以把最接近(tk/T)的整数视为其中传送“1”的时隙。如果在相邻的1之间有空时隙，则在这些时隙中传送的符号是0。例如，假设所述输入比特序列是(10010111)并且其具有任意单位的标称数据速率1。在该8比特序列中总共有5个1。对应于这些1的到达时间例如是0.0016、3.0994、5.2204、6.1892和6.881。最接近的整数是0、3、5、6和7。因此所述比特序列是(10010111)。
[0019] 对于极大的抖动有可能出现一个整数出现多次的情况。这一事件表明一个或多个相邻比特的到达时间是不可区分的。如果本地时钟具有比数据速率更精细的时间分辨率，则可以减少多种可能性的情况并且进行正确的比特恢复。如果无法消除两种或更多种可能性，那么这种情况表明存在多种可能性。
[0020] 图2描绘根据本发明一个实施例的接收器的流程图。所述流程图200描述了所述接收器在无需获得来自所述输入脉冲串的时钟信号的情况下确定所述输入信号的方法。
[0021] 在步骤210处，所述接收器接收诸如二进制脉冲串之类的输入信号，所述二进制脉冲串包括二进制脉冲，其可以是电脉冲或者光学脉冲。
[0022] 在步骤220处，所述接收器记录所述输入脉冲串的每一个脉冲的到达时间。在一个实施例中，对于每一个时钟周期在所述脉冲串中都有一个脉冲，所述本地时钟的值被存储为对应于该脉冲的时间标记。因此，每一个脉冲具有与之相关联的时间标记。
[0023] 在步骤230处，使用缓冲器来存储与所述输入脉冲相关联的时间标记。在一个实施例中，该缓冲器是FIFO缓冲器。在其他实施例中可以使用其他种类的缓冲器、存储器或队列。所述缓冲器的目的是在同时接收到过多脉冲的情况下防止所述处理器过载。所述缓冲器的大小是根据将被接收的信息量以及相对于所述处理器速度的传输速度而选择的。
[0024] 在步骤240处，所述缓冲器把所述时间标记值传送到所述处理器。在一个实施例中，该缓冲器是FIFO缓冲器并且其用于传送到所述处理器的输出部分由所述本地时钟触发。在由该缓冲器接收到新的时间标记时，最早接收的时间标记被传送到所述处理器。
[0025] 在步骤250处，所述处理器的处理算法将处理由所述缓冲器在步骤240中传送的所述时间标记值。所述算法(其在图3中被进一步描述)确定所述输入脉冲串的各脉冲的时隙。
[0026] 在步骤260处，所述处理算法使用所述输入脉冲串的各输入脉冲的时间标记值来确定所述脉冲的时隙。通过获知所述脉冲的时间标记，还可以确定任何没有脉冲的时隙。利用关于所恢复的脉冲的知识，可以恢复所述输入脉冲串。
[0027] 图3描绘根据本发明一个实施例的处理算法的流程图。在一个实施例中，所述处理算法300被使用在所述处理器150中。
[0028] 在步骤310处，把某一脉冲的相对到达时间tn从所述缓冲器140传送到所述处理器150。所述到达时间是与由所述接收器接收的某一脉冲相关联的时钟周期的时间标记。
[0029] 在步骤320处，所述相对到达时间被用来确定所述输入脉冲串的脉冲的时隙号。在一个实施例中，通过把所述相对到达时间乘以所述传输速率来计算所述时隙号N(N＝tn/T)。所述计算允许所述接收器使用所述时隙号来获知所述脉冲的相对位置。通过分析所述时间标记值，所述处理器确定具有1的各时隙。
[0030] 在步骤330处，所述处理器确定所有不包含1的时隙，并且把0附加到这些时隙号。作为把0添加到所述时隙的结果，所述处理器获得表示由所述接收器接收到的所发送信号的1和0的流。
[0031] 在步骤340处，所述处理器输出从所接收的时间标记导出的所恢复的数据。
[0032] 图4描绘示出根据本发明一个实施例的接收器的操作的时序图。该图400表示由所述接收器接收的信号，并且示出所述接收器如何校正所接收的脉冲串中的抖动。
[0033] 第一组时序径迹(trace)410表示在所述n比特计数器的输出端处的信号。在一个实施例中使用一个3比特计数器，其由信号412、415和418表示。这三个信号的组合将表示时隙0到15。
[0034] 在顶行420中示出的编号表明时隙4200到42015的编号。上面三条时序径迹是上面讨论的例子中的所述n比特计数器的三个输出。垂直的虚线是所述脉冲应当在其中来到所述接收器中的间隔。
[0035] 输入脉冲串420由接收器100接收，并且所述脉冲由4202、4205、4207、4208、4209示出。该图示出具有显著定时抖动的输入数据脉冲4202、4205、4207、4208、4209。这些脉冲处在所述时隙之前或之后。然而所述缓冲器140仍然将由所述输入序列中的各个1的时间标记所填充，即(010)(101)(111)(000)(001)。因此，可以成功地恢复所述输入比特序列(10010111)。
[0036] 在一个实施例中，假设输入数据速率是40Gb/s。输入比特被加扰，从而使得所引起的最长的连续0或1将少于8比特。此外假设将3比特计数器作为定时器。本地振荡器在40GHz的标称频率下运行，这与生成所述输入数据的时钟速率相同。假设所述时钟至少是Stratum-3/3E兼容的，从而确保长期频率精度。在实际操作中，基于高Q滤波器的时钟恢复总是可以被用来跟踪输入数据与本地时钟之间的任何长期频率漂移。然而，受益于Stratum-3/3E或者更高层时钟的频率精度，接收所述突发模式允许所述接收器从第一比特开始接收而无需恢复任何时钟信号。同样，把(10010111)作为输入比特序列的例子并且假设当第一比特1触发S&H时所述定时器产生随机时间标记(010)。如图4所示，对应于各输入脉冲的后续时间标记是(101)、(111)、(000)和(001)。这表明对应于从第2比特时隙开始的各个1的比特时隙是2、5、7、8、9，因此所恢复的比特序列是(10010111)。可以看出，由于逻辑门的运算，所述接收器可以容许一些大的定时抖动。
[0037] 本发明的用于同步数字传输的接收器方案是基于快速逻辑门运算。所述方案可以容许在所述比特周期的50％之内的均匀分布的抖动。所述方案可以从第一比特开始恢复突发模式比特序列。对于短的数据分组，所提出的接收方案不需要所恢复的时钟。所恢复的时钟仅仅有助于跟踪发送器时钟与接收器时钟之间的可能的长期频率漂移。另外，由于所提出的接收器的操作仅仅需要逻辑门运算，因此在逻辑门的全光学实现方式下，所提出的接收器方案也可以被全光学地实现。
[0038] 虽然上述内容是针对本发明的各实施例，但是在不偏离本发明的基本范围的情况下也可以设计出本发明的其他和更多实施例。因此，本发明的适当范围将根据后面的权利要求书来限定。
