氮化硅间隙填充层及其形成方法转让专利
申请号 : CN200710161802.0
文献号 : CN101399186B
文献日 : 2010-06-02
发明人 : 陈能国 , 谢朝景 , 黄建中
申请人 : 联华电子股份有限公司
摘要 :
一种形成氮化硅间隙填充层的方法，此方法是先进行一前多阶段形成工艺，以在一基底上形成一堆叠膜层。然后，再进行一后单阶段沉积工艺，以在堆叠膜层上形成一顶层，其中顶层的厚度占总体氮化硅间隙填充层厚度的10％以上，顶层的厚度大于前多阶段形成工艺所形成的堆叠膜层的各膜层的厚度，从而堆叠膜层构成密集膜而顶层构成疏松膜。
权利要求 :
1.一种形成氮化硅间隙填充层的方法，包括：进行前多阶段形成工艺，以在基底上形成堆叠膜层；以及进行后单阶段沉积工艺，以在该堆叠膜层上形成顶层，该顶层的厚度占总体膜层厚度的10％以上，该顶层的厚度大于所述前多阶段形成工艺所形成的所述堆叠膜层的各膜层的厚度，从而该堆叠膜层构成密集膜而该顶层构成疏松膜。
2.如权利要求1所述的形成氮化硅间隙填充层的方法，其中该前多阶段形成工艺包括：进行多个前单阶段沉积工艺；以及在各该前单阶段沉积工艺之后，分别进行熟化工艺。
3.如权利要求2所述的形成氮化硅间隙填充层的方法，其中各该前单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。
4.如权利要求2所述的形成氮化硅间隙填充层的方法，其中各该前单阶段沉积工艺的条件为：SiH4：20至2000sccm；
NH3：50至10000sccm；
N2：500至30000sccm；
温度：摄氏200至700度；以及
射频的高频电力：40至3000瓦。
5.如权利要求2所述的形成氮化硅间隙填充层的方法，其中各该熟化工艺的条件为：温度：摄氏150至700度；
时间：10秒至60分钟；
压力：10至760托；
电力：50至1000瓦；以及
光源：100至400纳米的紫外光。
6.如权利要求2所述的形成氮化硅间隙填充层的方法，其中该堆叠膜层的各膜层为共形层。
7.如权利要求6所述的形成氮化硅间隙填充层的方法，其中该堆叠膜层的各膜层的厚度为100埃至500埃之间。
8.如权利要求1所述的形成氮化硅间隙填充层的方法，其中该顶层的厚度为500埃至1000埃之间。
9.如权利要求1所述的形成氮化硅间隙填充层的方法，其中该后单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。
10.如权利要求1所述的形成氮化硅间隙填充层的方法，其中该后单阶段沉积工艺的条件为：SiH4：20至2000sccm；
NH3：50至10000sccm；
N2：500至30000sccm；
温度：摄氏200至700度；以及
射频的高频电力：40至3000瓦。
11.如权利要求1所述的形成氮化硅间隙填充层的方法，其中该堆叠膜层的各膜层的应力与该顶层的应力不同。
12.如权利要求11所述的形成氮化硅间隙填充层的方法，其中该堆叠膜层的各膜层的应力为1.5GPa。
13.如权利要求11所述的形成氮化硅间隙填充层的方法，其中该顶层的应力为1.2GPa。
14.如权利要求1所述的形成氮化硅间隙填充层的方法，还包括在进行该后单阶段沉积工艺之后，进行熟化工艺。
15.如权利要求14所述的形成氮化硅间隙填充层的方法，其中该熟化工艺的条件为：温度：摄氏150至700度；
时间：10秒至60分钟；
压力：10至760托；
电力：50至1000瓦；以及
光源：100至400nm的紫外光。
16.如权利要求1所述的形成氮化硅间隙填充层的方法，在该前多阶段形成工艺与该后单阶段沉积工艺之间还包括一蚀刻工艺，以去除部分该堆叠膜层。
17.一种氮化硅间隙填充层，位于具有凹凸不平的表面上，其包括：堆叠膜层；以及
顶层，位于该堆叠膜层上，其中该顶层的厚度占总体膜层厚度的10％以上，该顶层的厚度大于所述堆叠膜层的各膜层的厚度，从而该堆叠膜层构成密集膜而该顶层构成疏松膜。
18.如权利要求17所述的氮化硅间隙填充层，其中该堆叠膜层的各膜层为共形层。
19.如权利要求18所述的氮化硅间隙填充层，其中该堆叠膜层的各膜层的厚度为100埃至500埃之间。
20.如权利要求17所述的氮化硅间隙填充层，其中该顶层的厚度为500埃至1000埃之间。
21.如权利要求17所述的氮化硅间隙填充层，其中该堆叠膜层的各膜层的应力与该顶层的应力不同。
22.如权利要求21所述的氮化硅间隙填充层，其中该堆叠膜层的各膜层的应力为1.5GPa。
23.如权利要求21所述的氮化硅间隙填充层，其中该顶层的应力为1.2GPa。
说明书 :
技术领域
本发明是有关于一种半导体间隙填充层及其形成方法，且特别是有关于一种氮化硅间隙填充层及其形成方法。
背景技术
随着通讯等电子设备发展技术的发展，晶体管的运作速度愈趋快速。然而，因为受限于电子与空穴在硅沟道中的移动速度，晶体管的应用范围亦受到限制。
利用沟道中机械应力(Mechanical-stress)的控制来改变电子与空穴在沟道中的移动速度，是一种可以克服元件缩小之后所造成的限制的方法。
习知已有提出利用作为接触窗蚀刻终止层(contact etching stop layer，CESL)的氮化硅产生应变(Strain)，来影响晶体管的驱动电流、离子增益(IonGain)，以提升元件的效能的方法，此技术称为局部机械应力控制。
接触窗蚀刻终止层的应变与膜层的厚度与应力成正比。因此，增加膜层的厚度以及提升膜层的应力均可有效增加应变。
由于接触窗蚀刻终止层是在元件的硅化金属层形成之后才形成，而目前广为采用的硅化金属层为不能忍受较高热预算(Thermal budget)的NiSi，因此，接触窗蚀刻终止层的形成温度必须控制在摄氏550以下。而在摄氏550度以下所形成的氮化硅的拉伸应力不足，因此，为能增进接触窗蚀刻终止层的拉伸应力，典型的方法是透过沉积后的熟化工艺来达成的。
而增加接触窗蚀刻终止层的厚度方面，请参照图1，由于过厚的氮化硅层102以及后续沉积的介电层104的沟填(Gap-Fill)能力不足，容易产生缝隙(seam)或孔洞(void)100，如图1所示，因此，会造成后续接触窗蚀刻残留的问题，或造成接触窗和接触窗之间或是接触窗和栅极之间的短路问题。另一方面，若为了进一步提升厚的氮化硅层的应力，而在沉积工艺的后进行熟化工艺，则会因为厚度过厚而造成氮化硅层撕裂的问题。
利用沟道中机械应力(Mechanical-stress)的控制来改变电子与空穴在沟道中的移动速度，是一种可以克服元件缩小之后所造成的限制的方法。
习知已有提出利用作为接触窗蚀刻终止层(contact etching stop layer，CESL)的氮化硅产生应变(Strain)，来影响晶体管的驱动电流、离子增益(IonGain)，以提升元件的效能的方法，此技术称为局部机械应力控制。
接触窗蚀刻终止层的应变与膜层的厚度与应力成正比。因此，增加膜层的厚度以及提升膜层的应力均可有效增加应变。
由于接触窗蚀刻终止层是在元件的硅化金属层形成之后才形成，而目前广为采用的硅化金属层为不能忍受较高热预算(Thermal budget)的NiSi，因此，接触窗蚀刻终止层的形成温度必须控制在摄氏550以下。而在摄氏550度以下所形成的氮化硅的拉伸应力不足，因此，为能增进接触窗蚀刻终止层的拉伸应力，典型的方法是透过沉积后的熟化工艺来达成的。
而增加接触窗蚀刻终止层的厚度方面，请参照图1，由于过厚的氮化硅层102以及后续沉积的介电层104的沟填(Gap-Fill)能力不足，容易产生缝隙(seam)或孔洞(void)100，如图1所示，因此，会造成后续接触窗蚀刻残留的问题，或造成接触窗和接触窗之间或是接触窗和栅极之间的短路问题。另一方面，若为了进一步提升厚的氮化硅层的应力，而在沉积工艺的后进行熟化工艺，则会因为厚度过厚而造成氮化硅层撕裂的问题。
发明内容
本发明就是在提供一种形成氮化硅间隙填充层的方法，其不仅可以具有足够的厚度与应力，以增进元件的离子增益，提升元件的效能，而且可以有效改善沟填能力，以避免缝隙形成所造成的问题。
本发明提出一种形成氮化硅间隙填充层的方法，此方法是先进行一前多阶段形成工艺，以在一基底上形成一堆叠膜层，然后，再进行一后单阶段沉积工艺，以在堆叠膜层上形成一顶层，其中顶层的厚度占总体氮化硅间隙填充层厚度的10％以上，顶层的厚度大于前多阶段形成工艺所形成的堆叠膜层的各膜层的厚度，从而堆叠膜层构成密集膜而顶层构成疏松膜。
依照本发明实施例所述，上述的形成氮化硅层的方法中，前多阶段形成工艺包括进行多个前单阶段沉积工艺，并且在各前单阶段沉积工艺之后，分别进行一熟化工艺。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各前单阶段沉积工艺的方法包括原子层沉积(Atomic Layer Deposition，ALD)、等离子体增强型化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDP)或低压化学气相沉积(LPCVD)。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各前单阶段沉积工艺的条件为SiH4的气体流量约为20至2000sccm；NH3的气体流量约为50至10000sccm；N2的气体流量约为500至30000sccm；温度约为摄氏200至700度；以及射频的高频电力约为40至3000瓦。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各熟化工艺的条件为温度约为摄氏150至700度；时间约为10秒至60分钟；压力约为10至760托；电力约为50至1000瓦；以及光源为100至400纳米的紫外光。
依照本发明实施例所述，上述的形成氮化硅层的方法中，堆叠膜层的各膜层为共形层。
依照本发明实施例所述，上述的形成氮化硅层的方法中，堆叠膜层的各膜层的厚度约为100埃至500埃之间。
依照本发明实施例所述，上述的形成氮化硅层的方法中，顶层的厚度约为500埃至1000埃之间。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各后单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各后单阶段沉积工艺的条件为SiH4以及NH3及N2做为反应气体，其中SiH4的气体流量约为20至2000sccm；NH3的气体流量约为30至10000sccm；N2的气体流量约为500至30000sccm；温度约为摄氏200至700度；以及射频的高频电力约为40至3000瓦。
依照本发明实施例所述，上述的形成氮化硅层的方法中，堆叠膜层的各膜层的应力与顶层的应力不同。
依照本发明实施例所述，上述的形成氮化硅层的方法中，堆叠膜层的各膜层的应力约为1.5GPa。
依照本发明实施例所述，上述的形成氮化硅层的方法中，顶层的应力约为1.2GPa。
依照本发明实施例所述，上述的形成氮化硅层的方法中，更包括在进行后单阶段沉积工艺的后，选择性进行一熟化工艺。
依照本发明实施例所述，上述的形成氮化硅层的方法中，熟化工艺的条件为温度约为摄氏150至700度；时间约为10秒至60分钟；压力约为10至760托；电力约为50至1000瓦；以及光源为100至400纳米的紫外光。
依照本发明实施例所述，上述的形成氮化硅层的方法中，其选择性在前多阶段形成工艺的多个前单阶段沉积工艺之间，或前多阶段形成工艺与后单阶段沉积工艺之间还包括一蚀刻工艺，以去除部分堆叠膜层。
本发明又提出一种氮化硅间隙填充层，其包括一堆叠膜层；以及一顶层，位于堆叠膜层上，其中顶层的厚度占总体氮化硅间隙填充层厚度的10％以上，顶层的厚度大于堆叠膜层的各膜层的厚度，从而堆叠膜层构成密集膜而顶层构成疏松膜。依照本发明实施例所述，上述的氮化硅层中，堆叠膜层的各膜层为一共形层
依照本发明实施例所述，上述的氮化硅层中，堆叠膜层的各膜层的厚度约为100埃至500埃之间。
依照本发明实施例所述，上述的氮化硅层中，顶层的厚度约为500埃至1000埃之间。
依照本发明实施例所述，上述的氮化硅层中，堆叠膜层的各膜层的应力与顶层的应力不同。
依照本发明实施例所述，上述的氮化硅层中，堆叠膜层的各膜层的应力约为1.5GPa。
依照本发明实施例所述，上述的氮化硅层中，顶层的应力约为1.2GPa。
本发明的方法所形成的氮化硅间隙填充层不仅可以具有足够的厚度与应力，以增进元件的离子增益，提升元件的效能，而且可以有效改善沟填能力，以避免缝隙形成所造成的问题。此外，也不会造成接触窗蚀刻终止层撕裂的问题。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
本发明提出一种形成氮化硅间隙填充层的方法，此方法是先进行一前多阶段形成工艺，以在一基底上形成一堆叠膜层，然后，再进行一后单阶段沉积工艺，以在堆叠膜层上形成一顶层，其中顶层的厚度占总体氮化硅间隙填充层厚度的10％以上，顶层的厚度大于前多阶段形成工艺所形成的堆叠膜层的各膜层的厚度，从而堆叠膜层构成密集膜而顶层构成疏松膜。
依照本发明实施例所述，上述的形成氮化硅层的方法中，前多阶段形成工艺包括进行多个前单阶段沉积工艺，并且在各前单阶段沉积工艺之后，分别进行一熟化工艺。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各前单阶段沉积工艺的方法包括原子层沉积(Atomic Layer Deposition，ALD)、等离子体增强型化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDP)或低压化学气相沉积(LPCVD)。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各前单阶段沉积工艺的条件为SiH4的气体流量约为20至2000sccm；NH3的气体流量约为50至10000sccm；N2的气体流量约为500至30000sccm；温度约为摄氏200至700度；以及射频的高频电力约为40至3000瓦。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各熟化工艺的条件为温度约为摄氏150至700度；时间约为10秒至60分钟；压力约为10至760托；电力约为50至1000瓦；以及光源为100至400纳米的紫外光。
依照本发明实施例所述，上述的形成氮化硅层的方法中，堆叠膜层的各膜层为共形层。
依照本发明实施例所述，上述的形成氮化硅层的方法中，堆叠膜层的各膜层的厚度约为100埃至500埃之间。
依照本发明实施例所述，上述的形成氮化硅层的方法中，顶层的厚度约为500埃至1000埃之间。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各后单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。
依照本发明实施例所述，上述的形成氮化硅层的方法中，各后单阶段沉积工艺的条件为SiH4以及NH3及N2做为反应气体，其中SiH4的气体流量约为20至2000sccm；NH3的气体流量约为30至10000sccm；N2的气体流量约为500至30000sccm；温度约为摄氏200至700度；以及射频的高频电力约为40至3000瓦。
依照本发明实施例所述，上述的形成氮化硅层的方法中，堆叠膜层的各膜层的应力与顶层的应力不同。
依照本发明实施例所述，上述的形成氮化硅层的方法中，堆叠膜层的各膜层的应力约为1.5GPa。
依照本发明实施例所述，上述的形成氮化硅层的方法中，顶层的应力约为1.2GPa。
依照本发明实施例所述，上述的形成氮化硅层的方法中，更包括在进行后单阶段沉积工艺的后，选择性进行一熟化工艺。
依照本发明实施例所述，上述的形成氮化硅层的方法中，熟化工艺的条件为温度约为摄氏150至700度；时间约为10秒至60分钟；压力约为10至760托；电力约为50至1000瓦；以及光源为100至400纳米的紫外光。
依照本发明实施例所述，上述的形成氮化硅层的方法中，其选择性在前多阶段形成工艺的多个前单阶段沉积工艺之间，或前多阶段形成工艺与后单阶段沉积工艺之间还包括一蚀刻工艺，以去除部分堆叠膜层。
本发明又提出一种氮化硅间隙填充层，其包括一堆叠膜层；以及一顶层，位于堆叠膜层上，其中顶层的厚度占总体氮化硅间隙填充层厚度的10％以上，顶层的厚度大于堆叠膜层的各膜层的厚度，从而堆叠膜层构成密集膜而顶层构成疏松膜。依照本发明实施例所述，上述的氮化硅层中，堆叠膜层的各膜层为一共形层
依照本发明实施例所述，上述的氮化硅层中，堆叠膜层的各膜层的厚度约为100埃至500埃之间。
依照本发明实施例所述，上述的氮化硅层中，顶层的厚度约为500埃至1000埃之间。
依照本发明实施例所述，上述的氮化硅层中，堆叠膜层的各膜层的应力与顶层的应力不同。
依照本发明实施例所述，上述的氮化硅层中，堆叠膜层的各膜层的应力约为1.5GPa。
依照本发明实施例所述，上述的氮化硅层中，顶层的应力约为1.2GPa。
本发明的方法所形成的氮化硅间隙填充层不仅可以具有足够的厚度与应力，以增进元件的离子增益，提升元件的效能，而且可以有效改善沟填能力，以避免缝隙形成所造成的问题。此外，也不会造成接触窗蚀刻终止层撕裂的问题。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是绘示习知一种半导体元件的剖面示意图。
图2是依照本发明实施例所绘示的一种形成氮化硅间隙填充层的方法的流程图。
图3A至3C为依据本发明实施例所绘示的一种形成具有氮化硅接触窗蚀刻终止层的半导体元件的制造方法的流程剖面图。
图4A至4C为依据本发明实施例所绘示的另一种形成具有氮化硅接触窗蚀刻终止层的半导体元件的制造方法的流程剖面图。
主要元件符号说明
100：缝隙或孔洞
102：氮化硅层
104：介电层
202～212：步骤
300、400：基底
302、402：元件
304、404：接触窗蚀刻终止层
306、406：堆叠膜层
306a、306b、306c、406a、406b、406c、406cc：膜层
308、408：顶层
310、410：介电层
310a、410a：无掺杂硅玻璃层
310b、410b：磷硅玻璃
312、412：接触窗开口
314、414：阻障层
316、416：导电层
A：区域
图2是依照本发明实施例所绘示的一种形成氮化硅间隙填充层的方法的流程图。
图3A至3C为依据本发明实施例所绘示的一种形成具有氮化硅接触窗蚀刻终止层的半导体元件的制造方法的流程剖面图。
图4A至4C为依据本发明实施例所绘示的另一种形成具有氮化硅接触窗蚀刻终止层的半导体元件的制造方法的流程剖面图。
主要元件符号说明
100：缝隙或孔洞
102：氮化硅层
104：介电层
202～212：步骤
300、400：基底
302、402：元件
304、404：接触窗蚀刻终止层
306、406：堆叠膜层
306a、306b、306c、406a、406b、406c、406cc：膜层
308、408：顶层
310、410：介电层
310a、410a：无掺杂硅玻璃层
310b、410b：磷硅玻璃
312、412：接触窗开口
314、414：阻障层
316、416：导电层
A：区域
具体实施方式
图2是依照本发明实施例所绘示的一种形成氮化硅间隙填充层的方法的流程图。
请参照图2，本实施例的形成氮化硅间隙填充层的方法，是先进行一前多阶段形成工艺，以形成一堆叠膜层，步骤202。然后，再进行一后单阶段沉积工艺，以在堆叠膜层上形成一顶层，步骤210。在步骤210中，后单阶段沉积工艺所形成的顶层的厚度大于步骤202中前多阶段形成工艺所形成的堆叠膜层的各膜层的厚度，使堆叠膜层构成一密集膜；而顶层则构成一疏松膜(sparse film)。
步骤202，前多阶段形成工艺，包括进行多个前单阶段沉积工艺，步骤204，并在各个前单阶段沉积工艺之后，选择性分别进行一熟化工艺，步骤206，以提升所形成的堆叠膜层的各膜层的拉伸应力。步骤204的各前单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。步骤206的熟化工艺例如是采用照射紫外光或是快速热工艺(RTP)的方式来施行的。
步骤210的后单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。
在一实施例中，堆叠膜层的各膜层的厚度为100埃至500埃之间。顶层的厚度为500埃至1000埃之间。由于堆叠膜层的各膜层的厚度薄，因此，沉积的后所进行的熟化工艺并不会造成堆叠膜层的各膜层撕裂的问题。
堆叠膜层的各膜层的应力可以相同或相异。堆叠膜层的各膜层的应力可以与顶层的应力相同或相异。在一实施例中，堆叠膜层的各膜层的应力大于顶层的应力。堆叠膜层的各膜层的应力为1.5GPa。顶层的应力为1.2GPa。
在进行后单阶段沉积工艺之后可以选择性进行一熟化工艺，步骤212，以提升所形成的顶层的应力，使顶层的应力与堆叠层的各膜层的应力相当或更高。熟化工艺例如是采用照射紫外光或是快速热工艺的方式来施行的。
在一实施例中，在进行前多阶段形成工艺(步骤202)之后所形成的堆叠膜层有悬突(overhang)的情形时，可以在进行后单阶段沉积工艺(步骤210)的前选择性进行蚀刻工艺，步骤208，以缓解或消除堆叠膜层的悬突情形。蚀刻工艺可以采用非等向性蚀刻法，例如是干式蚀刻法如等离子体蚀刻法。此外，该蚀刻步骤的操作时机也可选择性在前多阶段形成工艺的多个前单阶段沉积工艺之间进行。
本实施例的形成氮化硅间隙填充层的方法，适用于一具有凹凸不平的表面，以下举一实施例来说明的，然其并非用以限制本发明。
图3A至3C为依据本发明实施例所绘示的一种形成具有氮化硅接触窗蚀刻终止层的半导体元件的制造方法的流程剖面图。
请参照图3A，提供一基底300，此基底300的材质例如是一半导体主体材料如掺杂的硅或是硅锗化合物，抑或是绝缘层上硅(SOI)等。此基底300上已形成多个元件302，具有一凹凸不平的表面。元件302例如是n沟道金属氧化物半导体晶体管(NMOS)。
接着，请继续参照图3A，在基底300上形成一接触窗蚀刻终止层304。接触窗蚀刻终止层304的材质例如是氮化硅，其可以依照上述的方法来形成的。首先，进行一前多阶段形成工艺，以形成一堆叠膜层306。然后，再进行一后单阶段沉积工艺，以在堆叠膜层306上形成一顶层308。
前多阶段形成工艺包括进行多个前单阶段沉积工艺，并在各个前单阶段沉积工艺的后，分别选择性进行一熟化工艺，以分别提升所形成的堆叠膜层306的各膜层306a、306b与306c的拉伸应力。堆叠膜层306的总膜层数，可以依照实际的需要而定，例如是3至10层，各个堆叠膜层306a、306b、306c之间的应力可以不同，如由内而外渐减，此项特征可由调控反应物浓度或能量来达成。在此实施例中，是以三层来表示的，然其并非用以限定本发明。各前单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。熟化工艺例如是采用照射紫外光或是快速热工艺(RTP)的方式来施行的。
在一实施例中，各前单阶段沉积工艺是以PECVD方式来形成，采用SiH4以及NH3及N2做为反应气体，其中SiH4的气体流量约为20至2000sccm；NH3的气体流量约为50至10000sccm；N2的气体流量约为500至30000sccm；温度约为摄氏200至700度；以及射频的高频电力约为40至3000瓦。各熟化工艺可以100至400纳米的紫外光作为光源，其温度与元件302的硅化金属层有关，通常约为摄氏150至700度；时间约为10秒至60分钟；压力约为10至760托；以及电力约为50至1000瓦。
前多阶段形成工艺所形成的堆叠膜层306的各膜层306a、306b、306c的厚度可以相同或相异。在一实施例中，堆叠膜层306的各膜层306a、306b、306c的厚度例如是100埃至500埃之间。此外，堆叠膜层306的总厚度可以依据实际的需要而定。由于本实施例的前多阶段形成工艺包括进行多个前单阶段沉积工艺，并在各个前单阶段沉积工艺之后，分别选择性进行一熟化工艺，以使所形成的各膜层306a、306b、306c的厚度薄，具有共形的特性，因此可以提供足够的沟填能力。另一方面，由于堆叠膜层306的各膜层306a、306b、306c的厚度薄，因此，沉积之后所进行的熟化工艺并不会造成堆叠膜层306的各膜层306a、306b、306c撕裂的问题。
用以形成顶层308的后单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。在一实施例中，各后单阶段沉积工艺是采用PECVD方式来形成，并以SiH4以及NH3及N2作为反应气体，其中SiH4以及NH3及N2作为反应气体，其中SiH4的气体流量约为20至2000sccm；NH3的气体流量约为30至10000sccm；N2的气体流量约为500至30000sccm；温度约为摄氏200至700度；以及射频的高频电力约为40至3000瓦。
后单阶段沉积工艺所形成的顶层308的厚度为可以与堆叠层306共同达成预定的总厚度。在一实施例中，顶层308的厚度是大于前多阶段形成工艺所形成的堆叠膜层306的各膜层306a、306b、306c的厚度，其厚度例如是500埃至1000埃之间。
前多阶段形成工艺所形成的堆叠膜层306的中各膜层306a、306b、306c的厚度较薄，其构成一密集膜。而后单阶段沉积工艺所形成的顶层308的厚度较厚，则构成一疏松膜。在一实施例中，其中顶层疏松膜的厚度占堆叠膜层306与顶盖层308总体厚度的10％以上。堆叠膜层306的总厚度以及顶层308的厚度可以依据实际的需要而定。
前多阶段形成工艺所形成的堆叠膜层306的各膜层306a、306b、306c的应力可以相同或相异，其可以依据实际的需要来调整的，例如是调整前单阶段沉积工艺的SiH4以及NH3的气体流量以及射频的电力。在一实施例中，堆叠膜层306的各膜层306a、306b、306c的应力大于顶层308的应力，以提供元件302足够的应力。堆叠膜层306的各膜层306a、306b、306c的应力例如为1.5GPa；顶层308的应力例如为1.2GPa。
在进行后单阶段沉积工艺之后可以选择性进行一熟化工艺，以提升所形成的顶层308的应力，使顶层308的应力与堆叠层306的各膜层306a、306b、306c的应力相当或更高。熟化工艺例如是采用照射紫外光或是快速热工艺(RTP)的方式来施行的。在一实施例中，熟化工艺的条件为温度约为摄氏150至700度；时间约为10秒至60分钟；压力约为10至760托；电力约为50至1000瓦；以及光源为100至400纳米的紫外光。
之后，请参照图3B，在接触窗蚀刻终止层304上形成介电层310。介电层310例如是由无掺杂硅玻璃(USG)层310a与磷硅玻璃(PSG)层310b所构成，形成的方法例如是化学气相沉积法。在形成磷硅玻璃层之后可以再进行一化学机械抛光工艺，以使其表面平坦化。
其后，请参照图3C，以光刻、蚀刻工艺在介电层310以及触窗蚀刻终止层304的中形成接触窗开口312。然后，在接触窗开口312的中形成阻障层314与导电层316。阻障层314的材质例如是钛/氮化钛。导电层316的材质例如是钨。
图4A至4C为依据本发明实施例所绘示的另一种形成具有氮化硅接触窗蚀刻终止层的半导体元件的制造方法的流程剖面图。
请参照图4A，在另一个实施例中，同样依照以上实施例所述的方法，进行前多阶段形成工艺，以在基底400上形成堆叠膜层406。由于基底400上已形成的元件402的凹凸起伏较大或是其他的原因，以致于所形成的堆叠膜层406有悬突的情形，如虚线A区所示之处。
接着，请参照图4B，为缓解悬突所造成的问题，在本实施例中，在进行后单阶段沉积工艺之前，先进行蚀刻工艺，去除一部分的堆叠膜层406，例如去除一部份的膜层406c，以形成无悬突的膜层406cc。蚀刻工艺例如是一回蚀刻工艺，其可以采用非等向性蚀刻法，例如是干式蚀刻法如等离子体蚀刻法来施行的。
之后，依照以上实施例所述的方法，进行单阶段沉积工艺，以在堆叠膜406上形成顶层408。其后，还是可以选择性进行一熟化工艺，以提升所形成的顶层408的应力，使顶层308的应力与堆叠层406的各膜层406a、406b、406c的应力相当或更高。顶层408与堆叠膜层406构成接触窗蚀刻终止层404。之后，还是依照上述实施例的方法，在接触窗蚀刻终止层404上形成介电层410。介电层410例如是由无掺杂硅玻璃层410a与磷硅玻璃(PSG)层410b所构成。
其后，请参照图4C，以光刻、蚀刻工艺在介电层410以及触窗蚀刻终止层404的中形成接触窗开口412。然后，在接触窗开口412的中形成阻障层414与导电层416。
本发明的方法所形成的氮化硅间隙填充层不仅可以具有足够的厚度与应力，以增进元件的离子增益，提升元件的效能，而且可以有效改善沟填能力，以避免缝隙形成所造成的问题。
请参照图2，本实施例的形成氮化硅间隙填充层的方法，是先进行一前多阶段形成工艺，以形成一堆叠膜层，步骤202。然后，再进行一后单阶段沉积工艺，以在堆叠膜层上形成一顶层，步骤210。在步骤210中，后单阶段沉积工艺所形成的顶层的厚度大于步骤202中前多阶段形成工艺所形成的堆叠膜层的各膜层的厚度，使堆叠膜层构成一密集膜；而顶层则构成一疏松膜(sparse film)。
步骤202，前多阶段形成工艺，包括进行多个前单阶段沉积工艺，步骤204，并在各个前单阶段沉积工艺之后，选择性分别进行一熟化工艺，步骤206，以提升所形成的堆叠膜层的各膜层的拉伸应力。步骤204的各前单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。步骤206的熟化工艺例如是采用照射紫外光或是快速热工艺(RTP)的方式来施行的。
步骤210的后单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。
在一实施例中，堆叠膜层的各膜层的厚度为100埃至500埃之间。顶层的厚度为500埃至1000埃之间。由于堆叠膜层的各膜层的厚度薄，因此，沉积的后所进行的熟化工艺并不会造成堆叠膜层的各膜层撕裂的问题。
堆叠膜层的各膜层的应力可以相同或相异。堆叠膜层的各膜层的应力可以与顶层的应力相同或相异。在一实施例中，堆叠膜层的各膜层的应力大于顶层的应力。堆叠膜层的各膜层的应力为1.5GPa。顶层的应力为1.2GPa。
在进行后单阶段沉积工艺之后可以选择性进行一熟化工艺，步骤212，以提升所形成的顶层的应力，使顶层的应力与堆叠层的各膜层的应力相当或更高。熟化工艺例如是采用照射紫外光或是快速热工艺的方式来施行的。
在一实施例中，在进行前多阶段形成工艺(步骤202)之后所形成的堆叠膜层有悬突(overhang)的情形时，可以在进行后单阶段沉积工艺(步骤210)的前选择性进行蚀刻工艺，步骤208，以缓解或消除堆叠膜层的悬突情形。蚀刻工艺可以采用非等向性蚀刻法，例如是干式蚀刻法如等离子体蚀刻法。此外，该蚀刻步骤的操作时机也可选择性在前多阶段形成工艺的多个前单阶段沉积工艺之间进行。
本实施例的形成氮化硅间隙填充层的方法，适用于一具有凹凸不平的表面，以下举一实施例来说明的，然其并非用以限制本发明。
图3A至3C为依据本发明实施例所绘示的一种形成具有氮化硅接触窗蚀刻终止层的半导体元件的制造方法的流程剖面图。
请参照图3A，提供一基底300，此基底300的材质例如是一半导体主体材料如掺杂的硅或是硅锗化合物，抑或是绝缘层上硅(SOI)等。此基底300上已形成多个元件302，具有一凹凸不平的表面。元件302例如是n沟道金属氧化物半导体晶体管(NMOS)。
接着，请继续参照图3A，在基底300上形成一接触窗蚀刻终止层304。接触窗蚀刻终止层304的材质例如是氮化硅，其可以依照上述的方法来形成的。首先，进行一前多阶段形成工艺，以形成一堆叠膜层306。然后，再进行一后单阶段沉积工艺，以在堆叠膜层306上形成一顶层308。
前多阶段形成工艺包括进行多个前单阶段沉积工艺，并在各个前单阶段沉积工艺的后，分别选择性进行一熟化工艺，以分别提升所形成的堆叠膜层306的各膜层306a、306b与306c的拉伸应力。堆叠膜层306的总膜层数，可以依照实际的需要而定，例如是3至10层，各个堆叠膜层306a、306b、306c之间的应力可以不同，如由内而外渐减，此项特征可由调控反应物浓度或能量来达成。在此实施例中，是以三层来表示的，然其并非用以限定本发明。各前单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。熟化工艺例如是采用照射紫外光或是快速热工艺(RTP)的方式来施行的。
在一实施例中，各前单阶段沉积工艺是以PECVD方式来形成，采用SiH4以及NH3及N2做为反应气体，其中SiH4的气体流量约为20至2000sccm；NH3的气体流量约为50至10000sccm；N2的气体流量约为500至30000sccm；温度约为摄氏200至700度；以及射频的高频电力约为40至3000瓦。各熟化工艺可以100至400纳米的紫外光作为光源，其温度与元件302的硅化金属层有关，通常约为摄氏150至700度；时间约为10秒至60分钟；压力约为10至760托；以及电力约为50至1000瓦。
前多阶段形成工艺所形成的堆叠膜层306的各膜层306a、306b、306c的厚度可以相同或相异。在一实施例中，堆叠膜层306的各膜层306a、306b、306c的厚度例如是100埃至500埃之间。此外，堆叠膜层306的总厚度可以依据实际的需要而定。由于本实施例的前多阶段形成工艺包括进行多个前单阶段沉积工艺，并在各个前单阶段沉积工艺之后，分别选择性进行一熟化工艺，以使所形成的各膜层306a、306b、306c的厚度薄，具有共形的特性，因此可以提供足够的沟填能力。另一方面，由于堆叠膜层306的各膜层306a、306b、306c的厚度薄，因此，沉积之后所进行的熟化工艺并不会造成堆叠膜层306的各膜层306a、306b、306c撕裂的问题。
用以形成顶层308的后单阶段沉积工艺的方法包括ALD、PECVD、HDP或LPCVD。在一实施例中，各后单阶段沉积工艺是采用PECVD方式来形成，并以SiH4以及NH3及N2作为反应气体，其中SiH4以及NH3及N2作为反应气体，其中SiH4的气体流量约为20至2000sccm；NH3的气体流量约为30至10000sccm；N2的气体流量约为500至30000sccm；温度约为摄氏200至700度；以及射频的高频电力约为40至3000瓦。
后单阶段沉积工艺所形成的顶层308的厚度为可以与堆叠层306共同达成预定的总厚度。在一实施例中，顶层308的厚度是大于前多阶段形成工艺所形成的堆叠膜层306的各膜层306a、306b、306c的厚度，其厚度例如是500埃至1000埃之间。
前多阶段形成工艺所形成的堆叠膜层306的中各膜层306a、306b、306c的厚度较薄，其构成一密集膜。而后单阶段沉积工艺所形成的顶层308的厚度较厚，则构成一疏松膜。在一实施例中，其中顶层疏松膜的厚度占堆叠膜层306与顶盖层308总体厚度的10％以上。堆叠膜层306的总厚度以及顶层308的厚度可以依据实际的需要而定。
前多阶段形成工艺所形成的堆叠膜层306的各膜层306a、306b、306c的应力可以相同或相异，其可以依据实际的需要来调整的，例如是调整前单阶段沉积工艺的SiH4以及NH3的气体流量以及射频的电力。在一实施例中，堆叠膜层306的各膜层306a、306b、306c的应力大于顶层308的应力，以提供元件302足够的应力。堆叠膜层306的各膜层306a、306b、306c的应力例如为1.5GPa；顶层308的应力例如为1.2GPa。
在进行后单阶段沉积工艺之后可以选择性进行一熟化工艺，以提升所形成的顶层308的应力，使顶层308的应力与堆叠层306的各膜层306a、306b、306c的应力相当或更高。熟化工艺例如是采用照射紫外光或是快速热工艺(RTP)的方式来施行的。在一实施例中，熟化工艺的条件为温度约为摄氏150至700度；时间约为10秒至60分钟；压力约为10至760托；电力约为50至1000瓦；以及光源为100至400纳米的紫外光。
之后，请参照图3B，在接触窗蚀刻终止层304上形成介电层310。介电层310例如是由无掺杂硅玻璃(USG)层310a与磷硅玻璃(PSG)层310b所构成，形成的方法例如是化学气相沉积法。在形成磷硅玻璃层之后可以再进行一化学机械抛光工艺，以使其表面平坦化。
其后，请参照图3C，以光刻、蚀刻工艺在介电层310以及触窗蚀刻终止层304的中形成接触窗开口312。然后，在接触窗开口312的中形成阻障层314与导电层316。阻障层314的材质例如是钛/氮化钛。导电层316的材质例如是钨。
图4A至4C为依据本发明实施例所绘示的另一种形成具有氮化硅接触窗蚀刻终止层的半导体元件的制造方法的流程剖面图。
请参照图4A，在另一个实施例中，同样依照以上实施例所述的方法，进行前多阶段形成工艺，以在基底400上形成堆叠膜层406。由于基底400上已形成的元件402的凹凸起伏较大或是其他的原因，以致于所形成的堆叠膜层406有悬突的情形，如虚线A区所示之处。
接着，请参照图4B，为缓解悬突所造成的问题，在本实施例中，在进行后单阶段沉积工艺之前，先进行蚀刻工艺，去除一部分的堆叠膜层406，例如去除一部份的膜层406c，以形成无悬突的膜层406cc。蚀刻工艺例如是一回蚀刻工艺，其可以采用非等向性蚀刻法，例如是干式蚀刻法如等离子体蚀刻法来施行的。
之后，依照以上实施例所述的方法，进行单阶段沉积工艺，以在堆叠膜406上形成顶层408。其后，还是可以选择性进行一熟化工艺，以提升所形成的顶层408的应力，使顶层308的应力与堆叠层406的各膜层406a、406b、406c的应力相当或更高。顶层408与堆叠膜层406构成接触窗蚀刻终止层404。之后，还是依照上述实施例的方法，在接触窗蚀刻终止层404上形成介电层410。介电层410例如是由无掺杂硅玻璃层410a与磷硅玻璃(PSG)层410b所构成。
其后，请参照图4C，以光刻、蚀刻工艺在介电层410以及触窗蚀刻终止层404的中形成接触窗开口412。然后，在接触窗开口412的中形成阻障层414与导电层416。
本发明的方法所形成的氮化硅间隙填充层不仅可以具有足够的厚度与应力，以增进元件的离子增益，提升元件的效能，而且可以有效改善沟填能力，以避免缝隙形成所造成的问题。