形成半导体器件的图案的方法

摘要

本发明公开一种形成半导体器件的图案的方法，在所述方法中，分别执行形成用于对单元区域进行双重图案化的间隔物的步骤、以及形成对用于外围电路区域中的接垫的虚设图案进行限定的掩模图案的步骤。

权利要求

1.一种形成半导体器件的精细图案的方法，所述方法包括：限定半导体基板的单元区域和外围电路区域；

在所述半导体基板上形成基层；

在所述单元区域的基层上形成牺牲图案；

通过如下步骤在所述牺牲图案的侧壁上形成间隔物：获得包括彼此连接的两个相邻线型间隔物图案的间隔物图案；

形成第二光阻图案，所述第二光阻图案使得在所述半导体基板上由所述间隔物形成的线型图案的两端露出；以及使用所述第二光阻图案作为掩模蚀刻露出的间隔物以分割连接的间隔物图案；

移除所述牺牲图案以形成间隔物图案；

在所述外围电路区域的基层上形成限定外围电路图案的掩模图案；以及使用所述间隔物图案和光阻图案对所述单元区域和所述外围电路区域中的基层图案化，以获得单元图案和外围电路图案。

2.根据权利要求1所述的方法，还包括：在形成所述间隔物图案时，在划线道上形成对准键或覆盖键标图案。

3.根据权利要求1所述的方法，其中，所述外围电路区域中的光阻图案是使用正抗蚀剂形成的。

4.根据权利要求1所述的方法，其中，所述外围电路区域中的光阻图案是使用负抗蚀剂形成的。

5.根据权利要求1所述的方法，其中，所述牺牲图案的至少一个端部以预定角度弯曲。

6.根据权利要求1所述的方法，其中，所述掩模图案包括有机膜、无机膜、以及包括所述有机膜和所述无机膜的沉积图案。

7.根据权利要求1所述的方法，其中，形成所述间隔物的步骤包括：在所述半导体基板上形成间隔物材料层；以及执行回蚀工序。

8.根据权利要求1所述的方法，其中，移除所述牺牲图案的步骤是通过湿式蚀刻工序执行的。

9.根据权利要求1所述的方法，还包括，在所述基层上形成硬掩模层。

10.一种形成半导体器件的精细图案的方法，所述方法包括：在半导体基板上形成第一硬掩模层；

在所述第一硬掩模层上形成蚀刻阻挡膜；

在所述蚀刻阻挡膜上形成牺牲膜；

在所述牺牲膜上形成第二硬掩模层；

对所述第二硬掩模层图案化以形成第二硬掩模图案，从而由间隔物区域限定精细图案；

使用所述第二硬掩模图案蚀刻所述牺牲膜以形成牺牲图案；

移除所述第二硬掩模图案以在所述牺牲图案的侧壁上形成间隔物；

移除所述牺牲图案以形成间隔物图案；

形成限定虚设图案的光阻图案，所述虚设图案用于在所述间隔物图案的外侧区域中形成接垫；

使用所述间隔物图案和所述光阻图案作为掩模蚀刻所述蚀刻阻挡膜和所述第一硬掩模层；以及移除所述间隔物图案、所述光阻图案和所述蚀刻阻挡膜，以形成限定所述精细图案的第一硬掩模图案。

11.根据权利要求10所述的方法，其中，所述第二硬掩模图案的至少一个端部以预定角度弯曲。

12.根据权利要求10所述的方法，其中，形成所述间隔物的步骤包括：在所述半导体基板上形成间隔物材料层；以及执行回蚀工序。

13.根据权利要求10所述的方法，其中，移除所述牺牲图案的步骤是通过湿式蚀刻工序执行的。

14.根据权利要求10所述的方法，其中，形成所述间隔物图案的步骤包括：获得包括彼此连接的两个相邻线型间隔物图案的间隔物图案；

形成第二光阻图案，所述第二光阻图案使得在所述半导体基板上由所述间隔物形成的线型图案的两端露出；以及使用所述第二光阻图案作为掩模蚀刻露出的间隔物以分割连接的间隔物图案。

15.根据权利要求10所述的方法，还包括：在形成所述间隔物图案时，在划线道上形成对准键或覆盖键标图案。

16.根据权利要求10所述的方法，其中，所述外围电路区域中的光阻图案是使用正抗蚀剂形成的。

17.根据权利要求10所述的方法，其中，所述外围电路区域中的光阻图案是使用负抗蚀剂形成的。

说明书

技术领域

本发明涉及形成半导体器件的精细图案的方法，更具体地说，涉及防止在双重曝光工序的第一和第二掩模工序中产生缺陷以克服曝光器的分辨率极限的方法。

背景技术

随着半导体器件变小并且集成度变高，芯片面积随着存储器容量的增加而成比例地增加，但是，形成半导体器件图案的单元区域的面积减小。由于有限的单元区域中需要更多的图案来保证存储器具有所需的容量，因此减小图案的临界尺寸(CD)从而使图案变得更加精细。
通常使用光刻工序来获得具有较小CD的图案。光刻工序包括：在基板上涂覆光阻剂；通过使用波长为365nm、248nm、193nm和153nm的光源利用具有精细图案的曝光掩模对光阻剂曝光；以及执行显影工序以形成限定精细图案的光阻图案。
在光刻工序中，如等式R＝k1×λ/NA所示，分辨率(R)由光源的波长(λ)和数值孔径(NA)来决定。在该等式中，k1是具有物理极限的工序常数，从而不可能通过一般方法来减小k1的值。对于使用短波长的曝光器，需要一种对短波长有高反应性的新型光阻材料，因而难以形成CD小于该短波长的精细图案。
因此，已经开发出一种双重图案化技术(double patterningtechnology)，该双重图案化技术使用曝光器使图案重叠以获得精细图案。
双重图案化工序包括在半导体基板上形成第一硬掩模。第一硬掩模限定的CD为精细图案的CD的3倍。在第一硬掩模上形成第二硬掩模，使第二硬掩模与第一硬掩模交替排布，从而通过第一硬掩模和第二硬掩模获得精细图案。然而，精确排布第一硬掩模和第二硬掩模的工序裕量减小，从而导致双重图案化工序的裕量减小。
为了防止裕量减小，形成牺牲氧化物图案，并且在氧化物图案的侧壁上形成间隔物，从而可以将间隔物用作限定精细图案的硬掩模。虽然使用间隔物形成精细图案的方法可以增大形成精细图案的工序裕量，但是虚设图案(dummy pattern)也变小从而使虚设图案产生缺陷。
如上所述，在形成半导体器件的精细图案的传统方法中，由于曝光器的分辨率极限，难以形成具有小CD的精细图案。在克服该极限的双重图案化工序中，在执行两次的掩模形成工序中图案可能会不对准。虽然开发出使用间隔物形成精细图案的方法，但是在形成精细图案的间隔物硬掩模形成工序中也限定了虚设图案。因此，虚设图案变差并且半导体器件的良率及可靠性降低。

发明内容

本发明的各种实施例涉及使用间隔物形成半导体器件的精细图案的方法。在所述方法中，与形成限定虚设图案的掩模图案的步骤分离地形成限定精细图案的间隔物。所述使用间隔物形成限定精细图案的硬掩模图案的方法提高了半导体器件的良率和可靠性。
根据本发明的一个实施例，一种形成半导体器件的精细图案的方法包括：在半导体基板上限定单元区域和外围电路区域；在所述半导体基板上形成基层；在所述单元区域的基层上形成牺牲图案；在所述牺牲图案的侧壁上形成间隔物；移除所述牺牲图案以形成间隔物图案；在所述外围电路区域的基层上形成限定外围电路图案的掩模图案；以及使用所述间隔物图案和光阻图案对所述单元区域和所述外围电路区域中的基层图案化，以获得单元图案和外围电路图案。
所述方法还包括在形成所述间隔物图案时在划线道(scribelane)上形成对准键或覆盖键标图案。
所述掩模图案将虚设图案限定为浮雕或雕刻型。
一种形成半导体器件的精细图案的方法包括：在半导体基板上形成第一硬掩模层；在所述第一硬掩模层上形成蚀刻阻挡膜；在所述蚀刻阻挡膜上形成牺牲膜；在所述牺牲膜上形成第二硬掩模层；对所述第二硬掩模层图案化以形成第二硬掩模图案，从而由间隔物区域限定精细图案；使用所述第二硬掩模图案蚀刻所述牺牲膜以形成牺牲图案；移除所述第二硬掩模图案以在所述牺牲图案的侧壁上形成间隔物；移除所述牺牲图案以形成间隔物图案；形成限定虚设图案的光阻图案，所述虚设图案用于在所述间隔物图案的外侧区域中形成接垫；使用所述间隔物图案和所述光阻图案作为掩模蚀刻所述蚀刻阻挡膜和所述第一硬掩模层；以及移除所述间隔物图案、所述光阻图案和所述蚀刻阻挡膜，以形成限定所述精细图案的第一硬掩模图案。

附图说明

图1a至图1g是示出根据本发明实施例的形成半导体器件的精细图案的方法的示意图。
图2是示出在根据本发明实施例的形成精细图案的方法中用于形成对准键的工序的剖视图。
图3a和图3b是示出在根据本发明实施例的形成半导体器件的精细图案的方法中用于形成虚设图案的工序的剖视图。
图4a和图4b是示出在根据本发明实施例的形成半导体器件的精细图案的方法中用于形成虚设图案的工序的剖视图。

具体实施方式

下面，将参照图1a至1g说明在半导体器件的单元区域中形成闪速栅极(flash gate)和在外围区域中形成虚设图案的工序。然后，将参照图2说明在半导体器件的外围区域中形成对准键或覆盖键标(overlay vernier，下面称为“对准键”)的工序。并且参照图3a至图4b说明在半导体器件的外围区域中形成对准键。
图1a至图1g是示出根据本发明实施例的形成半导体器件的精细图案的方法的示意图。图1a(i)至图1g(i)示出平面图，而图1a(ii)至图1g(ii)示出沿着图1a(i)至图1g(i)中的线A-A’截取的剖视图。
参照图1a，在半导体基板100上形成第一硬掩模层120。可以在第一硬掩模层120和半导体基板100之间设置诸如栅极材料层等基层(未示出)。
在第一硬掩模层120上形成蚀刻阻挡膜130，在蚀刻阻挡膜130上形成牺牲膜140。在牺牲膜140上形成第二硬掩模层150。在第二硬掩模层150上形成抗反射膜160。在抗反射膜160上形成限定为闪速栅极(精细图案)类型的第一光阻图案170。第一光阻图案170以形成为具有线型图案。
如图1a(i)所示，第一光阻图案170的端部弯曲成“L”形以便防止具有线型图案的第一光阻图案170崩塌。
参照图1b，使用第一光阻图案170作为掩模蚀刻抗反射膜160和第二硬掩模层150，以形成限定线/距的第二硬掩模图案(未示出)。在移除第一光阻图案170之后，使用第二硬掩模图案作为掩模蚀刻牺牲膜140，以形成限定闪速栅极的牺牲图案145。
当在半导体基板100上形成蚀刻选择性与牺牲图案145的蚀刻选择性不同的间隔物材料层(未示出)之后，执行回蚀工序以在牺牲图案145的侧壁处形成第一间隔物180。第一间隔物180的临界尺寸(CD)是在后续工序中形成的精细图案(闪速栅极)的CD。
参照图1c，通过湿式蚀刻工序或干式蚀刻工序移除牺牲图案145。参照图1d，形成第二光阻图案190，该第二光阻图案190使得在半导体基板100上由第一间隔物180形成的线型图案的两端露出。
参照图1e，移除间隔物180的从第二光阻图案190露出的两端以分割第一间隔物图案，从而获得限定闪速栅极的第二间隔物图案185。然后，移除第二光阻图案190。
参照图1f，在包括第二间隔物图案185在内的蚀刻阻挡膜130上形成限定接垫(pad)的第三光阻图案200。参照图1f(i)，在半导体基板100的外围电路区域中设置限定接垫的第三光阻图案200。还可以在第二间隔物图案185的“L”形弯曲边缘部分上设置支撑图案185a。
如图1f所示，对单元区域中的闪速栅极进行限定的图案是通过间隔物图案化工序形成的。对用于外围电路区域中的接垫的虚设图案进行限定的第三光阻图案200是通过不使用间隔物的单次图案化工序形成的。因此，当使用间隔物形成用于外围电路区域中的接垫的虚设图案时，可以防止虚设图案由于其较薄的厚度而发生崩塌或剥离。
如图1g所示，使用第二间隔物图案185和第三光阻图案200作为掩模蚀刻蚀刻阻挡膜130和第一硬掩模层120，以形成第一硬掩模图案125、第二硬掩模图案125a和第三硬掩模图案125b。具体地说，形成对作为精细图案的闪速栅极进行限定的第一硬掩模图案125、对用于防止崩塌的支撑图案进行限定的第二硬掩模图案125a和限定虚设图案的第三硬掩模图案125b。上述掩模图案可以包括有机膜、无机膜、以及包括有机膜和无机膜的沉积图案。
移除第二间隔物图案185和第三光阻图案200，并且使用第一硬掩模图案125、第二硬掩模图案125a和第三硬掩模图案125b作为掩模蚀刻半导体基板100，以形成闪速栅极(未示出)、支撑图案(未示出)和虚设图案(未示出)。
如上所述，采用根据本发明的形成半导体器件的图案的方法来形成闪速栅极和虚设图案。在下文中，参照图2描述在外围区域中形成对准键的工序。
图2是示出在根据本发明实施例的形成精细图案的方法中用于形成对准键的工序的剖视图。具体地说，图2示出当在图2的半导体基板上形成限定精细图案的第一掩模图案时，形成用于在外围电路区域中形成对准键的第一掩模图案175。
通过在第一掩模图案175的侧壁处形成的间隔物图案175a(参见图3a和图3b)来限定对准键。由于对准键图案的尺寸和分布范围相对较大，因此对准键受CMP或蚀刻工序的影响相对较小。因此，可以从一开始预先形成对准键175来限定如图1所示的单元区域中的第一光阻图案170。然后，可以采用上述形成单元区域的精细图案的方法执行图1b至图1g的工序。
图3a至图4b是示出在外围电路区域中形成虚设图案和对准键的工序的剖视图。图3a至图4b对应于形成“用于单元区域中的闪速栅极的图案(图1e)”和“用于外围区域中的接垫的虚设图案(图1f)”的工序。
图3a和图3b是示出根据本发明第一实施例的虚设图案的剖视图。图3a示出如下的工序：即，当在单元区域中执行图1a至图1e的工序之后，形成对外围电路区域中的接垫进行限定的虚设图案200a。
参照图3a，在外围电路区域中包括对准键图案175a在内的蚀刻阻挡膜330上形成对用于接垫的虚设图案进行限定的光阻图案200a。
参照图3b，使用对准键图案175a和光阻图案200a作为掩模蚀刻蚀刻阻挡膜330和第一硬掩模层320，以形成第一硬掩模图案(未示出)。然后，使用第一硬掩模图案作为掩模蚀刻半导体基板300，以形成虚设图案315和对准键325。
图4a和图4b是示出根据本发明第二实施例的虚设图案的剖视图。与图3a相同，图4a示出如下的工序：即，当在单元区域中执行图1a至图1e的工序之后，形成对外围电路区域中的接垫进行限定的虚设图案200b。
参照图4a，在外围电路区域中包括对准键图案175a在内的蚀刻阻挡膜430上形成对用于接垫的虚设图案415进行限定的光阻图案200b。
参照图4b，与图3b所示的工序相似，使用对准键图案175a和光阻图案200b作为掩模蚀刻蚀刻阻挡膜430和第一硬掩模层420，以形成第一硬掩模图案(未示出)。然后，使用第一硬掩模图案(未示出)作为掩模蚀刻半导体基板400，以形成虚设图案415和对准键425。
在图3a、图3b和图4a、图4b所示的实施例中，虽然用于形成对准键325和425的工序相同，但是用于形成虚设图案315和415的光阻图案200a和200b是彼此对称的。使用正抗蚀剂和负抗蚀剂采用相同标线形成光阻图案200a和200b。
如上所述，在根据本发明实施例的形成半导体器件的精细图案的方法中，分别执行形成用于对单元区域进行双重图案化的间隔物的步骤、以及形成对用于外围电路区域中的接垫的虚设图案进行限定的掩模图案的步骤。当采用用于外围电路区域中的接垫的虚设图案形成单元区域中的间隔物时，虚设图案变差从而可能不能正常地形成限定虚设图案的硬掩模图案。因此，该方法可以增加半导体器件的工序良率和可靠性。
本发明的上述实施例是示例性的而不是限制性的。各种替代和等同的方式都是可行的。本发明不限制于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限制于任何特定类型的半导体器件。例如，本发明可以用于动态随机存取存储(DRAM)器件或非易失性存储器件。对本发明内容所作的其它增加、删减或修改落入所附权利要求书的范围内。
本申请要求2007年9月28日提交的韩国专利申请No.10-2007-0098451和2008年6月25日提交的韩国专利申请No.10-2008-0060486的优先权，上述韩国专利申请的全部内容以引用的方式并入本文。