横向扩散金属氧化物半导体结构转让专利
申请号 : CN200810211719.4
文献号 : CN101399287B
文献日 : 2010-06-02
发明人 : 何大椿 , 汤乾绍 , 王哲谊 , 钟于彰
申请人 : 台湾积体电路制造股份有限公司
摘要 :
本发明提供一种横向扩散金属氧化物半导体(LDMOS)，其结构包括栅极、源极、漏极以及浅沟槽隔离区。在漏极和栅极之间形成的浅沟槽隔离区被用来承受施加到漏极的高电压，并且浅沟槽隔离区与半导体衬底结合以形成凹陷。这样，浅沟槽隔离区的表面低于半导体衬底的表面。可选择地，浅沟槽隔离区的表面比半导体衬底的表面低300～1500埃。本发明的LDMOS结构不仅减小了“导通”电阻，而且增加了击穿电压。
权利要求 :
1.一种横向扩散金属氧化物半导体结构，包括：
栅极，其形成在半导体衬底上；
源极，其形成在该半导体衬底中；
漏极，其形成在该半导体衬底中；以及
浅沟槽隔离区，其形成在该半导体衬底中，并且位于该漏极和该栅极之间，其中该浅沟槽隔离区的表面低于该半导体衬底的表面。
2.根据权利要求1所述的横向扩散金属氧化物半导体结构，其中该浅沟槽隔离区的表面比该半导体衬底的表面低300～1500埃。
3.根据权利要求1所述的横向扩散金属氧化物半导体结构，其中位于该浅沟槽隔离区上的该栅极的底面低于该半导体衬底的表面。
4.根据权利要求3所述的横向扩散金属氧化物半导体结构，其中位于该浅沟槽隔离区上的该栅极的底面比该半导体衬底的表面低300～1500埃。
5.根据权利要求1所述的横向扩散金属氧化物半导体结构，进一步包括：氧化物层，其位于该栅极的下面。
6.根据权利要求1所述的横向扩散金属氧化物半导体结构，其中该浅沟槽隔离区被用来承受施加到该漏极的高电压。
7.一种横向扩散金属氧化物半导体结构，包括：
源极，其形成在半导体衬底中；
漏极，其形成在该半导体衬底中；
浅沟槽隔离区，其形成在该半导体衬底中，并且位于该漏极和栅极之间，其中该浅沟槽隔离区的表面低于该半导体衬底的表面；以及栅极，其包括位于该浅沟槽隔离区上的第一部分和位于该半导体衬底上的第二部分，其中该第一部分的底部低于该第二部分的底部。
8.根据权利要求7所述的横向扩散金属氧化物半导体结构，其中该第一部分的底部比该第二部分的底部低300～1500埃。
9.根据权利要求7所述的横向扩散金属氧化物半导体结构，其中该浅沟槽隔离区的表面比该半导体衬底的表面低300～1500埃。
10.根据权利要求7所述的横向扩散金属氧化物半导体结构，进一步包括：氧化物层，其位于该栅极的下面。
11.一种横向扩散金属氧化物半导体结构，包括：源极，其形成在半导体衬底中；
漏极，其形成在该半导体衬底中；
浅沟槽隔离区，其形成在该半导体衬底中，并且位于该漏极和栅极之间，其中该浅沟槽隔离区的表面低于该半导体衬底的表面；以及栅极，其从该浅沟槽隔离区的表面延伸至该半导体衬底的表面，并且在该浅沟槽隔离区和该半导体衬底之间具有一台阶。
12.根据权利要求11所述的横向扩散金属氧化物半导体结构，其中该台阶高度为300～1500埃。
13.根据权利要求11所述的横向扩散金属氧化物半导体结构，其中该浅沟槽隔离区的表面比该半导体衬底的表面低300～1500埃。
说明书 :
技术领域
本发明涉及一种晶体管，尤其涉及一种与高电压应用有关的横向扩散金属氧化物半导体(LDMOS)结构。
背景技术
当今最热销的产品，如平板显示器，需要高电压芯片。LDMOS晶体管或者所谓的漏极延伸(Drain-Extended)MOS是用于这些应用的惯用高电压器件。其工艺的优点在于能与VLSI工艺兼容并且容易与其他工艺结合。
对于高电压器件而言，其特有的“导通”电阻(″on″resistance)和击穿电压对于器件性能而言至关重要。LDMOS器件的设计目标在于减小“导通”电阻并仍保持高击穿电压。然而，这两个电器参数趋向具有矛盾的必备条件。
图1是高电压LDMOS器件1的示意图。在P衬底10中形成N阱11、P阱12以及P阱13。在P衬底10的上方形成栅极16和氧化物层161。在栅极16的侧壁上形成间隔层162。作为可选的工艺步骤可以在栅极16上进一步形成硅化物层163。在P阱12中形成N+区域14，并且在N阱11中形成另一N+区域15。N+区域14作为源极，而N+区域15作为漏极。栅极16、N+区域14以及N+区域15形成NMOS晶体管。形成浅沟槽隔离区(STI)17以隔离晶体管。为了承受施加到N+区域15(漏极)的高电压，在栅极16和N+区域15之间进一步形成浅沟槽隔离区18以避免电流泄漏或串扰(cross-talk)的问题。
图2和图3示出了制造浅沟槽隔离区18和栅极结构的工艺，其中该栅极结构包括LDMOS器件1中的氧化物层161、栅极16以及硅化物层163。在图2中，在衬底10中形成浅沟槽隔离区18，并且在衬底10上形成牺牲氧化物层(sacrificial oxide layer)20以避免可能由后续的离子注入引起的通道效应(channel effect)。在图3中，通过离子注入将衬底10转换成N阱11、N+区域14以及N+区域15。然后，移除牺牲氧化物层20，并且依次形成栅极氧化物层161、栅极16以及硅化物层163。通常地，采用具有过蚀刻百分比大约为20-30％的蚀刻技术移除牺牲氧化物层20以确保完全移除牺牲氧化物层20。例如，如果牺牲氧化物层20的厚度为110埃(angstroms)，确定将牺牲氧化物层20的深度蚀刻133埃的蚀刻时间。
考虑到施加至LDMOS的高电压，非常需要提高高击穿电压，但是仍需要保持或进一步改善低阻抗。
对于高电压器件而言，其特有的“导通”电阻(″on″resistance)和击穿电压对于器件性能而言至关重要。LDMOS器件的设计目标在于减小“导通”电阻并仍保持高击穿电压。然而，这两个电器参数趋向具有矛盾的必备条件。
图1是高电压LDMOS器件1的示意图。在P衬底10中形成N阱11、P阱12以及P阱13。在P衬底10的上方形成栅极16和氧化物层161。在栅极16的侧壁上形成间隔层162。作为可选的工艺步骤可以在栅极16上进一步形成硅化物层163。在P阱12中形成N+区域14，并且在N阱11中形成另一N+区域15。N+区域14作为源极，而N+区域15作为漏极。栅极16、N+区域14以及N+区域15形成NMOS晶体管。形成浅沟槽隔离区(STI)17以隔离晶体管。为了承受施加到N+区域15(漏极)的高电压，在栅极16和N+区域15之间进一步形成浅沟槽隔离区18以避免电流泄漏或串扰(cross-talk)的问题。
图2和图3示出了制造浅沟槽隔离区18和栅极结构的工艺，其中该栅极结构包括LDMOS器件1中的氧化物层161、栅极16以及硅化物层163。在图2中，在衬底10中形成浅沟槽隔离区18，并且在衬底10上形成牺牲氧化物层(sacrificial oxide layer)20以避免可能由后续的离子注入引起的通道效应(channel effect)。在图3中，通过离子注入将衬底10转换成N阱11、N+区域14以及N+区域15。然后，移除牺牲氧化物层20，并且依次形成栅极氧化物层161、栅极16以及硅化物层163。通常地，采用具有过蚀刻百分比大约为20-30％的蚀刻技术移除牺牲氧化物层20以确保完全移除牺牲氧化物层20。例如，如果牺牲氧化物层20的厚度为110埃(angstroms)，确定将牺牲氧化物层20的深度蚀刻133埃的蚀刻时间。
考虑到施加至LDMOS的高电压，非常需要提高高击穿电压，但是仍需要保持或进一步改善低阻抗。
发明内容
通过本发明优越的实施例所提供的一种LDMOS结构，可以增加阈值电压并且降低“导通”电阻，一般能够解决或克服上述或其他方面的技术问题，并且能够实现技术优点。换句话说，尽管这两个电器参数具有矛盾的必备条件，根据本发明的新的LDMOS结构不仅可以使“导通”电阻最小化，而且能够增加击穿电压。
根据本发明实施例提供一种横向扩散金属氧化物半导体(LDMOS)结构，其包括衬底，该衬底包括栅极、源极、漏极以及浅沟槽隔离区。在漏极和栅极之间形成承受施加到漏极的高电压(例如40V或50V)的浅沟槽隔离区，并且浅沟槽隔离区与半导体衬底结合形成凹陷，也就是说，浅沟槽隔离区是凹陷形。这样，浅沟槽隔离区的表面低于半导体衬底的表面。栅极包括位于浅沟槽隔离区上的第一部分和位于半导体衬底上的第二部分，并且第一部分的底部低于第二部分的底部；换句话说，栅极从浅沟槽隔离区的表面延伸至半导体衬底的表面，其中浅沟槽隔离区和半导体衬底之间具有一台阶。在一个实施例中，浅沟槽隔离区的表面比半导体衬底的表面低300～1500埃。
为了避免在形成源极和漏极的离子注入期间产生通道效应，在进行离子注入以前先形成牺牲氧化物层，并随后通过蚀刻移除该牺牲氧化物层。因为牺牲氧化物层和浅沟槽隔离区都由氧化硅材料构成，通过增加蚀刻牺牲氧化物层所需的蚀刻时间能够形成凹陷的浅沟槽隔离区。
关于LDMOS结构的更详细的制造工艺是，在半导体衬底中形成源极和漏极以前，先在具有浅沟槽隔离区的半导体衬底上形成牺牲氧化物层。通过具有较大百分比的过蚀刻对牺牲氧化物层和浅沟槽隔离区进行蚀刻，使得浅沟槽隔离区的表面低于半导体衬底的表面。此后，在半导体衬底上形成栅极。
前文所述较宽地概括了本发明的特征和技术优点，以使得下文中对本发明的详细描述更容易理解。随后将在下文描述本发明的附加技术特征和优点，该附加技术特征和优点构成本发明权利要求的主题。本领域普通技术人员能够理解的是，公开的概念和具体实施例能够很容易地用作修改或设计其他用于实现根据本发明的发明目的的结构或工艺的基础。本领域普通技术人员也能够在不脱离本发明的精神和范围的条件下实现随附权利要求中提出的等效构造。
根据本发明实施例提供一种横向扩散金属氧化物半导体(LDMOS)结构，其包括衬底，该衬底包括栅极、源极、漏极以及浅沟槽隔离区。在漏极和栅极之间形成承受施加到漏极的高电压(例如40V或50V)的浅沟槽隔离区，并且浅沟槽隔离区与半导体衬底结合形成凹陷，也就是说，浅沟槽隔离区是凹陷形。这样，浅沟槽隔离区的表面低于半导体衬底的表面。栅极包括位于浅沟槽隔离区上的第一部分和位于半导体衬底上的第二部分，并且第一部分的底部低于第二部分的底部；换句话说，栅极从浅沟槽隔离区的表面延伸至半导体衬底的表面，其中浅沟槽隔离区和半导体衬底之间具有一台阶。在一个实施例中，浅沟槽隔离区的表面比半导体衬底的表面低300～1500埃。
为了避免在形成源极和漏极的离子注入期间产生通道效应，在进行离子注入以前先形成牺牲氧化物层，并随后通过蚀刻移除该牺牲氧化物层。因为牺牲氧化物层和浅沟槽隔离区都由氧化硅材料构成，通过增加蚀刻牺牲氧化物层所需的蚀刻时间能够形成凹陷的浅沟槽隔离区。
关于LDMOS结构的更详细的制造工艺是，在半导体衬底中形成源极和漏极以前，先在具有浅沟槽隔离区的半导体衬底上形成牺牲氧化物层。通过具有较大百分比的过蚀刻对牺牲氧化物层和浅沟槽隔离区进行蚀刻，使得浅沟槽隔离区的表面低于半导体衬底的表面。此后，在半导体衬底上形成栅极。
前文所述较宽地概括了本发明的特征和技术优点，以使得下文中对本发明的详细描述更容易理解。随后将在下文描述本发明的附加技术特征和优点，该附加技术特征和优点构成本发明权利要求的主题。本领域普通技术人员能够理解的是，公开的概念和具体实施例能够很容易地用作修改或设计其他用于实现根据本发明的发明目的的结构或工艺的基础。本领域普通技术人员也能够在不脱离本发明的精神和范围的条件下实现随附权利要求中提出的等效构造。
附图说明
基于阅读下文描述并参考随附附图，本发明的优点可以变得更加明显，其中：
图1为现有的LDMOS结构的示意图；
图2和图3为现有制造LDMOS结构的工艺的示意图；
图4至图7为根据本发明实施例的LDMOS制造工艺的示意图；
图8为现有技术和本发明中LDMOS的击穿电压的示意图；以及
图9为现有技术和本发明中LDMOS的“导通”电阻的示意图。
图1为现有的LDMOS结构的示意图；
图2和图3为现有制造LDMOS结构的工艺的示意图；
图4至图7为根据本发明实施例的LDMOS制造工艺的示意图；
图8为现有技术和本发明中LDMOS的击穿电压的示意图；以及
图9为现有技术和本发明中LDMOS的“导通”电阻的示意图。
具体实施方式
下文将详细描述本发明优选实施例的制造和使用方法。然而，可以得到启发的是本发明提供许多可应用的发明观念，这些发明观念能够体现于具体上下文的多种内容中。所讨论的具体实施例仅仅用于说明制造和使用本发明的具体方式，并非用于限制本发明的保护范围。
本发明将通过具体上下文中的优选实施例，也就是LDMOS结构，进行描述。然而，本发明的原理一般也可以应用于其他具有类似构造方式和集成电路的半导体器件中。
图4至图6为根据本发明实施例的高电压区域内的LDMOS工艺的示意图。在图4中，采用光刻、干蚀刻以及电介质沉积工艺在半导体衬底40中形成浅沟槽隔离区48。干蚀刻法可以是反应蚀刻法或等离子体蚀刻法，反应蚀刻法或等离子体蚀刻法为本领域技术人员众所周知且广泛接收的惯用方法。半导体衬底40包括浅沟槽隔离区48，采用传统工艺，例如低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或者高密度等离子体化学气相沉积(HDP CVD)的氧化物填充浅沟槽形成该浅沟槽隔离区48。采用例如在连续的注入工艺中用于保护衬底40的热氧化法(thermaloxidation)在半导体衬底40上形成牺牲氧化物层50。热氧化法优选地通过在高温熔炉中进行以形成牺牲氧化物层50，也就是热生长氧化物层(thermalgrowth oxide layer)。
在图5中，对半导体衬底40进行注入以在半导体衬底40中形成N阱41、N+区域44以及N+区域45。在本实施例中，对构造LDMOS晶体管(例如N型MOS)的工艺进行说明和描述。需要注意的是，这里描述的工艺一般可以等效应用于其他类型的晶体管。典型地，将砷离子注入衬底40中以形成晶体管的N型区域41、44和45。也可以采用其他类型的离子(例如锑离子和磷离子)以形成N型区域41、44和45。
在图6中，既可以采用干蚀刻法也可以采用湿蚀刻法移除牺牲氧化物层50。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。为了确保完全移除牺牲氧化物层50，有意地在浅沟槽隔离区48上形成凹陷(recess)。因此，增加了移除牺牲氧化物层50的蚀刻时间。这样，浅沟槽隔离区48(STI氧化物)产生凹陷；也就是在浅沟槽隔离区48和半导体衬底40之间形成台阶。
在一个实施例中，牺牲氧化物层50的厚度大约为110埃，并且确定蚀刻牺牲氧化物层50至500埃的等级，也就是过蚀刻百分比(over-etchingpercentage)在300～400％之间，所需的蚀刻时间。因为浅沟槽隔离区48由硅氧化物构成，所以当移除牺牲氧化物层50时也将蚀刻浅沟槽隔离区48。结果，浅沟槽隔离区48的表面低于N阱41或半导体衬底40的表面，使得浅沟槽隔离区48为凹陷形。在一个实施例中，浅沟槽隔离区48的顶部比半导体衬底40的顶部低300～1500埃。在采用干蚀刻法的方案中，大多数蚀刻器配备有端点系统(endpoint systems)以探测将蚀刻层完全移除的定时(timing)。因此，本领域普通技术人员能够在端点系统中直接确定过蚀刻百分比而不用人工计算蚀刻时间。端点系统能够更精确地控制过蚀刻时间，并且自发地计算实际的过蚀刻时间以覆盖(cover)晶片的工艺变化。需要注意的是，300～400％的过蚀刻百分比仅仅用于举例说明，本领域普通技术人员可以根据不同的工艺或设计改变实际的过蚀刻百分比。
在图7中，采用本领域普通技术人员公知的方法在N阱41和浅沟槽隔离区48的表面上形成氧化物层46、栅极47以及硅化物层51。举例来说，首先采用例如CVD工艺依次沉积氧化物层46、栅极47以及硅化物层51，并且采用各向异性蚀刻法图案化氧化物层46、栅极47以及硅化物层51。然后，通过沉积电介质(例如氧化物或氮化物)并且在沉积处通过各向异性蚀刻在栅极结构的两侧形成间隔层49。该间隔层49在朝向硅化物层51的顶部方向上逐渐变窄(taper)。在这个实施例中，氧化物层46的厚度为300埃，栅极47为多晶硅栅极，以及硅化物层51可以由0.25μm工艺的硅化钛或0.18μm工艺的硅化铜构成。显然，栅极47包括位于浅沟槽隔离区48上的第一部分和位于半导体衬底40上的第二部分，并且第一部分的底部低于第二部分的底部。换句话说，栅极47从浅沟槽隔离区的表面延伸至半导体衬底的表面，其中浅沟槽隔离区和半导体衬底之间具有台阶。
根据本发明的优先实施例，位于浅沟槽隔离区上的栅极47的底部低于N阱41的顶部大约300～1500埃。因为在栅极47的下面形成氧化物层46，所以栅极47的底部和半导体衬底40的顶部之间的距离略微小于浅沟槽隔离区48的顶部和半导体衬底40的顶部之间的距离。
至于当前的LDMOS设计，采用氮化硅层覆盖低压区内的浅沟槽隔离区，仅仅在高电压区内形成凹陷的浅沟槽隔离区并且当移除牺牲氧化物层时保护位于低压区内的浅沟槽隔离区。
图8为现有技术与本发明中击穿电压的比较示意图。在栅极电压VG等于0V，源极电压Vs等于GND，体电压(bulk voltage)Vb等于GND，并且漏极电压VD逐渐增加的条件下测量击穿电压BVdss。可以发现，根据本发明的LDMOS的击穿电压比现有技术的LDMOS的击穿电压增加了8％。
图9为现有技术与本发明的LDMOS I-V曲线的比较示意图。在VG等于Vcc并且VD等于0.1V的条件下测量电流ID。因为“导通”电阻与VD/ID成比例，所以能够通过VD和ID获得“导通”电阻。根据本发明的“导通”电阻比现有技术的“导通”电阻降低约10％。
因此，根据本发明的LDMOS结构的新的设计不仅减小了“导通”电阻，而且增加了击穿电压。此外，因为通过简单的延长蚀刻牺牲氧化物层的时间形成凹陷的浅沟槽隔离区，所以不需要附加光刻步骤。换句话说，在不通过额外的光刻掩模条件下能够提高LDMOS性能，并且因此不增加制造成本。
同样，尽管详细描述了本发明及其优点，可以理解的是在不脱离本发明精神和范围的条件下可以做出随附权利要求中定义的各种变化、替换和改造。例如，上文讨论的许多工艺能够应用于不同的方法中并且能够被其他工艺替代，或者与其他工艺结合使用。
此外，本发明的保护范围并不限于在说明书中描述的工艺、器械、产品、合成物、手段、方法以及步骤的具体实施例。作为本领域普通技术人员可以从本发明公开内容得到启示的是根据本发明采用现有的或以后可能产生的，能够基本完成本发明实施例的相同功能或基本实现本发明实施例中的相同技术效果的工艺、器械、产品、合成物、手段、方法以及步骤。因此，随附权利要求可以将上述工艺、器械、产品、合成物、手段、方法以及步骤包括在其保护范围内。
本发明将通过具体上下文中的优选实施例，也就是LDMOS结构，进行描述。然而，本发明的原理一般也可以应用于其他具有类似构造方式和集成电路的半导体器件中。
图4至图6为根据本发明实施例的高电压区域内的LDMOS工艺的示意图。在图4中，采用光刻、干蚀刻以及电介质沉积工艺在半导体衬底40中形成浅沟槽隔离区48。干蚀刻法可以是反应蚀刻法或等离子体蚀刻法，反应蚀刻法或等离子体蚀刻法为本领域技术人员众所周知且广泛接收的惯用方法。半导体衬底40包括浅沟槽隔离区48，采用传统工艺，例如低压化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或者高密度等离子体化学气相沉积(HDP CVD)的氧化物填充浅沟槽形成该浅沟槽隔离区48。采用例如在连续的注入工艺中用于保护衬底40的热氧化法(thermaloxidation)在半导体衬底40上形成牺牲氧化物层50。热氧化法优选地通过在高温熔炉中进行以形成牺牲氧化物层50，也就是热生长氧化物层(thermalgrowth oxide layer)。
在图5中，对半导体衬底40进行注入以在半导体衬底40中形成N阱41、N+区域44以及N+区域45。在本实施例中，对构造LDMOS晶体管(例如N型MOS)的工艺进行说明和描述。需要注意的是，这里描述的工艺一般可以等效应用于其他类型的晶体管。典型地，将砷离子注入衬底40中以形成晶体管的N型区域41、44和45。也可以采用其他类型的离子(例如锑离子和磷离子)以形成N型区域41、44和45。
在图6中，既可以采用干蚀刻法也可以采用湿蚀刻法移除牺牲氧化物层50。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。为了确保完全移除牺牲氧化物层50，有意地在浅沟槽隔离区48上形成凹陷(recess)。因此，增加了移除牺牲氧化物层50的蚀刻时间。这样，浅沟槽隔离区48(STI氧化物)产生凹陷；也就是在浅沟槽隔离区48和半导体衬底40之间形成台阶。
在一个实施例中，牺牲氧化物层50的厚度大约为110埃，并且确定蚀刻牺牲氧化物层50至500埃的等级，也就是过蚀刻百分比(over-etchingpercentage)在300～400％之间，所需的蚀刻时间。因为浅沟槽隔离区48由硅氧化物构成，所以当移除牺牲氧化物层50时也将蚀刻浅沟槽隔离区48。结果，浅沟槽隔离区48的表面低于N阱41或半导体衬底40的表面，使得浅沟槽隔离区48为凹陷形。在一个实施例中，浅沟槽隔离区48的顶部比半导体衬底40的顶部低300～1500埃。在采用干蚀刻法的方案中，大多数蚀刻器配备有端点系统(endpoint systems)以探测将蚀刻层完全移除的定时(timing)。因此，本领域普通技术人员能够在端点系统中直接确定过蚀刻百分比而不用人工计算蚀刻时间。端点系统能够更精确地控制过蚀刻时间，并且自发地计算实际的过蚀刻时间以覆盖(cover)晶片的工艺变化。需要注意的是，300～400％的过蚀刻百分比仅仅用于举例说明，本领域普通技术人员可以根据不同的工艺或设计改变实际的过蚀刻百分比。
在图7中，采用本领域普通技术人员公知的方法在N阱41和浅沟槽隔离区48的表面上形成氧化物层46、栅极47以及硅化物层51。举例来说，首先采用例如CVD工艺依次沉积氧化物层46、栅极47以及硅化物层51，并且采用各向异性蚀刻法图案化氧化物层46、栅极47以及硅化物层51。然后，通过沉积电介质(例如氧化物或氮化物)并且在沉积处通过各向异性蚀刻在栅极结构的两侧形成间隔层49。该间隔层49在朝向硅化物层51的顶部方向上逐渐变窄(taper)。在这个实施例中，氧化物层46的厚度为300埃，栅极47为多晶硅栅极，以及硅化物层51可以由0.25μm工艺的硅化钛或0.18μm工艺的硅化铜构成。显然，栅极47包括位于浅沟槽隔离区48上的第一部分和位于半导体衬底40上的第二部分，并且第一部分的底部低于第二部分的底部。换句话说，栅极47从浅沟槽隔离区的表面延伸至半导体衬底的表面，其中浅沟槽隔离区和半导体衬底之间具有台阶。
根据本发明的优先实施例，位于浅沟槽隔离区上的栅极47的底部低于N阱41的顶部大约300～1500埃。因为在栅极47的下面形成氧化物层46，所以栅极47的底部和半导体衬底40的顶部之间的距离略微小于浅沟槽隔离区48的顶部和半导体衬底40的顶部之间的距离。
至于当前的LDMOS设计，采用氮化硅层覆盖低压区内的浅沟槽隔离区，仅仅在高电压区内形成凹陷的浅沟槽隔离区并且当移除牺牲氧化物层时保护位于低压区内的浅沟槽隔离区。
图8为现有技术与本发明中击穿电压的比较示意图。在栅极电压VG等于0V，源极电压Vs等于GND，体电压(bulk voltage)Vb等于GND，并且漏极电压VD逐渐增加的条件下测量击穿电压BVdss。可以发现，根据本发明的LDMOS的击穿电压比现有技术的LDMOS的击穿电压增加了8％。
图9为现有技术与本发明的LDMOS I-V曲线的比较示意图。在VG等于Vcc并且VD等于0.1V的条件下测量电流ID。因为“导通”电阻与VD/ID成比例，所以能够通过VD和ID获得“导通”电阻。根据本发明的“导通”电阻比现有技术的“导通”电阻降低约10％。
因此，根据本发明的LDMOS结构的新的设计不仅减小了“导通”电阻，而且增加了击穿电压。此外，因为通过简单的延长蚀刻牺牲氧化物层的时间形成凹陷的浅沟槽隔离区，所以不需要附加光刻步骤。换句话说，在不通过额外的光刻掩模条件下能够提高LDMOS性能，并且因此不增加制造成本。
同样，尽管详细描述了本发明及其优点，可以理解的是在不脱离本发明精神和范围的条件下可以做出随附权利要求中定义的各种变化、替换和改造。例如，上文讨论的许多工艺能够应用于不同的方法中并且能够被其他工艺替代，或者与其他工艺结合使用。
此外，本发明的保护范围并不限于在说明书中描述的工艺、器械、产品、合成物、手段、方法以及步骤的具体实施例。作为本领域普通技术人员可以从本发明公开内容得到启示的是根据本发明采用现有的或以后可能产生的，能够基本完成本发明实施例的相同功能或基本实现本发明实施例中的相同技术效果的工艺、器械、产品、合成物、手段、方法以及步骤。因此，随附权利要求可以将上述工艺、器械、产品、合成物、手段、方法以及步骤包括在其保护范围内。