半导体器件

摘要

本发明的课题是，提供防止了用于进行电源线的桥式整流的半导体元件遭到破坏的功率集成电路器件。本发明制成了将HNMOS晶体管(4)的漏电极与NMOS晶体管(21)的栅电极连接，经电阻(32)对NMOS晶体管(21)的漏电极施加逻辑电路电压VCC，对NMOS晶体管(21)的源电极施加接地电位的结构。于是，借助于用接口电路(1)监测NMOS晶体管(21)的漏电位V2，间接地监测了电位VS。

权利要求

1.一种半导体器件，对串联连接的、插在高电位的主电源电位与低电位的主电源电位之间的第一和第二开关器件进行驱动控制，其特征在于，具备：高电位部，包含对在上述第一和第二开关器件中成为高电位侧开关器件的导通/非导通进行控制的控制部；

低电位侧逻辑电路，设置在以上述低电位的主电源电位为基准进行工作的低电位部上，并根据从外部施加的信号，生成具有表示上述高电位侧开关器件导通的第一状态和表示上述高电位侧开关器件非导通的第二状态的控制信号，同时根据上述控制信号，对应于上述第一和第二状态，产生第一和第二脉冲信号；

第一和第二电平移位部，将上述第一和第二脉冲信号向上述高电位部进行电平移位，并分别得到第一和第二电平移位结束脉冲信号；以及电压检测元件，配置在上述低电位部上，并用于在上述第一及第二电平移位部内，检测至少一方的输出线的电位，将根据该电位的逻辑值提供给上述低电位侧逻辑电路，来控制上述低电位侧逻辑电路的工作，上述电压检测元件由

把在元件工作时形成沟道区的半导体区的上部设置的场氧化膜或层间绝缘膜中至少一方作为栅绝缘膜，并且把在上述栅绝缘膜上设置的上述输出线作为栅电极的至少一个MOS晶体管构成，上述至少一个MOS晶体管包含并联连接的多个MOS晶体管，上述多个MOS晶体管的各自的阈值电压不同。

2.一种半导体器件，对串联连接的、插在高电位的主电源电位与低电位的主电源电位之间的第一和第二开关器件进行驱动控制，其特征在于，具备：高电位部，包含对在上述第一和第二开关器件中成为高电位侧开关器件的导通/非导通进行控制的控制部；

逆电平移位部，将上述高电位部的信号进行电平移位，并提供给以上述低电位的主电源电位为基准进行工作的低电位侧逻辑电路；以及电压检测元件，配置在上述高电位部上，并检测上述逆电平移位部的输出线的电位，将根据该电位的逻辑值提供给上述控制部，来控制上述高电位侧开关器件的导通/非导通，上述电压检测元件由把在元件工作时形成沟道区的半导体区的上部设置的场氧化膜或层间绝缘膜中至少一方作为栅绝缘膜，并且把在上述栅绝缘膜上设置的上述输出线作为栅电极的至少一个MOS晶体管构成，上述至少一个MOS晶体管包含并联连接的多个MOS晶体管，上述多个MOS晶体管的各自的阈值电压不同。

3.一种半导体器件，对串联连接的、插在高电位的主电源电位与低电位的主电源电位之间的第一和第二开关器件进行驱动控制，其特征在于，具备：高电位部，包含对在上述第一和第二开关器件中成为高电位侧开关器件的导通/非导通进行控制的控制部；

低电位侧逻辑电路，设置在以上述低电位的主电源电位为基准进行工作的低电位部上，并根据从外部施加的信号，生成具有表示上述高电位侧开关器件导通的第一状态和表示上述高电位侧开关器件非导通的第二状态的控制信号，同时根据上述控制信号，对应于上述第一和第二状态，产生第一和第二脉冲信号；以及电压检测元件，设置在上述低电位部上，并用来检测从上述高电位部延伸的、输出上述高电位的主电源电位的输出线的电位，将根据该电位的逻辑值提供给上述低电位侧逻辑电路，来控制上述低电位侧逻辑电路的工作，上述电压检测元件由

把在元件工作时形成沟道区的半导体区的上部设置的场氧化膜或层间绝缘膜中至少一方作为栅绝缘膜，并且把在上述栅绝缘膜上设置的上述输出线作为栅电极的至少一个MOS晶体管构成，上述至少一个MOS晶体管包含并联连接的多个MOS晶体管，上述多个MOS晶体管的各自的阈值电压不同。

4.一种半导体器件，对串联连接的、插在高电位的主电源电位与低电位的主电源电位之间的第一和第二开关器件进行驱动控制，其特征在于，具备：高电位部，包含对在上述第一和第二开关器件中成为高电位侧开关器件的导通/非导通进行控制的控制部；以及电压检测元件，设置在上述高电位部上，插在上述高电位的主电源电位与上述第一和第二开关器件的连接节点之间，检测上述第一和第二开关器件的连接节点的电位，将根据该电位的逻辑值提供给上述控制部，来控制上述高电位侧开关器件的导通/非导通，上述电压检测元件包含利用从输出上述低电位的主电源电位的上述低电位部延伸的输出线的电位，控制其导通/非导通的至少一个MOS晶体管，上述至少一个MOS晶体管

把在元件工作时形成沟道区的半导体区的上部设置的场氧化膜或层间绝缘膜中至少一方作为栅绝缘膜，并且把在上述栅绝缘膜上设置的上述输出线作为栅电极，上述至少一个MOS晶体管包含并联连接的多个MOS晶体管，上述多个MOS晶体管的各自的阈值电压不同。

5.根据权利要求1～4中任一项所述的半导体器件，其特征在于，上述多个MOS晶体管的各自的上述栅绝缘膜的厚度不同。

6.根据权利要求5所述的半导体器件，其特征在于，

上述多个MOS晶体管的各自的上述栅绝缘膜上设置的各上述栅电极的材质不同。

7.根据权利要求5所述的半导体器件，其特征在于，

上述多个MOS晶体管的各自的上述栅绝缘膜上设置的各上述栅电极的材质相同，并具有一体化结构。

8.根据权利要求1～4中任一项所述的半导体器件，其特征在于，上述多个MOS晶体管的各自的上述沟道区的杂质浓度不同。

说明书

半导体器件

[0001] 本申请是下述申请的分案申请：

[0002] 发明名称：半导体器件

[0003] 申请日：2004年4月23日

[0004] 申请号：200410035107.6

技术领域

[0005] 本发明涉及半导体器件，特别是涉及高耐压的功率集成电路器件。

背景技术

[0006] 功率集成电路器件(HVIC：高压IC)是在以电动机控制为首的机电领域中，为求得高性能、低成本而不可或缺的器件。

[0007] 例如，HVIC可以被用作为了进行电源线的桥式整流而使用的IGBT(绝缘栅型双极晶体管)等功率晶体管的栅驱动电路。在该HVIC中，当高电位侧(高侧)和低电位侧(低侧)的IGBT同时处于开态(称为发射穿通(Shoot-through)现象)时，桥臂(电源线)之间呈短路状态，大的电流流过IGBT，IGBT遭到损坏。

[0008] 为防止这种现象发生，对HVIC进行控制，使得高电位侧的栅驱动器输出与低电位侧的栅驱动器输出互补地进行输出，可是，由于实际上并未对栅驱动器的输出进行监测，所以例如当在从高电位侧的栅驱动器输出的状态(高电位侧IGBT处于开态)下由负载等的故障引起高电位侧IGBT与低电位侧IGBT的连接节点的电位(称为电位VS)与接地电位(GND)短路(接地故障)时，高电位侧IGBT呈短路状态，因而必须立即关断，但是，因为HVIC不能判断电位VS成为GND，故而高电位侧的栅驱动器仍继续进行输出。

[0009] 为防止这种现象发生，如简单地考虑，只要监测该电位VS就可以了，但是，由于电位VS通常为数百伏，因而不可能在HVIC内部监测该电位。

[0010] 例如，在特许文献1中公开了检测在高电位侧IGBT的发射极端子与GND短路时的过载电流、根据该检测信号对高电位侧IGBT进行控制的结构，但是，利用该方法，将控制信号施加给高电位侧IGBT需要经历一定的时间，由于在此期间持续呈短路状态，所以必须将高电位侧IGBT制成可以在一定时间内承受短路状态的结构，这成为制造成本升高的主要原因。

[0011] 特许文献1

[0012] 特开平9-172358号公报(第6～7栏，图1～3)

发明内容

[0013] 为了解决上述问题而实施了本发明，其目的在于提供防止用于进行电源线的桥式整流的半导体元件受到破坏的功率集成电路器件。

[0014] 本发明的第1方面所述的半导体器件是对串联连接的、插入在高电位的主电源电位与低电位的主电源电位之间的第1和第2开关器件进行驱动控制的半导体器件，它具备：高电位部，该高电位部包含对上述第1和第2开关器件中高电位侧开关器件的导通/非导通进行控制的控制部；低电位侧逻辑电路，该低电位侧逻辑电路设置在以上述低电位的主电源电位为基准进行工作的低电位部、根据从外部施加的信号生成具有表示上述高电位侧开关器件导通的第1状态和表示上述高电位侧开关器件非导通的第2状态的控制信号，并且根据上述控制信号与上述第1和第2状态对应地产生第1和第2脉冲信号；第1和第2电平移位部，该第1和第2电平移位部将上述第1和第2脉冲信号向上述高电位部进行电平移位，分别得到第1和第2电平移位完毕的脉冲信号；以及电压检测元件，该电压检测元件设置在上述低电位部，用来检测上述第1和第2电平移位部中至少一方的输出线的电位、根据该电位对上述低电位侧逻辑电路赋予逻辑值、从而对上述低电位侧逻辑电路的工作进行控制。

[0015] 本发明的第2方面所述的半导体器件是对串联连接的、插入在高电位的主电源电位与低电位的主电源电位之间的第1和第2开关器件进行驱动控制的半导体器件，它具备：高电位部，该高电位部包含对上述第1和第2开关器件中的高电位侧开关器件的导通/非导通进行控制的控制部；逆电平移位部，该逆电平移位部将上述高电位部的信号进行电平移位，并将其施加至以上述低电位的主电源电位为基准进行工作的低电位侧逻辑电路；以及电压检测元件，该电压检测元件设置在上述高电位部，用来检测上述逆电平移位部的输出线的电位、根据该电位对上述控制部赋予逻辑值、从而对上述高电位侧开关器件的导通/非导通进行控制。

[0016] 本发明的第3方面所述的半导体器件是对串联连接的、插入在高电位的主电源电位与低电位的主电源电位之间的第1和第2开关器件进行驱动控制的半导体器件，它具备：高电位部，该高电位部包含对上述第1和第2开关器件中高电位侧开关器件的导通/非导通进行控制的控制部；低电位侧逻辑电路，该低电位侧逻辑电路设置在以上述低电位的主电源电位为基准进行工作的低电位部、根据从外部施加的信号生成具有表示上述高电位侧开关器件导通的第1状态和表示上述高电位侧开关器件非导通的第2状态的控制信号，并且根据上述控制信号与上述第1和第2状态对应地产生第1和第2脉冲信号；以及电压检测元件，该电压检测元件设置在上述低电位部，用来检测从上述高电位部延伸的、输出上述高电位的主电源电位的输出线的电位、根据该电位对上述低电位侧逻辑电路赋予逻辑值、从而对上述低电位侧逻辑电路的工作进行控制。

[0017] 本发明的第5方面所述的半导体器件是对串联连接的、插入在高电位的主电源电位与低电位的主电源电位之间的第1和第2开关器件进行驱动控制的半导体器件，它具备：高电位部，该高电位部包含对上述第1和第2开关器件中高电位侧开关器件的导通/非导通进行控制的控制部；以及电压检测元件，该电压检测元件，设置在上述高电位部，插入在上述高电位的主电源电位与上述第1和第2开关器件的连接节点之间，检测上述第1和第
2开关器件的连接节点的电位、根据该电位对上述控制部赋予逻辑值、从而对上述高电位侧开关器件的导通/非导通进行控制，上述电压检测元件是利用从输出上述低电位的主电源电位的上述低电位部延伸的输出线的电位控制其导通/非导通的至少1个MOS晶体管。

附图说明

[0018] 图1是说明本发明实施例1的HVIC的电路结构的图。

[0019] 图2是说明本发明实施例1的HVIC的工作的时序图。

[0020] 图3是说明本发明实施例1的HVIC的工作的时序图。

[0021] 图4是说明本发明实施例1的HVIC的结构的平面图。

[0022] 图5是说明本发明实施例1的HVIC的结构的剖面图。

[0023] 图6是说明本发明实施例1的HVIC的电压检测元件的结构的平面图。

[0024] 图7是说明本发明实施例1的HVIC的电压检测元件的结构的剖面图。

[0025] 图8是说明本发明实施例1的HVIC的第2变例的电路结构的图。

[0026] 图9是说明大多数逻辑电路的工作的图。

[0027] 图10是说明本发明实施例1的HVIC的第3变例的电路结构的图。

[0028] 图11是说明本发明实施例1的HVIC的第3变例的电压检测元件的结构的平面图。

[0029] 图12是说明本发明实施例1的HVIC的第3变例的电压检测元件的结构的剖面图。

[0030] 图13是说明本发明实施例1的HVIC的第3变例的电压检测元件的结构的剖面图。

[0031] 图14是说明本发明实施例1的HVIC的第4变例的电路结构的图。

[0032] 图15是说明本发明实施例1的HVIC的第4变例的电压检测元件的结构的平面图。

[0033] 图16是说明本发明实施例1的HVIC的第4变例的电压检测元件的结构的剖面图。

[0034] 图17是说明本发明实施例1的HVIC的第4变例的电压检测元件的工作的图。

[0035] 图18是说明本发明实施例1的HVIC的第4变例的电压检测元件的结构的剖面图。

[0036] 图19是说明本发明实施例1的HVIC的第4变例的电压检测元件的结构的剖面图。

[0037] 图20是说明本发明实施例1的HVIC的第5变例的电压检测元件的结构的平面图。

[0038] 图21是说明本发明实施例1的HVIC的第5变例的电压检测元件的结构的剖面图。

[0039] 图22是说明本发明实施例1的HVIC的第5变例的电压检测元件的工作的图。

[0040] 图23是说明本发明实施例1的HVIC的第5变例的电路结构的图。

[0041] 图24是说明偏置电压输出电路的结构的图。

[0042] 图25是说明本发明实施例2的HVIC的电路结构的图。

[0043] 图26是说明本发明实施例2的HVIC的结构的平面图。

[0044] 图27是说明本发明实施例2的HVIC的结构的剖面图。

[0045] 图28是说明本发明实施例3的HVIC的电路结构的图。

[0046] 图29是说明本发明实施例3的HVIC的结构的平面图。

[0047] 图30是说明本发明实施例3的HVIC的结构的剖面图。

[0048] 图31是说明本发明实施例4的HVIC的电路结构的图。

[0049] 图32是说明本发明实施例4的HVIC的结构的平面图。

[0050] 图33是说明本发明实施例4的HVIC的结构的剖面图。

具体实施方式

[0051] A.实施例1

[0052] A-1.器件结构

[0053] 在图1中作为本发明的实施例1示出了功率集成电路器件(HVIC)100的结构。

[0054] 在图1中，IGBT(绝缘栅型双极晶体管)等功率器件12和13以“图腾柱”方式连接在高电位(HV)侧电源线与低电位(接地电位GND)侧电源线之间，构成半桥型功率器件。另外，续流二极管D1和D2分别与功率器件12和13反向并联连接。然后，负载(电动机等电感型负载)与功率器件12和功率器件13的连接点N1连接。

[0055] 在图1中，功率器件12是以它与功率器件13的连接点N1的电位为基准，在该基准电位与高电位侧电源线(HV)之间进行开关工作的器件，称为高电位侧功率器件。

[0056] 另外，功率器件13是以接地电位为基准，在该基准电位与连接点N1的电位之间进行开关工作的器件，称为低电位侧功率器件。

[0057] 因此，图1所示的HVIC 100被区分为高电位侧功率器件驱动电路HD和低电位侧功率器件驱动电路LD。

[0058] 高电位侧功率器件驱动电路HD是具有各自的源电极分别与成为该驱动电路的电源的电容器10的2个电极连接、构成互补型MOS晶体管(CMOS晶体管)的PMOS晶体管24和NMOS晶体管25，借助于互补地将PMOS晶体管24和NMOS晶体管25导通、关断来对功率器件12进行开关的电路。另外，将PMOS晶体管24与NMOS晶体管25的连接点的电压称为高电位侧输出电压(或控制信号)HO。

[0059] 另外，为了驱动PMOS晶体管24和NMOS晶体管25，高电位侧功率器件驱动电路HD具有响应于由接口电路1施加的、以接地电位为基准而产生的脉冲状控制信号S1(具有第1状态和第2状态2个电位状态)的正的和负的电平转换，产生脉冲状的导通信号S2和关断信号S3的脉冲发生电路3。另外，接口电路1根据由设置在外部的微型计算机等施加的高电位侧控制信号(HIN)和低电位侧控制信号(LIN)分别生成控制信号S1和S0。另外，虽未图示，HVIC 100还具有接受从高电位侧进行逆电平移位而传送来的信号，并将该信号输出到外部的功能。另外，脉冲发生电路3也称单拍脉冲发生电路。另外，有时也将接口电路
1和脉冲发生电路3合在一起总称为低电位侧逻辑电路。

[0060] 脉冲发生电路3的2个输出端与作为电平移位晶体管的高耐压N沟道型场效应晶体管(称HNMOS晶体管)4和5的栅电极连接。于是，导通信号S2被施加至HNMOS晶体管4的栅电极，关断信号S3被施加至HNMOS晶体管5的栅电极。

[0061] HNMOS晶体管4和5的漏电极分别与电阻29和30的一端连接，同时与逻辑滤波器8的输入端连接，逻辑滤波器8的输出端与反转输入SR触发电路9的置位输入端和复位输入端连接。这里，逻辑滤波器8是用于防止反转输入SR触发电路9的误动作的滤波电路，由逻辑门构成。

[0062] 反转输入SR触发电路9的Q输出端与PMOS晶体管24和NMOS晶体管25的栅电极连接。

[0063] 另外，电阻29和30的另一端与PMOS晶体管24的源电极侧，即电容器10的一个电极(将其电位称为高电位侧浮动电源绝对电位VB)连接。另外，PMOS晶体管24的漏电极，即电容器10的另一个电极(将其电位称为高电位侧浮动电源偏移电位VS)与连接点N1连接。

[0064] 另外，用于对电容器10提供逻辑电路电压VCC的直流电源41与HVIC 100连接，直流电源41的正极经限流电阻43与高耐压二极管31的正极连接。然后，高耐压二极管31的负极与电容器10的一个电极(即PMOS晶体管24的源电极侧)连接。

[0065] 高电位侧功率器件驱动电路HD利用在电容器10中积累的电荷，即逻辑电路电压VCC进行工作，当在电容器10中积累的电荷减少至不能维持逻辑电路电压VCC的程度时，从直流电源41经高耐压二极管31供给电荷，恢复逻辑电路电压VCC。另外，供给接口电路1的工作电源电压VDD的直流电源42也与HVIC 100连接。

[0066] 低电位侧功率器件驱动电路LD是具有串联连接在成为该驱动电路的电源的电容器11的2个电极之间的PMOS晶体管27和NMOS晶体管28，借助于互补地使PMOS晶体管27和NMOS晶体管28导通、关断来对功率器件13进行开关的电路。这里，称PMOS晶体管
27与NMOS晶体管28的连接点的电压为低电位侧输出电压或控制信号LO。

[0067] 另外，PMOS晶体管27和NMOS晶体管28被由接口电路1施加的控制信号S0控制，而高电位侧功率器件驱动电路HD由于如上所述经复杂的路径进行传递，所以对输入产生了约数十ns的延迟。因此，电路被设计成借助于经延迟电路DL对低电位侧功率器件驱动电路LD施加控制信号S0，使其与高电位侧功率器件驱动电路HD具有相同的输入延迟。

[0068] 这里，发明人注意到在上述的HVIC 100中，可以将HNMOS晶体管4和5的漏电极的电位V1和V11视为与电位VS大致相等，着眼于此，便产生了通过监测电位V1和V11来检测电位VS的技术思想。

[0069] 即，对于电位VS从接地电位电平变化到数百伏特，作为电位VS+VCC的电位VB随电位VS而变化。逻辑电路电压VCC一般被设计为5～20V的恒定电压，由于此值比电位VS的变动幅度小，所以电位VS与电位VB(即电位V1和V11)大致相等，因而可以说监测电位V1和V11与监测电位VS基本上是等效的。

[0070] 本发明按照上述技术思想对图1所示的HVIC 100，制成了将HNMOS晶体管4的漏电极与NMOS晶体管21的栅电极连接，经电阻32对NMOS晶体管21的漏电极施加逻辑电路电压VCC，对NMOS晶体管21的源电极施加接地电位的结构。这样，形成了借助于用接口电路1监测NMOS晶体管21的漏电位V2，间接地监测电位VS的结构。

[0071] A-2.器件的工作

[0072] 下面利用图2所示的时序图说明HVIC 100通常时的工作。另外，由于低电位侧功率器件驱动电路LD的工作与现有器件的相同，所以以下以高电位侧功率器件驱动电路HD的工作为中心进行说明。

[0073] 在图2中，响应于脉冲状控制信号S1从负(GND)到正(VDD)和从正(VDD)到负(GND)的电平转换，脉冲发生电路3依次产生单拍脉冲作为导通信号S2和关断信号S3。

[0074] 首先，作为导通信号S2，施加转换到“H(高电位，即VCC)”的脉冲信号。这时，关断信号S3为“L(低电位，即GND)”状态，借助于导通信号S2，HNMOS晶体管4导通。另外。HNMOS晶体管5为关态。

[0075] 据此，在与HNMOS晶体管4连接的电阻29上产生电压降，HNMOS晶体管4的漏电极的电位V1从电位VB降至电位VS。

[0076] 另一方面，在与HNMOS晶体管5连接的电阻30上不产生电压降，从而“H”信号(电位VB)继续向逻辑滤波器8的另一个输入端输入。

[0077] 同样，当作为关断信号S3，施加转换到“H(高电位，即VCC)”的脉冲信号时，HNMOS晶体管5导通。另外，HNMOS晶体管4为关态。

[0078] 据此，在与HNMOS晶体管5连接的电阻30上产生电压降，HNMOS晶体管5的漏电极的电位V11从电位VB降至电位VS。

[0079] 反转输入SR触发电路9的输出信号在施加导通信号S2的时刻转换到“H”(即电压VB)，在施加关断信号S3的时刻转换到“L”(即电位VS)。

[0080] 另外，借助于使PMOS器件24与NMOS晶体管25互补地导通、关断而得到的功率器件12的控制信号HO也是与控制信号S1相同的信号。这里，在图2中还一并示出了功率器件13的控制信号LO。

[0081] 另外，由于功率器件12和13互补地工作，节点N1的电位在高电位(HV)与接地电位(GND)之间变化，该变化的时序追随功率器件12的控制信号HO的变化的时序。

[0082] 在这样的HVIC 100的通常时的工作中，NMOS晶体管21的漏电位V2成为与节点N1的电位变化对应的输出。

[0083] 即，当节点N1的电位为高电位(HV)时，作为电压检测元件而设置的NMOS晶体管21为开态，漏电位V2成为GND。

[0084] 另一方面，当节点N1的电位为GND时，NMOS晶体管21为关态，漏电位V2为逻辑电路电压VCC。这样，可以由NMOS晶体管21得到与节点N1的电位VS对应的输出，可以间接地监测电位VS。

[0085] 下面利用图3所示的时序图说明节点N1为接地故障状态时的异常检测工作。

[0086] 如图3所示，当节点N1从正常工作状态(期间T1)变为接地故障状态时，节点N1的电位从高电位(HV)降至接地电位(GND)(期间T2)。

[0087] 由于此变化，作为电压检测元件而设置的NMOS晶体管21成为关态，漏电位V2成为逻辑电路电压VCC。借助于用接口电路1监测漏电位V2，并例如取其与HIN信号的反转逻辑积(进行NAND运算)，可以与节点N1的接地故障时刻相一致地使控制信号S1成为关断信号。由此，可以在节点N1的接地故障时刻由脉冲发生电路3产生关断信号S3，能够停止处于短路状态的功率器件12的控制信号HO，使功率器件12处于关态，因而HVIC 100变得具有短路保护功能。

[0088] A-3.具体结构例

[0089] 下面利用图4和图5说明HVIC 100的一例具体结构。

[0090] 图4是示出HVIC 100中的高电位侧功率器件驱动电路HD；设置了NMOS晶体管21等电压检测元件的电压读出部SP；NMOS晶体管4等高耐压电平移位晶体管LST；以及低电位侧逻辑电路LL这些器件在半导体衬底的主表面上的平面配置的平面图。另外，图4是示意图，各构件的大小、配置间隔与实际器件有差异。

[0091] 这里，在图1中虽未示出，但低电位侧逻辑电路LL包含借助于来自高电位侧功率器件驱动电路HD的电平移位(逆电平移位)接受向低电位侧传送的信号，并具有对该信号进行判断的功能的电路以及将该信号输出到外部的电路。另外，从高电位侧输出的信号中有表示高电位侧功率器件驱动电路HD的工作状态等的信号等。

[0092] 如图4所示，高电位侧功率器件驱动电路HD被称之为RESURF(折合表面电场)结构的隔离结构RS包围，与低电位侧电隔离。

[0093] 在这样的结构中，高电位侧功率器件驱动电路HD的逻辑电路(例如图1所示的逻辑滤波器8)与低电位侧之间的信号授受经跨在隔离结构RS上而配置的高电位布线WR(输出线)进行。

[0094] 例如，若将电平移位晶体管LST设定为图1中的HNMOS晶体管4，则HNMOS晶体管4的漏电极经高电位布线WR与高电位侧功率器件驱动电路HD内的逻辑滤波器8连接。

[0095] 发明人着眼于这种结构，产生了如下的技术思想：利用高电位布线WR的电位是应检测的电位V1一事，通过使该高电位布线WR具有作为电压检测元件的MOS晶体管的栅极的功能，在低电位区检测电位V1，即电位VS。

[0096] 即，如图4所示，以高电位布线WR跨在电压读出部SP的上部的方式配置了电压读出部SP，以高电位布线WR作为栅电极，在其两侧设置源、漏层，形成作为电压检测元件的MOS晶体管。

[0097] 图5示出了图4所示的A—A线的剖面结构的一个例子。

[0098] 在图5中，在硅衬底等半导体衬底101(含浓度较低的P型杂质：P)的主表面上配-置了外延层102(含浓度较低的N型杂质：N)。然后，在外延层102与半导体衬底101的交界部以跨越双方的方式有选择地形成用于减缓电场的掩埋扩散区104(含浓度较高的N型+
杂质：N)。

[0099] 在图5中示出了包围高电位侧功率器件驱动电路HD的隔离结构RS的一部分、电压读出部SP、电平移位晶体管LST和低电位侧逻辑电路LL的剖面结构，首先说明隔离结构RS的结构。

[0100] 隔离结构RS具有：在外延层102的表面有选择地配置的场氧化膜107；在外延层102的表面内与场氧化膜107隔开间隔而配置的P型扩散区106(含浓度较高的P型杂质：
+
P)；将场氧化膜107夹在它与P型扩散区106之间，在与P型扩散区106相反一侧的外延+
层102的表面内配置的N型扩散区118(N)；以从场氧化膜107的端部跨至P型扩散区106的端部的方式而配置的低电位多晶硅场电极111；在场氧化膜107上有选择地配置了多个的浮置电位多晶硅场电极112；以及以从场氧化膜107的端部跨至N型扩散区118的端部的方式而配置的高电位多晶硅场电极113。

[0101] 这样，借助于采用隔开间隔而配置电位不同的电极的多场电极结构，可以减缓电场集中。

[0102] 另外，低电位多晶硅场电极111和高电位多晶硅场电极113被配置在栅氧化膜GX1上。

[0103] 另外，N型扩散区118以与N型扩散区105(N+)部分地重叠的方式配置，而N型扩+散区105(N)以从外延层102的主表面抵达掩埋扩散区104的方式配置。还有，设置N型扩散区105是为了使掩埋扩散区104的电位固定。

[0104] 电压读出部SP具有：在外延层102的表面有选择地配置的场氧化膜107；在被场氧化膜107覆盖的外延层102的表面内配置的P型阱区114；以及以与P型阱区114相接并包围P型阱区114的方式而配置的、从外延层102的主面表面抵达半导体衬底101的表+面的P型扩散区103(P)。另外，掩埋扩散区104被配置在比P型阱区114更靠下的层中。
还有，电压读出部SP具有源、漏区，但在图5所示的剖面中未表现出源、漏区。另外，后面将说明电压读出部SP的详细结构。

[0105] 电平移位晶体管LST如隔离结构RS那样采用了借助于多场电极结构来减缓电场+的结构。即，以在外延层102的表面内配置的N型扩散区119(N)为漏区，与N型扩散区119隔开间隔地以同心圆状包围N型扩散区119的方式配置场氧化膜107。然后，在同心圆状的场氧化膜107外周的外延层102的表面内将构成阱区的P型扩散区106配置成同心圆状，+
在P型扩散区106的表面内将构成源区的N型扩散区105(N)配置成同心圆状。

[0106] 然后，以从同心圆状的场氧化膜107的内侧的端部跨至N型扩散区119的端部的方式配置高电位多晶硅场电极113，在场氧化膜107上以同心圆状设置多个浮动电位多晶硅场电极112，以从场氧化膜107的外侧的端部跨至N型扩散区105的端部的方式配置同心圆状的栅电极109。

[0107] 还有，高电位多晶硅场电极113和栅电极109分别被配置在栅氧化膜GX1和GX2上。

[0108] 另外，N型扩散区119以与N型扩散区105部分地重叠的方式配置，而N型扩散区105以从外延层102的主面表面抵达掩埋扩散区104的方式配置。

[0109] 在电平移位晶体管LST与低电位侧逻辑电路LL之间的外延层102的表面配置场氧化膜107，以从被该场氧化膜107覆盖的外延层102的主面表面抵达半导体衬底101的表面的方式配置P型扩散区103。

[0110] 低电位侧逻辑电路LL采用与其功能相符的种种结构，另外，虽然由于该结构与本发明的关系不密切而省略了结构说明，但不言而喻，低电位侧逻辑电路LL至少包含例如如图5所示以在外延层102的表面内配置的P型扩散区106为源、漏区的PMOS晶体管等。

[0111] 然后，以覆盖外延层102的整个主表面的方式配置例如用氧化硅膜形成的层间绝缘膜117。

[0112] 在电平移位晶体管LST中，以抵达N型扩散区119(漏区)的方式设置贯通层间绝缘膜117的漏电极119D，另外，以抵达N型扩散区105(源区)的方式设置贯通层间绝缘膜117的源电极105S。

[0113] 然后，在层间绝缘膜117上设置高电位布线WR，该高电位布线WR以一端与漏电极119D连接，跨过电压读出部SP和隔离结构RS的上部，另一端延伸至高电位侧功率器件驱动电路HD内的方式设置。另外，高电位布线WR用铝等导体形成。

[0114] 另外，以覆盖高电位布线WR和层间绝缘膜117的方式配置表面保护膜121(玻璃涂覆膜)。

[0115] 其次，利用图6和图7进一步说明在对电压读出部SP使用图1所示的NMOS晶体管21时的结构。

[0116] 图6是更详细地示出NMOS晶体管21的平面结构的平面图，为说明方便，还示出了在外延层102的表面内形成的杂质区。另外，图7是表示图6所示的NMOS晶体管21的B—B线的剖面结构的图。

[0117] 如图6所示，NMOS晶体管21设置在形成于外延层102的表面内的P型阱区114上，+在高电位布线WR的两侧面外方的P型阱区114的表面内有选择地配置N型扩散区115(N)作为源、漏区。另外，P型阱区114被P型扩散区103包围。

[0118] 然后，在N型扩散区115的上方例如用铝形成与N型扩散区115电连接的源、漏电极120。另外，源、漏电极120的一方接地(GND)。

[0119] 另外，如图7所示，用场氧化膜107规定N型扩散区115的形成区，以覆盖场氧化膜107的方式配置层间绝缘膜117。高电位布线WR以跨在2个N型扩散区115的端部的上方的方式配置在场氧化膜107和层间绝缘膜117的上部，具有作为栅电极的功能。

[0120] 在这样的结构中，高电位布线WR的下层的层间绝缘膜117和场氧化膜107具有作为栅氧化膜的功能，电压读出部SP具备所谓的场晶体管作为电压检测元件。

[0121] 即，作为测定对象的电位VS(近似于电位V1)达到数百伏特。另一方面，在通常的逻辑电路等中使用的MOS晶体管的栅氧化膜的厚度在100nm以下，当对电压检测元件采用该厚度的栅氧化膜时，会发生绝缘击穿。

[0122] 于是，通过采用远比通常的栅氧化膜厚的场氧化膜107和层间绝缘膜117作为栅氧化膜，可以得到即使对高电位布线WR施加数百伏特的电压也不会发生绝缘击穿的场晶体管。

[0123] 这里，场氧化膜107与层间绝缘膜117的总厚度达到1μm。另外，如果场氧化膜107和层间绝缘膜117中只有一方具有可以耐对高电位布线WR施加的电压的厚度，也可以是只用场氧化膜107和层间绝缘膜117中的一方作为栅氧化膜的结构。

[0124] 当对高电位布线WR施加高电压时，位于场氧化膜107的下部的P型阱区114的表面反转为N型区，在N型扩散区105之间形成沟道区，NMOS晶体管21成为开态，漏电位V2成为GND，进行HVIC 100的短路保护动作。

[0125] A-4.变例1

[0126] 另外，在至此的说明中，示出了使用NMOS晶体管作为电压检测元件的例子，但对电压检测元件也可以使用PMOS晶体管。这时，借助于使图1所示的电阻32与GND端子连接，PMOS晶体管的漏与电阻32连接，源与VCC端子连接，取漏电位V2与HIN信号的反转逻辑积(进行NAND运算)，可以与节点N1的接地故障时刻相一致地使控制信号S1为关断信号。

[0127] 在至此的说明中，示出了使用增强型MOS晶体管作为电压检测元件的例子，但对电压检测元件也可以使用耗尽型MOS晶体管。

[0128] 虽然当电位VS为负电位时不能用增强型MOS晶体管检测，但例如若用耗尽型MOS晶体管，由于当电位VS为负电位时呈关态，所以可以检测负的电位VS。

[0129] A-5.变例2

[0130] 在至此的说明中，如图1所示，示出了利用HNMOS晶体管4的漏电位进行开关控制的NMOS晶体管21，但也可以如图8所示的HVIC 100A那样兼具利用HNMOS晶体管5的漏电位进行开关控制的NMOS晶体管22。

[0131] 这时，成为经电阻33对NMOS晶体管22的漏电极施加逻辑电路电压VCC，对NMOS晶体管22的源电极施加接地电位的结构。这样，就制成了也是借助于用接口电路1监测NMOS晶体管22的漏电位V22，间接地监测电位VS的结构。另外，在图8中对与图1所示的HVIC 100相同的结构标以相同的符号，不再进行重复说明。

[0132] 这样，通过设置多个电位VS的电压检测元件，就具有了冗余性，可以减小对电位VS监测失败的可能性。

[0133] 另外，在使电压检测元件具有冗余性的意义上，将与图1所示的、利用HNMOS晶体管4的漏电位进行开关控制的NMOS晶体管21相同的NMOS晶体管并联连接多个，使电压检测元件为奇数个，将各自的漏电位施加至大多数逻辑电路的输入端。

[0134] 这里，大多数逻辑电路由多个逻辑门构成，是以输入的信号中的超过半数的逻辑值作为其输出的电路。

[0135] 图9示出了作为大多数逻辑电路的一例的3输入大多数逻辑电路的真值表。

[0136] 在图9中示出了相对于A、B、C三个输入的输出Y，可以看出，超过半数的逻辑值为输出Y的逻辑值。

[0137] 借助于制成这样的结构，即使多个电压检测元件中的例如1个发生了误动作，输出了错误的逻辑，也能够从大多数逻辑电路中输出正常的逻辑，从而进一步减小对电位VS监测失败的可能性。

[0138] A-6.变例3

[0139] 在至此的说明中，示出了使用NMOS晶体管或PMOS晶体管作为电压检测元件的例子，但也可以像图10所示的HVIC 100B那样使用CMOS晶体管。另外，在图10中对与图1所示的HVIC 100相同的结构标以相同的符号，不再进行重复说明。

[0140] 如图10所示，制成将HNMOS晶体管4的漏电极与CMOS晶体管210的共用栅电极连接，对构成CMOS晶体管210的PMOS晶体管的源电极施加逻辑电路电压VCC，对构成CMOS晶体管210的NMOS晶体管的源电极施加接地电位的结构。于是，成为了借助于用接口电路1监测CMOS晶体管210的输出电位V2，间接地监测电位VS的结构。

[0141] 在这样的结构中，由于当电位V1为GND电位时，构成CMOS晶体管210的PMOS晶体管处于开态，NMOS晶体管处于关态，所以逻辑电路电压VCC从CMOS晶体管210的输出端输出，借助于例如取其与HIN信号的反转逻辑积(NAND运算)，可以与节点N1的接地故障时刻相一致地使控制信号S1成为关断信号。

[0142] 另外，通过使用CMOS晶体管作为电压检测元件，具有可以减小电路电流的优点。

[0143] 下面利用图11～图13说明CMOS晶体管210的结构。

[0144] 图11是示出CMOS晶体管210的平面结构的平面图，为说明方便，还示出了在外延层102的表面内形成的杂质区。另外，图12和图13分别是表示图11所示的CMOS晶体管210的C—C线和D—D线的剖面结构的图。

[0145] 如图11所示，CMOS晶体管210由设置在被N型扩散区125(N+)包围的外延层102上的PMOS晶体管P210和设置在形成于外延层102的表面内的P型阱区114上的NMOS晶体管N210构成。

[0146] 对PMOS晶体管P210，在高电位布线WR的两侧面外方的外延层102的表面内有选+择地配置P型扩散区116(P)作为源、漏区。然后，在P型扩散区116的上方例如用铝形成与P型扩散区116电连接的源、漏电极120。另外，源、漏电极120的一方还与NMOS晶体管N210的源、漏区连接，构成CMOS晶体管210的输出端。

[0147] 另外，包围中央外延层102的N型扩散区125被外延层102包围，外延层102被P型扩散区103包围。

[0148] 对NMOS晶体管N210，在高电位布线WR的两侧面外方的P型阱区114的表面内有选择地配置P型扩散区115作为源、漏区。然后，在N型扩散区115的上方例如用铝形成与N型扩散区115电连接的源、漏电极120。另外，源、漏电极120的一方还与PMOS晶体管P210的P型扩散区116连接。另外，外延层102被P型扩散区103包围。

[0149] 另外，如图12和图13所示，用场氧化膜107规定P型扩散区116的形成区，以覆盖场氧化膜107的方式配置层间绝缘膜117。高电位布线WR以跨在2个P型扩散区116的端部上方的方式配置在场氧化膜107和层间绝缘膜117的上部，具有作为栅电极的功能。

[0150] 另外，包围中央外延层102的N型扩散区125以从外延层102的主面表面抵达半导体衬底101的方式配置，并且它还与掩埋扩散区102相接触，使中央外延层102与P型杂质区完全隔离。另外，NMOS晶体管N210的剖面结构与利用图7说明过的NMOS晶体管21的相同，所以省略其说明。

[0151] A-7.变例4

[0152] 在至此的说明中，示出了以1个电平的电位VS作为检测对象的结构，但也可以如图14所示的HVIC 100C那样并联连接多个NMOS晶体管(这里是NMOS晶体管21和211)，通过制成阈值电压各不相同的NMOS晶体管，可以设定多个电位VS的检测电平。另外，在图14中对与图1所示的HVIC 100相同的结构标以相同的符号，不再进行重复说明。

[0153] 下面利用图15和图16对NMOS晶体管21和211的一例结构进行说明。

[0154] A-7-1.栅氧化膜厚度的变更

[0155] 图15是示出NMOS晶体管21和211的平面结构的平面图，为说明方便，还示出了在外延层102的表面内形成的杂质区。另外，图16是表示图15所示的NMOS晶体管21和211的E—E线的剖面结构的图。

[0156] 如图15所示，对NMOS晶体管21，在高电位布线WR的两侧面外方的P型阱区114的表面内有选择地配置了P型扩散区115作为源、漏区。然后，在N型扩散区115的上方例如用铝形成与N型扩散区115电连接的源、漏电极120。另外，源、漏电极120的一方接地。

[0157] 另一方面，对NMOS晶体管211，以在比高电位布线WR靠下的层中例如用多晶硅形成的高电位布线WR1为栅电极，在高电位布线WR1的两侧面外方的P型阱区114的表面内有选择地配置P型扩散区115作为源、漏区。

[0158] 另外，对于其形成深度不相同的高电位布线WR和WR1虽然要分别改变其材料，但由于这是从对各层分别使用布线材料的观点出发的，所以具有能够抑制制造成本增加的优点。

[0159] 然后，在N型扩散区115的上方例如用铝形成与N型扩散区115电连接的源、漏电极120。另外，源、漏电极120的一方接地。。

[0160] 还有，高电位布线WR与高电位布线WR1通过接触孔等进行电连接，对它们施加相同的电位V1(图14)。

[0161] 具体而言，如图16所示，对NMOS晶体管21，使用配置在场氧化膜107和层间绝缘膜117的上部的高电位布线WR作为栅电极，使用场氧化膜107和层间绝缘膜117作为栅氧化膜。另一方面，对NMOS晶体管211，使用配置在场氧化膜107的上部的高电位布线WR1作为栅电极，使用场氧化膜107作为栅氧化膜。据此，可以使NMOS晶体管21和211各自的栅氧化膜的厚度为不同的值，可以设定多个电位VS的检测电平。

[0162] 即，在P型阱区114的表面浓度相同的情形下，NMOS晶体管21和211的阈值电压Vth按照下面给出的式(1)形成不同的值，使用栅氧化膜较厚的高电位布线WR的NMOS晶体管的阈值电压Vth增高。

[0163] Vth＝√-(2εsqNA(2φB))/Co+2φB...(1)

[0164] 即，单位面积的栅氧化膜的电容Co用Co＝εox/d表示。其中，εox是氧化膜的介电常数，q是电子的电荷量，d是栅氧化膜的膜厚，栅氧化膜的膜厚增大时电容Co减小，阈值电压Vth升高。

[0165] 另外，上面式(1)中的εs是半导体的介电常数，NA是P型阱区114的杂质浓度，φB是费米势。

[0166] 由于MOS晶体管在设定的阈值电压Vth上下进行开/关动作，所以只能进行某电位以上或以下的判定。但是，借助于如HVIC 100C那样使用阈值电压Vth不同的MOS晶体管作为电压检测元件，可以设定多个电位VS的检测电平。

[0167] 这里，利用图17说明HVIC 100C的电压检测工作。

[0168] 在图17中，示出了电位VS的变动特性以及NMOS晶体管21和211与电位VS的变动对应地进行工作时的漏电位V2的输出波形。

[0169] 如图17所示，在电位VS阶梯式地从高电位HV变化到接地电位GND时，首先，在电位VS达到NMOS晶体管21的阈值电压Vth1的时刻NMOS晶体管21成为关态，漏电位V2成为逻辑电路电压VCC。

[0170] 另外，在电位VS达到NMOS晶体管211的阈值电压Vth2的时刻NMOS晶体管211成为关态，漏电位V2成为逻辑电路电压VCC。

[0171] 这样，在HVIC 100C中，可以将电位VS的检测电平设定成3个电平，即使在电位VS过渡性地变化时，借助于取NMOS晶体管21与211的输出值的逻辑和或逻辑积，也能够进行电压检测。

[0172] 另外，也可以在NMOS晶体管21和211中制成使栅氧化膜厚度改变的结构，采用图18和图19所示的结构。

[0173] 即，在图18中，利用各向异性刻蚀等方法有选择地除掉与NMOS晶体管211的栅电极的配置位置对应的部分的层间绝缘膜117，使场氧化膜107露出。然后，借助于将作为NMOS晶体管21和211的栅电极的高电位布线WR形成一体化结构而进行配置，可以得到使用场氧化膜107和层间绝缘膜117作为栅氧化膜的NMOS晶体管21、使用场氧化膜107作为栅氧化膜的NMOS晶体管211。

[0174] 另外，在图19中，在层间绝缘膜117形成前用各向异性刻蚀等方法有选择地除掉与NMOS晶体管211的栅电极的配置位置对应的部分的场氧化膜107，使P型阱区114等有源区露出。然后，形成层间绝缘膜117、覆盖含露出的有源区的外延层102的整个主表面后，借助于将作为NMOS晶体管21和211的栅电极的高电位布线WR形成一体化结构而进行配置，可以得到使用场氧化膜107和层间绝缘膜117作为栅氧化膜的NMOS晶体管21、使用层间绝缘膜117作为栅氧化膜的NMOS晶体管211。

[0175] 另外，图16和图18所示的NMOS晶体管211的结构相当于在实施例1中说明过的、仅用场氧化膜107作为栅氧化膜的结构，图19所示的NMOS晶体管211的结构相当于仅用层间绝缘膜117作为栅氧化膜的结构。

[0176] 这样，借助于对NMOS晶体管21和211将高电位布线WR制成一体化结构，不需要进行布线间的连接，因而可以简化制造工序。

[0177] 另外，在以上的说明中示出了使用NMOS晶体管21和211两个MOS晶体管的例子，但MOS晶体管不限于两个，借助于使多个MOS晶体管各自的栅氧化膜的厚度改变，可以进一步增加电位VS的检测电平的数目。

[0178] A-7-2.阱区杂质浓度的变更

[0179] 另外，为了使NMOS晶体管21和211各自的阈值电压不同，除使栅氧化膜的厚度不同外，还可以制成使各自的P型阱区114的杂质浓度不同的结构。

[0180] 即，由于如上面的式(1)表示的那样，阈值电压Vth可以用P型阱区114的杂质浓度NA控制，所以借助于在NMOS晶体管21和211各自的P型阱区114的制造工艺(沟道掺杂工序)中将NMOS晶体管21的P型阱区114的表面附近的杂质浓度调整为比NMOS晶体管211的高，可以使NMOS晶体管21和211中所谓沟道区的杂质浓度不同，从而使两者的阈值电压不同。

[0181] 例如，借助于在对NMOS晶体管21和211各自的P型阱区114注入相同浓度的硼离子(P型杂质)后，只对NMOS晶体管211的P型阱区114注入磷离子(N型杂质)，可以降低表面的P型杂质浓度，从而可以降低NMOS晶体管211的阈值电压Vth。

[0182] 这样，由于通过调整杂质浓度来控制阈值电压，可以在宽范围内且高精度地改变阈值电压，所以具有在电压VS变动的场合可以容易地设定多个检测电平的优点。

[0183] A-8.变例5

[0184] 在利用图7说明过的NMOS晶体管21的剖面结构中，由于掩埋扩散区104的面积比P型阱区114的小，包围P型阱区114的P型扩散区103以抵达半导体衬底101的表面的方式配置，所以P型阱区114不与半导体衬底101电隔离。这是为了将P型阱区114的电位固定为半导体衬底101的电位的结构。

[0185] 但是，通过制成使P型阱区114与半导体衬底101电隔离的结构，可以用电学方法改变NMOS晶体管21的阈值电压。

[0186] 下面利用图20和图21说明用电学方法改变NMOS晶体管21的阈值电压的一例结构。

[0187] 图20是示出NMOS晶体管21的平面结构的平面图，为说明方便，还示出了在外延层102的表面内形成的杂质区。另外，图21是表示图20所示的NMOS晶体管21被的F—F线的剖面结构的图。另外，在图20和图21中对与图7所示的NMOS晶体管21相同的结构标以相同的符号，不再进行重复说明。

[0188] 如图20所示，NMOS晶体管21设置在形成于外延层102的表面内的P型阱区114上，在高电位布线WR的两侧面外方的P型阱区114的表面内有选择地配置N型扩散区115作为源、漏区。然后，P型阱区114被P型扩散区103包围，P型扩散区103被N型扩散区125包围，N型扩散区125被外延层102包围，外延层102被P型扩散区103包围。

[0189] 然后，在N型扩散区115的上方例如用铝形成与N型扩散区115电连接的源、漏电极120。另外，源、漏电极120的一方接地(GND)。

[0190] 另外，在P型阱区114的上方例如用铝形成与P型阱区114电连接的电位控制电极130。

[0191] 另外，如图21所示，掩埋扩散区104的面积比P型阱区114的大，P型扩散区103以抵达掩埋扩散区104的表面的方式配置。然后，N型扩散区125、外延层102和最外周的P型扩散区103均以抵达半导体衬底101的表面的方式配置，P型阱区114与半导体衬底101完全电隔离。

[0192] 通过采用这样的结构，借助于经电位控制电极130对P型阱区114施加偏置电压，可以任意控制P型阱区114的电位，可以用电学方法改变阈值电压。

[0193] 下面的式(2)示出了对P型阱区114施加的偏置电压VBS与阈值电压的变化幅度ΔVth的关系。

[0194] ΔVth＝√-(2εsqNA)/Co·(√～(2φB+VBS)-√-(2φB)...(2)

[0195] 另外，在图22中示出了施加于P型阱区114的偏置电压VBS不同时的阈值电压Vth与漏电流Id的平方根的关系。

[0196] 由于按照MOS晶体管的理论式，饱和电流区的漏电流与栅电压的2次方成正比地增加，所以在将偏置电压VBS固定在规定值、施加饱和电压区的漏电压的状态下改变栅电压，对此时的漏电流Id的平方根作图，可以得到图22所示的特性之一。另外，由于√-(Id)＝0时的栅电压的值被定义为阈值电压Vth，所以在图22中用横轴表示阈值电压Vth。

[0197] 图22示出了将偏置电压VBS设定在0V、-1V、-4V和-16V时的特性，表明通过调整偏置电压VBS可以控制阈值电压Vth。

[0198] 因此，通过采用图20和图21所示的结构作为NMOS晶体管21的结构，改变对P型阱区114施加的偏置电压VBS，监测NMOS晶体管21关断动作时的偏置电压VBS，可以设定适合于电位VS的检测电平。

[0199] 另外，实际上，取得NMOS晶体管21关断动作时的偏置电压VBS的操作是在完成HVIC 100的在晶片阶段的制造工序、测试该晶片的电学特性时进行的，从外部对节点N1(图1)施加相当于电位VS的电压，测量这时的NMOS晶体管21进行关断动作的偏置电压VBS。

[0200] 然后，例如制成如图23所示的HVIC 100D那样内置偏置电压输出电路90的结构，使得在HVIC的工作中该偏置电压VBS总是施加于P型阱区114，

[0201] 这里，在图24中示出了一例偏置电压输出电路90的结构。

[0202] 如图24所示，偏置电压输出电路90具有：以逻辑电路电压VCC为电源产生基准电压Vref的基准电压发生部30；借助于用电阻对基准电压Vref进行分割、生成偏置电压VBS的可变电阻R1和R2；对可变电阻R1和R2的阻值进行调整的电阻调整电路50；以及存储电阻调整电路50的控制程序的EPROM等存储器件部40。

[0203] 为了调整偏置电压VBS，在存储器件部40中存储了根据可变电阻R1和R2的阻值与偏置电压VBS的关系对电阻调整电路50进行控制的程序，例如当存储器件部40接受到HVIC 100D开始工作的信息时，控制程序自动施加至电阻调整电路50。

[0204] 这样，由于借助于设置用于调整偏置电压VBS的偏置电压输出电路90，可以调整由电压检测元件在制造上的分散性引起的阈值电压特性的变动，使之具有冗余性，所以不需要准备多个电压检测元件，具有可以缩小器件面积的优点。

[0205] 另外，可以不改变制造条件而容易地对电压检测元件的阈值电压进行设定。

[0206] 另外，由于可以对同样结构的多个MOS晶体管设定各不相同的阈值电压，所以可以用同样结构的MOS晶体管构成能够设定如用图15说明过那样的多个电位VS的检测电平的结构。

[0207] B.实施例2

[0208] B-1.器件的结构和工作

[0209] 图25示出了作为本发明的实施例2的HVIC 200的结构。另外，在图25中对与图1所示的HVIC 100相同的结构标以相同的符号，不再进行重复说明。

[0210] 在利用图1说明过的HVIC 100中示出了电压检测元件被配置在低电位侧的结构，图25所示的HVIC 200是借助于将电压检测元件配置在高电位侧功率器件驱动电路HD内，将检测结果提供给逻辑滤波器8，使得在因接地故障而电位VS成为接地电位时停止高电位侧的栅驱动器的输出HO的结构。

[0211] 在图25中，作为电压检测元件的PMOS晶体管23的栅电极与设置在高电位侧功率器件驱动电路HD内的、对来自高电位侧功率器件驱动电路HD的信号进行逆电平移位使其移至低电位侧的HPMOS晶体管51的漏电极连接，PMOS晶体管23的漏电极经电阻34与节点N1连接。另外，PMOS晶体管23的源电极与PMOS晶体管24的源电极侧，即电容器10的一个电极连接。

[0212] HPMOS晶体管51的源电极与PMOS晶体管24的源电极侧，即电容器10的一个电极连接，HPMOS晶体管51的漏电极经设置在低电位侧的电阻35接地。因此，当HPMOS晶体管51为开态时通过低电位布线WR2(输出线)向低电位侧供给漏电流。电阻35与该低电位布线WR2连接以产生电位V3，借助于将该电位V3提供给接口电路1，来自高电位侧功率器件驱动电路HD的信号被逆电平移位而移至低电位侧。另外，对HPMOS晶体管51的栅电极从脉冲发生电路PG供给脉冲信号，根据该脉冲信号向低电位侧发送信号。

[0213] 另外，迄今一直是在高电位侧设置HPMOS晶体管51等高耐压晶体管，将其用作逆电平移位晶体管，发明人注意到可以将HPMOS晶体51的漏电位V3视为与电位VS大致相等，着眼于此，产生了通过监测电位V3来检测电位VS的技术思想。

[0214] 即，由于如上所述，低电位布线WR2与低电位侧电路连接，所以其电位是基本上接近GND的电位。因此，当高电位侧功率器件驱动电路HD中的节点N1的电位VS例如由于接地故障而成为接地电位时，PMOS晶体管23成为关态，漏电位V3与这时的电位VS，即GND相等，PMOS晶体管23的输出成为“低电平”。

[0215] 另一方面，当节点N1的电位VS为高电位HV时，PMOS晶体管23成为开态，漏电位V3与这时的电位VS，即HV相等，PMOS晶体管23的输出成为“高电平”。

[0216] 这样，借助于设置PMOS晶体管23，可以在高电位侧功率器件驱动电路HD内检测电位VS。

[0217] B-2.具体结构例

[0218] 下面利用图26和图27说明HVIC 200的一例具体结构。

[0219] 图26是示出HVIC 200中高电位侧功率器件驱动电路HD；配置了PMOS晶体管23等电压检测元件的电压读出部SPH；HPMOS晶体管51等高耐压电平移位晶体管LSTH；逻辑滤波器8等高电位侧逻辑电路HL；以及低电位侧逻辑电路LL这些器件在半导体衬底主表面上的平面配置的平面图。另外，图26是示意图，各构件的大小、配置间隔与实际器件有差异。还有，对与图4所示的HVIC 100相同的结构标以相同的符号，不再进行重复说明。

[0220] 如图26所示，以从高电位侧功率器件驱动电路HD内的电平移位晶体管LSTH延伸至低电位侧逻辑电路LL的低电位布线WR2跨在电压读出部SPH的上部的方式配置电压读出部SPH，以低电位布线WR2作为栅电极，在其两侧设置源、漏层，以此形成作为电压检测元件的MOS晶体管。

[0221] 图27示出了图26所示的G—G线的剖面结构的一个例子。另外，在图27中对与图5所示的HVIC 100相同的结构标以相同的符号，不再进行重复说明。

[0222] 图27示出了电平移位晶体管LSTH、电压读出部SPH、包围高电位侧功率器件驱动电路HD的隔离结构RS的一部分和低电位侧逻辑电路LL的剖面结构，首先说明电平移位晶体管LSTH的结构。

[0223] 电平移位晶体管LSTH与隔离结构RS一样采用了利用多场电极结构来减缓电场的+结构。即，以在外延层102的表面内配置成圆环状的P型扩散区126(P)作为漏区，以与P型扩散区126隔开间隔、以同心圆状包围P型扩散区126的方式配置场氧化膜107。然后，构成源区的P型扩散区106在同心圆状的场氧化膜107的外周的外延层102的表面内配置+
成同心圆状，N型扩散区118(N)以与P型扩散区106的外边缘相接的方式配置成同心圆状。另外，以从P型扩散区126的外周端部起、覆盖场氧化膜107的整个底面的方式设置P型杂质区135。

[0224] 然后，以从同心圆状的场氧化膜107的内侧的端部跨至P型扩散区126的端部的方式配置低电位多晶硅场电极111，在场氧化膜107上以同心圆状方式设置多个浮置电位多晶硅场电极112，以从场氧化膜107的外侧的端部跨至P型扩散区106的端部的方式配置同心圆状的栅电极109。

[0225] 另外，低电位多晶硅场电极111和栅电极109分别设置在栅氧化膜GX1和GX2上。

[0226] 另外，N型扩散区118以与N型扩散区105部分地重叠的方式配置，而N型扩散区105以从外延层102的主面表面抵达掩埋扩散区104的方式配置。

[0227] 电压读出部SPH具有：在外延层102的表面有选择地配置的场氧化膜107；以及以+从外延层102的表面抵达掩埋扩散区104(N)的方式设置的、规定MOS晶体管的有源区的P+
型扩散区103(P)。

[0228] 另外，与电压读出部SPH的配置区对应地配置了掩埋扩散区104。

[0229] 隔离结构RS具有：在外延层102的表面上以包围高电位侧功率器件驱动电路HD的方式而配置的场氧化膜107；在外延层102的表面内与场氧化膜107隔开间隔而配置的P+型扩散区106(P)；将场氧化膜107夹在它与P型扩散区106之间，在与P型扩散区106相反一侧的外延层102的表面内配置的N型扩散区118；以从场氧化膜107的端部跨至P型扩散区106的端部的方式配置的低电位多晶硅场电极111；在场氧化膜107上有选择地配置了多个的浮置电位多晶硅场电极112；以及以从场氧化膜107的端部跨至N型扩散区118的端部的方式配置的高电位多晶硅场电极113。

[0230] 在电平移位晶体管LSTH与低电位侧逻辑电路LL之间的外延层102的表面上配置场氧化膜107，以从被该场氧化膜107覆盖的外延层102的主面表面抵达半导体衬底101的表面的方式配置P型扩散区103。

[0231] 然后，以覆盖外延层102的整个主表面的方式配置层间绝缘膜117。

[0232] 在电平移位晶体管LSTH中，以抵达P型扩散区126(漏区)的方式设置贯通层间绝缘膜117的漏电极126D，另外，以抵达P型扩散区106(源区)的方式设置贯通层间绝缘膜117的源电极106S。

[0233] 然后，在层间绝缘膜117上设置低电位布线WR2，该低电位布线WR2以一端与漏电极126D连接，跨过电压读出部SPH和隔离结构RS的上部，另一端延伸至低电位侧逻辑电路LL内的方式设置。另外，低电位布线WR2用铝等导体形成。

[0234] 另外，以覆盖低电位布线WR2和层间绝缘膜117的方式配置表面保护膜(玻璃涂覆膜)121。

[0235] B-3.特征的效果

[0236] 如以上所述，由于在HVIC 200中能够在高电位侧功率器件驱动电路HD内监测电位VS，所以在检测出电位VS异常时，可以借助于对逻辑滤波器8等高电位侧逻辑电路HL提供该信息，即时输出关断信号，可以缩短从电位VS的检测到高电位侧功率器件停止工作的时间。

[0237] C.实施例3

[0238] C-1.器件的结构和工作

[0239] 图28示出了作为本发明的实施例3的HVIC 300的结构。另外，在图28中对与图1所示的HVIC 100相同的结构标以相同的符号，不再进行重复说明。

[0240] 在利用图1说明过的HVIC 100中示出了使用电平移位晶体管的漏布线作为电压检测元件的栅电极的例子，但在图28所示的HVIC 300中使用专用的高电位布线WR3(输出线)作为电压检测元件的栅电极。

[0241] 即，如图28所示，将与电容器10的一个电极连接、对其施加电位VB的高电位布线WR3从高电位侧功率器件驱动电路HD内引出至低电位侧，用作在低电位侧设置的电压检测元件NMOS晶体管21的栅电极。

[0242] 这里，与HVIC 100相同，经电阻32对NMOS晶体管21的漏电极施加逻辑电路电压VCC，NMOS晶体管21的源电极接地(GND)，对接口电路1施加NMOS晶体管21的漏电位V2。

[0243] C-2.具体结构例

[0244] 下面利用图29和图30说明HVIC 300的一例具体结构。

[0245] 图29是示出HVIC 300中高电位侧功率器件驱动电路HD；配置了NMOS晶体管21等电压检测元件的电压读出部SP；以及低电位侧逻辑电路LL这些器件在半导体衬底的主表面上的平面配置的平面图。另外，图29是示意图，各构件的大小、配置间隔与实际器件有差异。

[0246] 在图29中，高电位布线WR3以一端与施加了电位VB的、规定的焊区PDH连接，跨过隔离结构RS和电压读出部SP的上部的方式引出。这里，电压读出部SP配置在未配置低电位侧的半导体元件的非配置区NR内。

[0247] 即，虽然当低电位侧的半导体元件与施加高电压的高电位布线WR3相接而配置时，在晶片表面引起放电现象从而使低电位侧的半导体元件发生不良情况，但借助于在非配置区NR配置电压读出部SP，可以防止这种不良情况的发生。

[0248] 图30示出了图29所示的H—H线的剖面结构的一个例子。另外，在图30中对与图5所示的HVIC 100相同的结构标以相同的符号，不再进行重复说明。

[0249] 图30示出了包围高电位侧功率器件驱动电路HD的隔离结构RS的一部分、电压读出部SP和低电位侧逻辑电路LL的剖面结构，但由于隔离结构RS、电压读出部SP和低电位侧逻辑电路LL的结构与HVIC 100的基本上相同，所以省略相同的结构说明。

[0250] 如图30所示，高电位布线WR3以一端与施加了高电位侧功率器件驱动电路HD内的电位VB的、规定的焊区PDH连接，并延伸至电压读出部SP的上部，具有作为栅电极的功能的方式配置。

[0251] 另外，覆盖在电压读出部SP的外延层102上的场氧化膜107同时也覆盖在与非配置区NR对应的外延层102上。

[0252] C-3.特征的效果

[0253] 如以上所述，由于在HVIC 200中可以与HVIC 100一样，在低电位侧监测电位VS，所以可以停止处于短路状态的功率器件12的控制信号HO，使功率器件12为关态，可以进行短路保护。

[0254] 另外，由于使用专用的高电位布线WR3作为电压检测元件的栅电极，所以增加了电压检测元件配置的自由度。

[0255] D.实施例4

[0256] D-1.器件的结构和工作

[0257] 图31示出了作为本发明的实施例4的HVIC 400的结构。另外，在图31中对与图25所示的HVIC 200相同的结构标以相同的符号，不再进行重复说明。

[0258] 在实施例3中说明的HVIC 300示出了将电压检测元件设置在低电位侧，从高电位侧引出专用的高电位布线WR3用作电压检测元件的栅电极的结构，在图31所示的HVIC 400中，将电压检测元件设置在高电位侧功率器件驱动电路HD内，从低电位侧引入专用的低电位布线WR4(输出线)用作电压检测元件的栅电极。

[0259] 即，如图31所示，将与接地电位连接的低电位布线WR4引入高电位侧功率器件驱动电路HD内用作PMOS晶体管23的栅电极。另外，PMOS晶体管23的漏电极经电阻34与节点N1连接，并且漏电位V4被施加至逻辑滤波器8。PMOS晶体管23的源电极与PMOS晶体管24的源电极侧，即电容器10的一个电极连接，对该电极施加电位VB。

[0260] 在这样的结构中，由于如上所述，低电位布线WR4与低电位侧电路连接，所以其电位是基本上接近GND的电位。因此，当高电位侧功率器件驱动电路HD内的节点N1的电位VS例如由于接地故障成为接地电位时，PMOS晶体管23成为关态，漏电位V4与这时的电位VS，即GND相等，PMOS晶体管23的输出成为“低电平”。

[0261] 另一方面，当节点N1的电位VS为高电位HV时，PMOS晶体管23成为开态，漏电位V4与这时的电位VS，即HV相等，PMOS晶体管23的输出成为“高电平”。这时，将电阻34的阻值设定为使电位VS与电位VB保持电位差。

[0262] 这样，借助于设置PMOS晶体管23，可以在高电位侧功率器件驱动电路HD内监测电位VS。

[0263] D-2.具体结构例

[0264] 下面利用图32和图33说明HVIC 400的一例具体结构。

[0265] 图32是示出HVIC 400中高电位侧功率器件驱动电路HD；配置了PMOS晶体管23等电压检测元件的电压读出部SPH；以及高电位侧逻辑电路HL这些器件在半导体衬底的主表面上的平面配置的平面图。另外，图32是示意图，各构件的大小、配置间隔与实际器件有差异。

[0266] 在图32中，低电位布线WR4以一端与施加了接地电位GND的、规定的焊区PDL连接，跨过隔离结构RS和电压读出部SPH的上部的方式被引入高电位侧功率器件驱动电路HD内。这里，电压读出部SPH配置在未配置高电位侧的半导体元件的非配置区NR内。

[0267] 即，虽然当高电位侧的半导体元件与低电位布线WR4相接而配置时，在晶片表面引起放电现象从而使高电位侧的半导体元件发生不良情况，但借助于在非配置区NR配置电压读出部SPH，可以防止这种不良情况的发生。

[0268] 图33示出了图32所示的I—I线的剖面结构的一个例子。另外，在图33中对与图27所示的HVIC 200相同的结构标以相同的符号，不再进行重复说明。

[0269] 图33示出了包围高电位侧功率器件驱动电路HD的隔离结构RS的一部分和电压读出部SPH的剖面结构，但由于隔离结构RS和电压读出部SPH的结构与HVIC 200的基本上相同，所以省略相同的结构说明。

[0270] 如图33所示，低电位布线WR4以一端与施加了接地电位GND的、规定的焊区PDL连接，并延伸至电压读出部SPH的上部，具有作为栅电极的功能的方式配置。

[0271] 另外，覆盖在电压读出部SPH的外延层102上的场氧化膜107同时也覆盖在与非配置区NR对应的外延层102上。

[0272] D-3.特征的效果

[0273] 如以上所述，由于在HVIC 400中可以与HVIC 200一样，在高电位侧监测电位VS，所以在检测出电位VS异常时，可以借助于对逻辑滤波器8等高电位侧逻辑电路HL提供该信息，即时输出关断信号，可以缩短从电位VS的检测到高电位侧功率器件停止工作的时间。

[0274] 另外，由于使用专用的低电位布线WR4作为电压检测元件的栅电极，所以增加了电压检测元件配置的自由度。

[0275] 还有，不言而喻，在以上说明的实施例2～4中使用的电压检测元件也可以采用在实施例1的变例3～5中说明过的结构。

[0276] 发明的效果

[0277] 按照本发明的第1方面所述的半导体器件，由于可以利用配置在低电位部的电压检测元件检测第1和第2电平移位部中至少一方的输出线的电位，即高电位的主电源电位，所以在第1与第2开关器件的连接节点发生接地故障时，可以进行与该时刻相一致地产生第2脉冲信号等工作，使高电位侧开关器件处于非导通状态，可以低成本地实现对高电位侧开关器件的短路保护功能。

[0278] 按照本发明的第2方面所述的半导体器件，由于可以利用配置在高电位部的电压检测元件检测逆电平移位部的输出线的电位，即高电位的主电源电位，所以在第1与第2开关器件的连接节点发生接地故障时，借助于与该时刻相一致地由控制部进行控制，使高电位侧开关器件处于非导通状态，可以使高电位侧开关器件即时成为非导通状态，可以对高电位侧开关器件进行有效的短路保护。

[0279] 按照本发明的第3方面所述的半导体器件，由于可以检测从高电位部延伸、输出高电位的主电源电位的输出线的电位，即高电位的主电源电位，所以在第1与第2开关器件的连接节点发生接地故障时，可以进行与该时刻相一致地产生第2脉冲信号等工作，使高电位侧开关器件处于非导通状态，可以对高电位侧开关器件进行短路保护。另外，由于对从高电位部延伸的输出线的电位进行检测，所以增加了电压检测元件配置的自由度。

[0280] 按照本发明的第5方面所述的半导体器件，由于在高电位部设置了检测第1与第2开关器件的连接节点的电位、控制高电位侧开关器件导通/非导通的电压检测元件，所以在第1与第2开关器件的连接节点发生接地故障时，借助于与该时刻相一致地由控制部进行控制，使高电位侧开关器件处于非导通状态，可以使高电位侧开关器件即时成为非导通状态，可以对高电位侧开关器件进行有效的短路保护。