固态图像拾取装置及其驱动方法、以及相机系统

摘要

公开了固态图像拾取装置及其驱动方法及相机系统，固态图像拾取装置包括：像素阵列，包括以矩阵配置的像素；像素信号读出单元；及定时控制单元，通过使用定时信号控制像素信号读出单元的处理。像素信号读出单元包括：多个比较器，将读出信号电位与基准电压比较以生成确定信号，并输出确定信号；以及多个计数器。每个计数器对分别对应于一个比较器的比较时间进行计数。定时控制单元(a)将预定处理周期至少分为第一次读出周期、第一比较周期、第二次读出周期和第二次比较周期，(b)将周期分为两种周期，以及(c)通过在计数器中对每个划分周期进行计数生成处理每个划分周期的定时信号。即使改变周期宽度，也不需要改变定时信号的寄存器设置值。

权利要求

1.一种固态图像拾取装置，包括：

像素阵列，包括以矩阵形式配置的像素，其中，每个像素都被配置为执行光电转换；

像素信号读出单元，用于以多个像素为单位从所述像素阵列中读出像素信号；以及定时控制单元，用于通过使用定时信号控制所述像素信号读出单元的处理，其中，所述像素信号读出单元包括：多个比较器，与像素的列阵列相对应地进行设置，用于将读出信号电位与基准电压进行比较以生成确定信号，并输出所述确定信号，以及多个计数器，通过所述比较器的输出控制其操作，其中，每个计数器都对分别对应于一个比较器的比较时间进行计数；以及其中，所述定时控制单元

(a)将预定的处理周期至少划分为P相读出周期、P相比较周期、D相读出周期以及D相比较周期，(b)将所述P相读出周期和所述D相读出周期设置为固定周期，而将所述P相比较周期和所述D相比较周期设置为任意周期，以及(c)，通过在计数器中对每个划分的周期进行计数来生成处理每个划分周期的定时信号。

2.根据权利要求1所述的固态图像拾取装置，其中，所述处理周期为一个水平周期。

3.根据权利要求2所述的固态图像拾取装置，其中，所述定时控制单元通过使用从一个水平周期划分的每个周期的开始和结束作为基准来生成所述定时信号。

4.根据权利要求1所述的固态图像拾取装置，其中，所述定时控制单元，包括：计数器，用于每当切换表示划分周期的处理状态的状态信号时就从初始值开始执行计数操作；

时序电路，用于根据每个划分周期的信息和计数器的计数值生成每个划分周期的所述状态信号，并将所述状态信号输出至所述计数器；

寄存器，分别设置关于对每个处理状态生成的定时信号的上升周期指定信息、下降周期指定信息、上升位置指定信息和下降位置指定信息；以及被配置为每当切换所述状态信号时就读出所述寄存器的对应设置信息、并生成用于与所述设置信息和所述计数值相对应的各个状态的定时信号的电路。

5.根据权利要求3所述的固态图像拾取装置，其中，所述定时控制单元包括：计数器，用于每当切换表示划分周期的处理状态的状态信号时就从初始值开始执行计数操作；

时序电路，用于根据每个划分周期的信息和计数器的计数值生成每个划分周期的所述状态信号，并将所述状态信号输出至所述计数器；

寄存器，分别设置关于对每个状态生成的定时信号的上升周期指定信息、下降周期指定信息、上升位置指定信息和下降位置指定信息；以及被配置为每当切换所述状态信号时就读出所述寄存器的对应设置信息、并生成用于与所述设置信息和所述计数值相对应的各个状态的定时信号的电路。

6.一种用于固态图像拾取装置的驱动方法，所述固态图像拾取装置包括：像素阵列，包括以矩阵形式配置的用于执行光电转换的像素；以及像素信号读出单元，用于以多个像素为单位从所述像素阵列中读出像素信号，其中，所述像素信号读出单元包括：多个比较器，与像素的列阵列相对应地进行设置，用于将读出信号电位与基准电压进行比较，以生成确定信号并输出所述确定信号；以及多个计数器，通过所述比较器的输出控制其操作，用于对分别对应于一个比较器的比较时间进行计数，所述方法包括以下步骤：将预定的处理周期至少划分为P相读出周期、P相比较周期、D相读出周期以及D相比较周期；

将所述P相读出周期和所述D相读出周期设置为固定周期，而将所述P相比较周期和所述D相比较周期设置为任意周期，通过计数器中的计数来生成处理每个划分周期的定时信号；以及通过使用所生成的定时信号执行所述像素信号读出单元的控制和处理。

7.根据权利要求6所述的用于固态图像拾取装置的驱动方法，其中，所述处理周期为一个水平周期。

8.根据权利要求7所述的用于固态图像拾取装置的驱动方法，其中，通过使用从一个水平周期划分的每个周期的开始和结束作为基准来生成所述定时信号。

9.一种相机系统，包括：

固态图像拾取装置；以及

光学系统，用于将对象图像聚焦在所述固态图像拾取装置上，

其中：

所述固态图像拾取装置包括：

像素阵列，包括以矩阵形式进行设置的用于光电转换的像素；像素信号读出单元，用于以多个像素为单位从所述像素阵列中读出像素信号；以及定时控制单元，用于通过使用定时信号控制所述像素信号读出单元的处理；

所述像素信号读出单元包括：

多个比较器，与像素的列阵列相对应地进行设置，用于将读出信号电位与基准电压进行比较以判断比较，并输出判断信号；以及多个计数器，通过所述比较器的输出控制其操作，用于对分别对应于一个比较器的比较时间进行计数，以及所述定时控制单元(a)将预定的处理周期至少划分为P相读出周期、P相比较周期、D相读出周期以及D相比较周期，(b)将所述P相读出周期和所述D相读出周期设置为固定周期，而将所述P相比较周期和所述D相比较周期设置为任意周期，以及(c)通过计数器的计数来生成处理每个划分周期的定时信号。

说明书

固态图像拾取装置及其驱动方法、以及相机系统

[0001] 相关申请的交叉参考

[0002] 本发明包含于2007年9月28日向日本专利局提交的日本专利申请第2007-256768号的优先权，其全部内容结合于此作为参考。

技术领域

[0003] 本发明涉及由CMOS图像传感器所代表的固态图像拾取装置、固态图像拾取装置的驱动方法以及使用图像拾取装置的相机系统。

背景技术

[0004] 近年来，已经注意到CMOS图像传感器作为替代电荷耦合器件(CCD)的固态图像传感器。

[0005] 这是因为CMOS图像传感器克服了系统变得非常复杂的各种问题，包括：用于制造CCD像素的专用方法的必要性、用于操作的多个电源电压的必要性以及结合用于操作的多个外围IC的必要性。

[0006] CMOS图像传感器允许与普通CMOS集成电路相似的制造处理。另外，CMOS图像传感器可以通过单个电源驱动，并且可以在与使用CMOS方法的模拟电路和逻辑电路相同的芯片中实现。因此，CMOS图像传感器具有诸如减少外围IC总数的多个显著优点。

[0007] CMOS图像传感器中的输出电路的主要趋势是通过使用具有浮置扩散(FD)层的FD放大器的一个沟道输出。

[0008] 相反，CMOS图像传感器在每个像素中都具有FD放大器，以及输出方法的主要趋势是选择像素阵列中的每行并同时将行中所选像素信号读出至列方向的列并列输出型。 [0009] 这是因为并列处理是有利的，由于设置在像素内的FD放大器难以获得充分的驱动能力，因此需要降低数据率。

[0010] 对于列并列输出型CMOS图像传感器，已经提出了多种信号输出电路。最先进型的一种是为每列都提供模数转换器(下文简称为“ADC”)并输出像素信号作为数字信号。 [0011] 例如，在ISSCC Digest of Technical Papers，1999年2月版第304～305页由W.Yang等人所著的“An Integrated 800×600CMOSImage System”和日本未审查专利申请公开第2005-303648和2005-323331号中公开了安装列并列型ADC的CMOS图像传感器。 [0012] 图1是示出具有列并列ADC的固态图像拾取装置(CMOS图像传感器)的结构实例的框图。

[0013] 固态图像拾取装置1包括作为成像单元的像素阵列单元2、行扫描电路3、列扫描电路4、定时控制电路5、ADC组6、数模转换器单元(下文简称为DAC(数模转换器))7以及包括读出放大器电路(S/A)的数据输出电路8。

[0014] 像素阵列单元2由以矩阵形式设置的单位像素2-1构成，每一个均包括光电二极管和像素内放大器。

[0015] 固态图像拾取装置1包括用于顺序读出像素阵列单元2的像素信号的控制电路。控制电路包括用于生成内部时钟的定时控制电路5、用于控制行寻址和行扫描的行扫描电路3以及用于控制列寻址和列扫描的列扫描电路4。

[0016] ADC组6包括列并列ADC块，每一个均具有为像素阵列单元的列的每条列线V0、V1、...设置的ADC6A。ADC块由以下元件构成：为像素阵列单元的列设置的(n+1)个比较器(REF)6-1；异步递增/递减计数器(下文称为计数器)6-2；存储器(锁存器)603以及开关6-4。比较器(REF)6-1将通过逐步改变由DAC7生成的基准电压所获得的斜坡波形RAMP与经由列线V0、V1、...从行线H0、H1、...的每一行提供的每个模拟信号进行比较。计数器6-2一旦接收到比较器6-1的输出和时钟CK就进行递增计数(递减计数)。存储器6-3保持计数器6-2的计数值。开关6-4响应于信号SW选择性地连接计数器6-2的输出和存储器6-3。

[0017] 每个存储器6-3的输出都连接至每条均具有2位宽度的2n条数据传送线9。为2n条数据传送线9设置包括2n个感测电路和2n个减法器电路的数据输出电路8。 [0018] 具有保持电路功能的计数器6-2在初始阶段处于递增计数(或递减计数)状态，以执行复位计数。当计数器6-2执行复位计数以反转对应比较器6-1的输出COMPOUTi时，计数器6-2停止递增计数操作并将计数值保持在存储器6-3中。

[0019] 在这种情况下，假设计数器6-2的初始值具有AD变换等级的任意值，例如，“0”值。在该复位计数期间，读出单位像素2-1的复位分量ΔV。

[0020] 此后，计数器6-2进入递减计数状态，执行与入射光量相对应的数据计数。当反转对应比较器6-1的输出COMPOUTi时，将与比较周期相对应的计数值保持在存储器6-3中。 [0021] 保持在存储器6-3中的计数值被列扫描电路4扫描，并经由数据传送线9输入至输出电路8。

[0022] 这里，将描述固态图像拾取装置(CMOS图像传感器)1的操作。

[0023] 在稳定从任意行Hx的单位像素2-1到列线V0、V1、...的第一读出操作之后，DAC7向比较器6-1提供通过根据时间逐步改变基准电压所获得的斜坡波形RAMP，并且每个比较器6-1都将RAMP与对应列线Vx的电压相比较。

[0024] 与斜坡波形RAMP的逐步输入并行地，计数器6-2执行第一计数操作。 [0025] 在这种情况下，当RAMP和列线Vx的电压变得相等时，反转比较器6-1的输出，使得计数器6-2的计数操作停止并将与比较周期相对应的计数值保持在存储器6-3中。 [0026] 在第一读出操作期间，读出单位像素2-1的复位分量ΔV。复位分量ΔV包含作为偏移量在每个单位像素2-1中变化的噪声。

[0027] 然而，复位分量ΔV的变化通常很小，并且对所有像素复位电平都是通用的。结果，每条列线Vx的输出通常都具有已知值。

[0028] 因此，在第一复位分量ΔV读出操作期间，可以通过调节斜坡波形(RAMP)电压来缩短比较周期。在这种情况下，例如在7位计数周期(128个时钟)内执行比较ΔV。

[0029] 通过读出除复位分量ΔV之外与每个单位像素2-1的入射光量相对应的信号分量，第二读出操作执行与第一读出操作类似的操作。

[0030] 即，在稳定从任意行Hx的单位像素2-1到列线V0、V1、...的读出的第二操作之后，DAC7向比较器6-1提供通过随时间逐步改变基准电压所获得的斜坡波形RAMP，并且每个比较器6-1都将RAMP与在对应列线Vx的电压进行比较。

[0031] 与斜坡波形RAMP的逐步输入并行地，计数器6-2执行第二计数操作。 [0032] 在这种情况下，当RAMP和列线Vx的电压变得相等时，反转比较器6-1的输出，并同时将与比较周期相对应的计数值保持在存储器6-3中。

[0033] 在这种情况下，第一计数值和第二计数值在不同位置保持在存储器6-3中。 [0034] 在完成上述AD转换之后，列扫描电路4经由2n条数据传送线传送保持在存储器6-3中n位的第一和第二数字信号，数据输出电路8检测数字信号，以及减法器电路顺序执行(第二信号)-(第一信号)且其结果输出至外部。此后，对每行顺序重复类似操作以生成二维图像。

[0035] 在一个水平单位周期(1H)内执行上述操作。

[0036] 在1H期间，通过P相读出PR表示从任意行Hx的单位像素2-1到列线V0、V1、...的第一读出操作，通过P相比较PC表示比较器6-1的第一比较，通过D相读出DR表示第二读出操作，通过 D相比较DC表示比较器6-1的第二比较，以及通过D相后处理DAP表示D相处理之后的后处理，连续执行每个操作。

[0037] 定时控制电路5执行P相读出PR、P相比较PC、D相读出DR、D相比较DC以及D相后处理DAP的定时控制。

[0038] 如图2所示，在定时控制电路5中，基本地使用每个均具有12位寄存器5-1、12位计数器5-2和比较器5-3的两个电路，以设置定时信号TMG的上升和下降。 发明内容

[0039] 图3是示出包括生成基于图2所示电路生成定时信号的操作的时序图。 [0040] 通过这种方法，响应于从传感器外部输入的定时信号XHS，开始计数器5-2的计数操作以测量1H周期的宽度，并根据计数值和限定定时信号Z1～Z4的每一个的上升和下降的寄存器值X1、Y1、X2、Y2、X3、Y3、X4和Y4，生成多个定时信号。

[0041] 在固态图像拾取装置中，P相读出PR、P相比较PC、D相读出DR、D相比较DC和D相后处理DAP的所有都不是固定的，但根据操作在移动图像处理和静态图像处理之间设置不同的周期宽度。

[0042] 然而，通过上述方法，当改变1H的周期宽度时，需要执行诸如改变寄存器值的设置改变，其导致可能需要复杂工作的缺点。

[0043] 因此，期望提供即使改变周期宽度，也不需要改变与定时信号相联系的寄存器值等的固态图像拾取装置、其驱动方法以及相机系统。

[0044] 根据本发明的一个方面，提供了一种固态图像拾取装置，包括：像素阵列，包括以矩阵形式配置的像素，其中，每个像素都被配置为执行光电转换；像素信号读出单元，用于以多个像素为单位从像素阵列中读出像素信号；以及定时控制单元，用于通过使用定时信号控制像素信号读出单元的处理。像素信号读出单元包括：多个比较器，与像素的列阵列对对应地进行设置；多个计数器，通过比较器的输出来控制其操作。每个比较器都将读出信号电位与基准电压进行比较以生成确定信号，并输出确定信号。每个计数器都对分别对应于一个比较器的比较时间进行计数。定时控制单元将预定的处理周期至少分为第一读出周期、通过比较器执行比较的第一比较周期、第二读出周期以及通过比较器执行比较的第二次比较周期，将这些周期分类为被要求为固定周期的周期和用任意周期宽度设置的周期，以及通过在计数器中对每个划分的周期进行计数来生成处理每个划分周期的定时信号。 [0045] 处理周期可以是一个水平周期。

[0046] 定时控制单元可以通过使用从一个水平周期中划分的每个周期的开始或结束作为基准来生成定时信号。

[0047] 定时控制单元可包括：计数器，用于每当切换表示划分周期的处理状态的状态信号时就从初始值开始执行计数操作；时序电路，用于根据每个划分周期的信息和计数器的计数值生成每个划分周期的状态信号，并将该状态信号输出至计数器；寄存器，分别设置关于对每个处理状态生成的定时信号的上升周期指定信息、下降周期指定信息、定时信号的上升位置指定信息以及下降位置指定信息；以及被配置为每当切换状态信号时就读出寄存器的对应设置信息、并生成用于与设置信息和计数值相对应的每个状态的定时信号的电路。

[0048] 根据本发明的另一方面，提供了固态图像拾取装置的驱动方法，该固态图像拾取装置包括：像素阵列，包括以矩阵形式配置的、用于光电转换的像素；以及像素信号读出单元，用于以多个像素为单位从像素阵列中读出像素信号，其中，像素信号读出单元包括：多个比较器，与像素的列阵列相对应地进行设置，用于将读出信号电位与基准电压进行比较，以生成确定信号并输出确定信号；以及多个计数器，通过比较器的输出控制其操作，用于对分别对应于一个比较器的比较时间进行计数。该驱动方法包括：将预定的处理周期至少分为第一次读出周期、通过比较器执行比较的第一比较周期、第二次读出周期以及通过比较器执行比较的第二次比较周期；将这些周期分类为被要求为固定周期的周期和用任意周期宽度设置的周期；通过用计数器对每个划分周期进行计数生成处理每个划分周期的定时信号；以及通过使用所生成的定时信号执行像素信号读出单元的控制和处理。 [0049] 根据本发明的又一方面，提供了一种包括固态图像拾取装置和用于将对象图像聚焦在固态图像拾取装置上的光学系统的相机系统。固态图像拾取装置包括：像素阵列，包括以矩阵形式设置的用于光电转换的像素；像素信号读出单元，用于以多个像素为单位从像素阵列中读出像素信号；以及定时控制单元，用于通过使用定时信号控制像素信号读出单元的处理。像素信号读出单元包括：多个比较器，与像素的列阵列相对应地进行设置，用于将读出信号电位与基准电压进行比较，以生成确定信号并输出该确定信号；以及多个计数器，通过比较器的输出控制其操作，用于对分别对应于一个比较器的比较时间进行计数。定时控制单元将预定的处理周期至少分为第一次读出周期、通过比较器执行比较的第一比较周期、第二次读出周期以及通过比较器执行比较的第二次比较周期；将这些周期分类为被要求为固定周期的周期和以任意周期宽度设置的周期；以及通过计数器中的计数生成处理每个划分周期的定时信号。

[0050] 根据本发明的实施例，例如，对于预定的一个处理周期，将一个水平周期至少分为第一读出周期、通过比较器执行比较的第一比较周期、第二读出周期以及通过比较器执行比较的第二比较周期。在定时控制单元中，将这些划分周期分类为被要求为固定周期的周期和以任意周期宽度设置的周期；以及通过计数器对每个周期进行计数来生成用于处理每个划分周期的定时信号。

[0051] 因此，定时控制单元根据定时信号控制像素信号读出处理。

[0052] 根据本发明的实施例，即使改变周期宽度，也不需要改变用于定时信号的寄存器设置值。

[0053] 本发明的上述概要不是为了描述每个示出的实施例或本发明的每种实现方式。下文的附图和具体描述更加具体地举例说明这些实施例。

附图说明

[0054] 图1是示出安装列并列ADC的固态图像拾取装置(CMOS图像传感器)的结构实例的框图；

[0055] 图2是示出图1所示定时控制电路中的定时信号生成系统的基本结构的示图； [0056] 图3是示出基于图2所示电路的生成定时信号的操作的时序图； [0057] 图4是示出根据本发明实施例的安装列并列ADC的固态图像拾取装置(CMOS图像传感器)的结构实例的框图；

[0058] 图5是示出根据实施例的定时信号生成电路的结构实例的示图； [0059] 图6是示出图5所示时序电路的操作实例的流程图；

[0060] 图7是示出图5所示波形生成电路的结构实例的电路图；

[0061] 图8是示出根据实施例的定时信号生成电路的操作的时序图；

[0062] 图9是示出在正常设置条件下的ADC操作波形的示图；

[0063] 图10是示出当延长D相比较周期时的ADC操作波形的示图；

[0064] 图11是示出当延长现有固态图像拾取装置的P相读出周期PRS时的操作波形的示图；

[0065] 图12是示出当延长实施例的固态图像拾取装置的P相读出周期PRS时的操作波形的示图；以及

[0066] 图13是示出根据实施例的将固态图像拾取装置应用于相机系统的结构实例的示图。

具体实施方式

[0067] 将结合附图描述本发明的实施例。

[0068] 图4是示出根据本发明实施例的安装列并列ADC的固态图像拾取装置(CMOS图像传感器)的结构实例的框图。

[0069] 固态图像拾取装置10包括作为成像单元的像素阵列单元11、行扫描电路12、列扫描电路13、定时控制电路14、ADC组15、数 模转换器单元(下文中简称为“ADC”)16以及包括读出放大器电路(S/A)的数据输出电路17。

[0070] 像素阵列单元11由以矩阵形状设置的、每一个均包括光电二极管和像素内放大器的单位像素111构成。

[0071] 固态图像拾取装置10包括以下电路作为顺序读出像素阵列单元11的像素信号的控制电路：定时控制电路14，用于生成内部时钟；行扫描电路12，用于控制行寻址和行扫描；以及列扫描电路13，用于控制列寻址和列扫描。

[0072] 行扫描电路12、列扫描电路13和ADC组15构成像素信号读出单元。 [0073] 在该实施例中，如稍后将具体描述的，定时控制电路14将1H(一个水平周期)划分为被要求为固定周期的周期和用任意周期宽度设置的周期，对每个周期进行计数以生成定时信号Z，以及基于定时信号执行像素信号读出处理。

[0074] ADC组15包括列并列ADC块154，每一个均具有为像素阵列单元的列的每条列线V0、V1、...设置的ADC15A。ADC块由以下元件构成：为像素阵列单元的列设置的(n+1)个比较器(CMP)151；异步递增/递减计数器(下文称为计数器CNT)152；存储器(锁存器LTC)153；以及开关155。比较器(CMP)151将通过逐步改变由DAC16生成的基准电压所获得的斜坡波形RAMP与经由列线V0、V1、...从每一条行线H0、H1、...提供的每一个模拟信号进行比较。计数器152一旦接收到比较器151的输出和时钟CK就进行递增计数(或递减计数)。存储器153保持计数器152的计数值。开关155根据信号SW10选择性地连接计数器152的输出和存储器153。

[0075] 每个存储器153的输出都连接至每一个均具有2位宽度的2n条数据传送线18。对2n条数据传送线18设置包括2n个感测电路和2n个减法器电路的数据输出电路17。 [0076] 具有保持电路功能的计数器152在初始阶段处于递增计数(或递减计数)状态，以执行复位计数。当计数器152执行复位计数以反转对应比较器151的输出COMPOUTi时，停止递增计数操作以将计数值保持在存储器153中。

[0077] 在这种情况下，假设计数器152的初始值具有AD变换等级的任意值，例如，“0”值。在该复位计数期间，读出单位像素111的复位分量ΔV。

[0078] 此后，计数器152进入递减计数状态，执行与入射量相对应的数据计数。当反转对应比较器151的输出COMPOUTi时，将与比较周期相对应的计数值保持在存储器153中。 [0079] 保持在存储器153中的计数值被列扫描电路13扫描，并经由数据传送线18输入至输出电路17。

[0080] 在具有上述结构的固态图像拾取装置10中，在一个水平单位周期(1H)中执行以下操作。

[0081] 即，在1H期间，通过P相读出PR表示从任意行Hx的单位像素111到列线V0、V1、...的第一读出操作，通过P相比较PC表示比较器151处的第一比较，通过D相读出DR表示第二读出操作，通过D相比较DC表示比较器151处的第二比较，以及通过D相后处理DAP表示D相处理之后的后处理，连续执行每个操作。

[0082] 定时控制电路14执行P相读出PR、P相比较PC、D相读出DR、D相比较DC和D相后处理DAP的定时控制。

[0083] 将描述定时控制电路14的定时信号生成电路14A。

[0084] 定时信号生成电路14A将1H(一个水平周期)划分为作为固定周期需要的周期和用任意周期宽度设置的周期，并对每个周期进行计数以生成定时信号Z。 [0085] 更具体地，定时信号生成电路14A对每个周期进行计数。

[0086] 定时信号生成电路14A基于从1H中所划分的每个周期的开始或结束生成定时信号。因此，定时生成电路14A被配置为即使改变周期宽度，当改变1H周期宽度时也不需要用于定时信号设置改变的诸如改变寄存器值的设置改变。

[0087] 在现有电路中，用具有12位宽度的计数器测量1H周期。然而，在该实施例中，定时信号生成电路14A通过使用用于对5个周期进行计数的10位宽度计数器和表示从时序电路输出的每个周期的信号生成用于1H周期的定时信号。

[0088] 图5是示出根据本实施例的定时信号生成电路的结构实例的示图。 [0089] 图5所示定时信号生成电路14A包括时序电路141、10位计数器(下文简称为计数器)142、寄存器143和波形生成电路144。

[0090] 定时信号生成电路14A将1H周期划分为用于P相读出PR、P相比较PC、D相读出DR、D相比较DC和用于对每个周期进行计数的D相后处理DAP的5个周期，并且共同使用一个计数器以减 少电路面积。因此，可能减少用于在用于信号生成的计数值和寄存器值之间进行比较的比较位的总数。

[0091] 时序电路141接收水平同步信号HSYNC、P相读出PR、P相比较PC、D相读出DR、D相比较DC、D相后处理DAP的每个最大值以及计数器142的计数信号SCNT，与时钟信号CLK同步地生成表示P相读出PR、P相比较PC、D相读出DR、D相比较DC和D相后处理DAP的5个状态中的每个状态的状态信号STT，并将状态信号输出至计数器142和波形生成电路
144。

[0092] 时序电路141向计数器142输出进位信号(carring over signal)CA。 [0093] 时序电路141响应于清除信号XCLR进入初始状态。

[0094] 图6是示出时序电路141的操作实例的流程图。

[0095] <步骤ST0>

[0096] 在步骤ST0中，在输入清除信号XCLR之后，转换为初始状态ST0以准备水平同步信号HSYNC的输入。

[0097] <步骤ST1>

[0098] 在步骤ST1中，当输入水平同步信号HSYNC时，转换为P相读出状态ST(PR)以向计数器142输出状态信号STT1。

[0099] <步骤ST2>

[0100] 在步骤ST2中，当通过计数器142接收的计数器信号SCNT的计数值确定P相读出周期终止时，转换为接下来的P相比较状态ST(PC)以向计数器142输出状态信号STT2。

[0101] <步骤ST3>

[0102] 在步骤ST3中，当通过计数器142接收的计数器信号SCNT的计数值确定P相比较周期终止时，转换为接下来的D相读出状态ST(DR)以向计数器142输出状态信号STT3。 [0103] <步骤ST4>

[0104] 在步骤ST4中，当通过计数器142接收的计数器信号SCNT的计数值确定D相读出周期终止时，转换为接下来的D相比较状态ST(DR)以向计数器142输出状态信号STT4。 [0105] <步骤ST5>

[0106] 在步骤ST5中，当通过计数器142接收的计数器信号SCNT的计数值确定D相比较周期终止时，转换为接下来的D相后处理状态ST(DAT)以向计数器142输出状态信号STT5。 [0107] 当通过计数器142接收的计数器信号SCNT的计数值确定D相后处理周期终止时，转换为初始状态ST0。

[0108] 在步骤ST2～步骤ST5中，当输入水平同步信号HSYNC时，转换为P相读出状态ST(PR)。

[0109] 计数器142接收来自时序电路141的状态信号STT1～STT5、进位信号CA和水平同步信号HSYNC，每当切换状态信号STT时就与时钟信号CLK同步地从初始值开始计数操作，并向时序电路141和波形生成电路144输出计数信号SCNT。

[0110] 寄存器143设置有对P相读出状态ST(PR)、P相比较状态ST(PC)、D相读出状态ST(DR)、D相比较状态ST(DC)和D相后 处理状态ST(DAP)的每一个状态生成的定时信号Z的信息，包括上升周期指定信息(信号)FUS、下降周期指定信息(信号)FDS、上升位置指定信息(信号)FUP和下降位置指定信息(信号)FDP。

[0111] 每当切换状态信号STT时，寄存器143的设置信息(信号)FUS、FDS、FUP和FDP被读出(提供)至波形生成电路144。

[0112] 每当切换状态信号时，波形生成电路144读出设置信息(信号)FUS、FDS、FUP和FDP，并为P相读出状态ST(PR)、P相比较状态ST(PC)、D相读出状态ST(DR)、D相比较状态ST(DC)和D相后处理状态ST(DAP)生成与这些信息和计数值相对应的定时信号Z。 [0113] 图7是示出图5所示波形生成电路的结构实例的电路图。

[0114] 图8是示出根据本发明实施例的定时信号生成电路的操作的时序图。 [0115] 图7所示的波形生成电路144包括比较器CMP11～CMP14、两输入AND门AN11和AN12、两输入NAND门NA11、两输入OR门OR11和D型触发器FF11。

[0116] 当计数器142的计数器信号VCNT变得与作为寄存器值的上升位置指定信号FUP一致时，比较器CMP11将高电平信号输出至AND门AN11的一个输入端。

[0117] 当时序电路141的状态信号STT变得与作为寄存器值的上升周期指定信号FUS一致时，比较器CMP12将高电平信号输出至AND门AN11的另一个输入端。

[0118] 当计数器142的计数器信号VCNT变得与作为寄存器值的下降位置指定信号FDP一致时，比较器CMP13将高电平信号输出至NAND门NA11的一个输入端。

[0119] 当时序电路141的状态信号STT变得与作为寄存器值的下降周期指定信号FDS一致时，比较器CMP14将高电平信号输出至NAND门NA11的另一个输入端。

[0120] AND门AN11的输出提供给OR门OR11的一个输入端，并且AND门AN12的输出提供给另一个输入端。OR门OR11的输出提供给触发器FF11的D输入端。

[0121] NAND门NA11输出提供给AND门AN12一个输入端，并且触发器FF11的Q输出提供给另一输入端。

[0122] 通过上述结构，当计数器142的计数器信号VCNT变得与作为寄存器值的上升位置指定信号FUP一致时，比较器CMP11将高电平信号输出至AND门AN11的一个输入端。 [0123] 当时序电路141的状态信号STT变得与作为寄存器值的上升周期指定信号FUS一致时，比较器CMP12将高电平信号输出至AND门AN11的另一个输入端。

[0124] 因此，AND门AN11的输出变成高电平，使得将高电平信号提供给触发器FF11的D输入端。

[0125] 结果，从触发器FF11的Q输出端输出在由寄存器值指定的周期和位置、与时钟信号CLK同步上升的高电平定时信号Z。

[0126] 将参照图8进行描述。对于定时信号Z11，通过上升周期指定信号FUS指定P相读出周期PRS，并通过上升位置指定信号FUP 指定P相读出周期FRS的预定位置(指定计数值)。结果，定时信号Z11在作为P相读出周期PRS的预定位置处上升。

[0127] 类似地，对于定时信号Z12，通过上升周期指定信号FUS指定P相比较周期PCS，并通过上升位置指定信号FUP指定P相比较周期PCS的预定位置(指定计数值)。结果，定时信号Z12在作为P相比较周期PCS的预定位置处上升。

[0128] 对于定时信号Z13，通过上升周期指定信号FUS指定D相读出周期DRS，并通过上升位置指定信号FUP指定D相读出周期DRS的预定位置(指定计数值)。结果，定时信号Z13在作为D相读出周期DRS的预定位置处上升。

[0129] 当计数器142的计数器信号VCNT变得与作为寄存器值的下降位置指定信号FDP一致时，比较器CMP13将高电平信号输出至NAND门NA11的一个输入端。

[0130] 当时序电路141的状态信号STT变得与作为寄存器值的下降周期指定信号FDS一致时，比较器CMP14将高电平信号输出至NAND门NA11的另一个输入端。

[0131] NAND门NA11接收两个高电平信号并输出低电平信号，然后AND门AN12输出低电平信号，从而将该信号经由OR门OR11提供给触发器FF11的D输入端。

[0132] 结果，在通过从触发器FF11的Q输出端输出的寄存器值指定的周期和位置处，定时信号Z与时钟信号CLK同步地从高电平下降到低电平。

[0133] 将参照图8进行描述。对于定时信号Z11，通过下降周期指定信号FDS指定P相读出周期PRS，并通过下降位置指定信号FDP指定P相读出周期FRS的预定位置(指定计数值)。结果，定时信号Z11在P相读出周期PRS的预定位置处下降。

[0134] 对于定时信号Z12，通过下降周期指定信号FDS指定D相比较周期DCS，并通过下降位置指定信号FDP指定D相比较周期DCS的预定位置(指定计数值)。结果，定时信号Z12在D相比较周期DCS的预定位置处下降。

[0135] 在该实施中，如图8所示，基于从固态图像拾取装置10外部输入的定时信号XHS，对P相读出周期PRS开始计数操作。

[0136] 在P相读出周期PRS中，在固定周期内执行计数操作，直到经由列线Vx从像素阵列单元11输出的复位电平电压的建立时间过去。

[0137] 用于P相比较周期PCS的计数操作开始将列线Vx上的复位电平电压与从DAC16输出的斜坡波形RAMP进行比较。

[0138] 根据DAC16分辨率的设置，P相比较周期PCS被设置为任意周期。 [0139] 在用于P相比较的计数操作之后，开始D相读出周期DRS的计数操作。在D相读出周期DRS中，在固定周期内执行计数操作，直到经由列线Vx从像素阵列单元11输出的复位电平电压的建立时间过去。

[0140] 用于D相比较周期DCS的计数操作开始将列线Vx上的像素数据电平电压与从DAC16输出的斜坡波形RAMP进行比较。根据DAC16分辨率的设置，D相比较周期DCS被设置为任意周期。

[0141] 在D相比较的计数操作之后，为了执行诸如锁存比较结果数据的处理，在固定周期内执行计数操作。

[0142] 图9是示出正常设置条件下的ADC的操作波形的示图。

[0143] 图10是示出当延长D相比较周期时的ADC操作波形的示图。

[0144] 如图9和图10所示，为了在D相比较周期DCS内增加从像素阵列单元11输出的像素数据电平电压的测量分辨率，需要通过与测量分辨率增加相对应的量来延长D相比较周期。

[0145] 将描述延长P相读出周期PRS的另一个具体实例。

[0146] 图11示出了当对现有固态图像拾取装置延长P相读出周期PRS时的操作波形。 [0147] 图12示出了当对实施例的固态图像拾取装置延长P相读出周期PRS时的操作波形。

[0148] 在现有的固态图像拾取装置中，如图11所示，如果将P相读出周期PRS加宽+α，则需要使用在P相比较周期之后的每个周期中生成的信号再次对寄存器设置+α的值。 [0149] 相反，在实施例的固态图像拾取装置中，即使如图12所示将P相读出周期PRS加宽+α，在P相比较周期之后的每个周期的计数值也不会改变，使得可以生成定时信号而不用修改寄存器值。

[0150] 将描述固态图像拾取装置(CMOS传感器)10的操作。

[0151] 在稳定从任意行Hx的单位像素111到列线V0、V1、...的第一读出操作之后，DAC16向比较器151提供通过随时间逐步改变基准电压所获得的斜坡信号RAMP，并且每个比较器151将RAMP与对应列线Vx的电压进行比较。

[0152] 与逐步输入斜坡信号RAMP并行地，计数器152执行第一计数操作。 [0153] 在这种情况下，当RAMP与对应列线Vx的电压相等时，反转比较器151的输出，使得计数器152的计数操作停止，并将与比较周期相对应的计数值保持在存储器153中。 [0154] 在第一读出操作期间，读出单位像素111的复位分量ΔV。复位分量ΔV包含作为偏移量在每个单位像素111中变化的噪声。

[0155] 然而，复位分量ΔV的变化通常很小，并且对于所有像素复位电平都是通用的。因此，每条列线Vx的输出通常具有已知值。

[0156] 因此，在第一复位分量ΔV读出操作期间，可以通过调节斜坡波形(RAMP)电压缩短比较周期。在这种情况下，例如，在7位计数周期(128个时钟周期)内执行比较ΔV。 [0157] 通过读出除复位分量ΔV之外、与每个单位像素111的入射光量相对应的信号分量，第二读出操作执行与第一读出操作类似的操作。

[0158] 即，在稳定从任意行Hx的单位像素111到列线V0、V1、...读出的第二读出操作之后，DAC16向比较器151提供通过随时间逐 步改变基准电压所获得的斜坡波形RAMP，并且每个比较器151将RAMP与对应的列线Vx的电压进行比较。

[0159] 与逐步输入斜坡波形RAMP并行地，计数器152执行第二计数操作。 [0160] 在这种情况下，当RAMP与列线Vx的电压相等时，反转比较器151的输出，同时将与比较周期相对应的计数值保持在存储器153中。

[0161] 在这种情况下，将第一计数值和第二计数值在不同位置保持在存储器153中。 [0162] 在完成上述AD转换之后，列扫描电路4经由2n条数据传送线传送保持在存储器153中的n位第一和第二数字信号，数据输出电路17检测数字信号，并且减法器电路顺序执行(第二信号)-(第一信号)并将结果输出至外部。下文中，对每行重复类似操作以生成二维图像。

[0163] 在一个水平单位周期(1H)中执行上述操作。

[0164] 在1H期间，通过P相读出PR表示从任意行Hx的单位像素111到列线V0、V1、...的第一读出操作，通过P相比较PC表示比较器151处的第一比较，通过D相读出DR表示第二读出操作，通过D相比较DC表示比较器151处的第二比较，以及通过D相后处理DAP表示D相处理之后的后处理，以连续地执行每个操作。

[0165] 定时控制电路14执行P相读出PR、P相比较PC、D相读出DR、D相比较DC和D相后处理DAP的定时控制。

[0166] 如上所述，根据本实施例，1H(一个水平周期)被划分为5个周期：P相读出PR、P相比较PC、D相读出DR、D相比较DC和D相后处理DAP，并且这些周期被分类为被要求为固定周期的周期和用任意周期宽度设置的周期。对每个周期进行计数。如果改变1H中的任意周期的宽度，则需要通过使用改变周期之后的周期来改变用于生成定时信号的寄存器设置值。然而，在该实施例中，由于使用了用于生成定时信号Z的定时信号生成电路14A，所以不需要改变用于定时信号的寄存器设置值。

[0167] 另外，由于1H周期被划分和计数，所以可以对一些周期限定其上升沿和下降沿的定时信号减少寄存器设置位。

[0168] 具有这些优点的固态图像拾取装置可应用于数码相机和摄像机的图像拾取装置。 [0169] 图13是示出根据本发明实施例的应用固态图像拾取装置的相机系统的结构实例的示图。

[0170] 如图13所示，相机系统20包括：成像装置(图像拾取装置)，其可应用实施例的固态图像拾取装置10；光学系统，用于将入射光引导至成像装置21的像素区域(用于形成物体图像)；驱动电路(DRV)，用于驱动透镜22和成像装置21，其中，驱动透镜22使入射光(图像光)在成像表面上形成图像；以及信号处理电路(PRC)24，用于处理成像装置21的输出信号。

[0171] 驱动电路23包括用于生成包括用于驱动成像装置21中的电路的开始脉冲和时钟脉冲的各种定时信号的定时生成器(未示出)，并通过预定的定时信号驱动成像装置21。

[0172] 信号处理电路24对成像装置21的输出信号执行诸如相关双采样(CDS)的信号处理。

[0173] 在诸如存储器的记录介质中记录被信号处理电路24处理的图像信号。记录在记录介质中的图像信息是利用打印机等的硬拷贝。通过信号处理电路24处理的图像信号被作为移动图像显示为在诸如液晶显示器的监控器上。

[0174] 如上所述，通过在诸如数码相机的成像设备上安装上述图像拾取装置10作为成像装置21，可以提供高精度的相机。

[0175] 注意，在实施例和上述数字实例的每一个中所指出各种部件和数值的具体形式和结构仅给出实施本发明的实施例的实例。因此，应该了解本发明的技术范围不被上述方式限制。