电子器件和集成电路

摘要

提供了一种带有CMOS电路(CC)的电子器件。所述电子器件包括第一驱动电路(10)，所述第一驱动电路具有第一和第二PMOS晶体管(P1、P2)以及第一和第二NMOS晶体管(N1、N2)。第一驱动电路(10)连接第一电压(vdde)和地之间。驱动电路同时也与CMOS电路(CC)连接。电子器件还包括第二驱动电路(20)，所述第二驱动电路带有第三和第四PMOS晶体管(P3、P4)以及第三和第四NMOS晶体管(N3、N4)。第二驱动电路(20)连接在第一电压(vdde)和地之间。第二驱动电路(20)是第一驱动电路(10)的互补电路，并且沿与第一驱动电路(10)相反的方向切换。第二和第四PMOS晶体管(P2、P4)的栅极与第一偏置电压(REPp)相连，第二和第四NMOS晶体管(N2、N4)的栅极与第二偏置电压(REFn)相连。第一电容器(C3)连接在第四PMOS晶体管(P4)的栅极和漏极之间，第二电容器(C4)连接在第四NMOS晶体管(N4)的栅极和源极之间。

权利要求

1.一种电子器件，包括：

CMOS电路(CC)；

第一驱动电路(10)，带有连在第一电压(vdde)和地之间的第一和第二PMOS晶体管(P1、P2)以及第一和第二NMOS晶体管(N1，N2)，其中第一驱动电路(10)连至CMOS电路(CC)；

第二驱动电路(20)，带有连在第一电压(vdde)和地之间的第三和第四PMOS晶体管(P3、P4)以及第三和第四NMOS晶体管(N3，N4)；

所述第二驱动电路(20)是第一驱动电路(10)的互补电路，并且沿与第一驱动电路(10)的相反方向切换；

其中第二和第四PMOS晶体管(P2、P4)的栅极连在第一偏置电压(REFp)，第二和第四NMOS晶体管(N2、N4)的栅极连在第二偏置电压(REFn)；以及其中第一电容器(C3)连在第四PMOS晶体管(P4)的栅极和漏极之间，并且第二电容器(C4)连在第四NMOS晶体管(N4)的栅极和源极之间。

2.根据权利要求1中所述的电子器件，其中所述第二驱动电路(20)的尺寸小于所述第一驱动电路(10)的尺寸。

3.根据权利要求2中所述的电子器件，还包括：

PMOS预驱动电路(30)，连在第一PMOS晶体管(P1)的栅极；

NMOS预驱动电路(40)，连在第一NMOS晶体管(N1)的栅极；

其中第三PMOS晶体管(P3)的栅极连在PMOS预驱动电路(30)或者连在第一PMOS晶体管(P1)的漏极；

其中第三NMOS晶体管(N3)的栅极连在NMOS预驱动电路(40)或者连在第一NMOS晶体管(N1)的漏极。

4.根据权利要求1或3中所述的电子器件，还包括：

第三电容器(C5)，连在第二PMOS晶体管(P2)的栅极和地之间，以及第四电容器(C6)，连在第二NMOS晶体管(N2)的栅极和地之间。

5.一种集成电路，包括：

CMOS电路(CC)；

第一驱动电路(10)，带有连在第一电压(vdde)和地之间的第一和第二PMOS晶体管(P1、P2)以及第一和第二NMOS晶体管(N1，N2)，其中第一驱动电路(10)连至CMOS电路(CC)；

第二驱动电路(20)，带有连在第一电压(vdde)和地之间的第三和第四PMOS晶体管(P3、P4)以及第三和第四NMOS晶体管(N3，N4)；

所述第二驱动电路(20)是第一驱动电路(10)的互补电路，并且沿与第一驱动电路(10)的相反方向切换；

其中第二和第四PMOS晶体管(P2、P4)的栅极连在第一偏置电压(REFp)，第二和第四NMOS晶体管(N2、N4)的栅极连在第二偏置电压(REFn)；以及其中第一电容器(C3)连在第四PMOS晶体管(P4)的栅极和漏极之间，第二电容器(C4)连在第四NMOS晶体管(N4)的栅极和源极之间。

6.一种发射机，包括权利要求1至4中任一权利要求中所述的电子器件。

说明书

电子器件和集成电路

技术领域

[0001] 本发明涉及一种电子器件和集成电路。

背景技术

[0002] 近来，增加了对集成电路具有更大计算功率、更大集成密度以及附加低功耗性能的需求。为了实现这些要求，深亚微米和纳米技术变得越来越重要以降低晶体管几何尺寸，因此电子器件足够长的使用寿命要求低电源电压。然而，典型地CMOS集成电路需要驱动或者控制其他外部器件，可能需要具有较大电压幅值的输入信号。例如，外部器件接口在3.3V下工作，而现有CMOS技术只能提供2.5V。因此，新的器件必须能够提供3.3V的兼容输出信号。另一方面，器件可能输出3.3V的信号，需要连接至CMOS集成电路，因此CMOS集成也必须能够接受3.3V的输入信号。换言之，新的2.5V CMOS工艺集成电路或器件必须能够提供3.3V的电源。此外，3.3V电源应连接至1.8V CMOS工艺或者2.5V电源电压应连接至1.8V CMOS工艺。因此，需要集成电路在使用低电压CMOS工艺时在较高电源电压下工作。

[0003] 然而，如果高电源直接作用于低电压MOS晶体管，可能导致晶体管终端之间的过应力，诸如Vds、Vgs和Vgd。这是有缺陷的，因为漏极和源极之间的高压应力可能造成信道之间的过应力，继而造成因为热载流子效应的信道击穿。此外，栅极上的高压可能造成栅极氧化物击穿，继而导致因为栅极氧化物时变击穿和压变击穿的长期可靠性问题。

[0004] US5,604,449公开了一种电路设计，所述电路设计限制晶体管终端之间的电压为一个特定的值。具体地，示出了一种使用低压CMOS工艺用于高压操作的输出驱动。所述输出驱动包括NMOS级联和PMOS晶体管结构，以避免晶体管终端之间的过压应力。使用偏置电压控制上NMOS的栅极以及级联焊盘驱动的下PMOS，即级联配置的内成对晶体管。下NMOS的控制栅极和焊盘驱动的上PMOS晶体管(外成对)由来自输出缓冲器的预驱动的信号控制。

[0005] 图1a示出了现有技术驱动电路的电路图。具体地，用两个PMOS晶体管P1、P2和两个NMOS晶体管N1、N2示出了级联焊盘驱动结构。所述焊盘驱动在电源电压vdde下工作，所述电压高于用于焊盘驱动的晶体管P1、P2；N1、N2的正常应力电压。下PMOS P2的栅极与偏置电压REFp相连，上NMOS N2的栅极与另一个偏置电压REFn相连。

[0006] 图1b示出了根据图1a的驱动电路的电路图，所述电路带有PMOS P2和NMOS N2的栅极—漏极寄生电容器。这些电容器C1和C2是器件寄生电容器(用虚线示出)且不能消除。因为焊盘驱动设计用于驱动高输出载荷，焊盘驱动晶体管的尺寸将相应地很大。然而，焊盘驱动晶体管的尺寸越大，寄生电容越大，将造成高耦合。

[0007] 图1c示出了可能分压器的电路图，为图1a所示的电路提供偏置电压。因为用于焊盘驱动的晶体管具有较低应力电压，它们不允许高压vdde应力穿过其终端。如果用于驱动电路所有晶体管终端之间的最大应力为Vx(其中Vx

[0008] 图1a和图1b中所示待的上PMOS P1的栅极通过来自预驱动PD的信号INp控制。INp的电压摆幅应从REFp至vdde，以便PMOS P1的栅极和源极之间没有过压应力。下NMOS N1的栅极由来自预驱动PD的信号INn控制。信号Inn的电压摆幅应从OV至REFn，以便NMOS N1的栅极与源极之间的电压不超过REFn。可以通过转换器或者US5,604,449中描述的其他电路模块实现INp和Inn这些信号。

[0009] 如果根据图1a输出缓冲器的输入是逻辑“1”，则终端INp将是REFp，Inn将是OV。终端Netp和OUT都是vdde，终端Netn的电压将是(REFn-Vtn)。因此，对于PMOS P1和P2晶体管，Vds＝OV，Vgs＝Vgd-(REFn-vdde)。

[0010] 对于NMOS N1，Vds＝(REFn-Vtn)，Vgs＝OV，Vgd＝-(REFn-Vtn)[0011] 对于NMOS N2，Vds＝vdde-(REFn-Vtn)，Vgs＝Vtn，Vgd＝REFn-vdde[0012] 可以看出，所有晶体管终端电压都小于最大允许应力电压Vx。

[0013] 如果输出缓冲器的输入是逻辑“0”，则终端INp将是vdde，Inn将是REFn。终端Netp和OUT都是OV，终端Netn的电压将是(REFn+Vtp)。

[0014] 在这种情况下

[0015] 对于NMOS N1和N2，Vds＝OV，Vgs＝Vgd＝REFn

[0016] 对于PMOS P1，Vds＝(REFp+Vtp)-vdde，Vgs＝0，Vgd＝-(REFp+Vtp)[0017] 对于PMOS P2，Vds＝-(REFp+Vtp)，Vgs＝-Vtp，Vgd＝REFp

[0018] 可以看出，所有晶体管终端电压都小于最大允许应力电压Vx。

[0019] 与偏置电压耦合的一个主要源极是焊盘驱动(驱动电路)的PMOS P2和NMOS N2的栅极-漏极寄生电容。

[0020] 当输出信号OUT从OV增至vdde时，电容器C1和C2之间的耦合造成REFp和REFn从其正常值的升高。为了降低静态电流，将选择非常弱的偏压产生器。这种弱偏压产生器将需要很长时间释放REFp和REFn至其正常值。因此，即使对于50MHz的低频，REFp和REFn的值将几乎保持在升高值，几乎看不见偏压产生器上的释放。由于REFp的耦合，REFp的数值比其正常值高，因此将降低PMOS晶体管P2的驱动性能，而驱动的输出阻抗将增加。因此，NMOS晶体管N1的漏极电压将高于REFn，造成NMOS N1栅极-漏极和漏极-源极之间的过应力。类似地，当输出从vdde降至OV时，由于电容器C1和C2之间的耦合，REFp和REFn将从其正常值降低。当REFp低于其正常值，PMOS P1漏极的电压非常接近OV或者低于正常REFp的数值，造成了PMOS P1栅极-漏极和漏极-源极之间的过应力。

[0021] 当输出切换与偏置电压耦合时，通过高阻抗偏压产生器的耦合释放将非常缓慢，将需要大量时间使偏置电压回到正常值。在耦合之后，偏置电压将接近其正常值，在不同时间，偏置电压值将不同，造成缓冲器具有不同宽度的脉冲的不同触发点。这将在输出缓冲器中造成大量抖动。

[0022] 图1d示出了当REFp和REFn都是理想值时图1a所示电路的曲线。具体地，描述了图1a驱动电路的模拟。该模拟与一个电路相关，所述电路设计在cmos090(SOA)工艺中具有16mA驱动能力，其中器件都是2.5V器件，终端之间的最大允许应力是2.75V。

[0023] 标准信号产生器的最大静态电流小于5.25μA，基准电压值如下：

[0024] REFp＝(1/4)*vdde(0.9V，对于3.6V vdde)

[0025] REFn＝(3/4)*vdde(2.7V，对于3.6V vdde)

[0026] 焊盘 驱 动MOS的 尺 寸 为：PMOS P1和 P2＝380u/0.28u，NMOS N1和N2 ＝145.6u/0.28u。INp和INn的输入信号是受迫的，焊盘驱动输出的上升时间和下降时间维持在2ns(正常操作条件下)。

[0027] 图1d的模拟示出了当REFp和REFn是平基准电压时的输出(对于3.6V电源，REFp＝0.9V，REFn＝2.7V)。在正常工艺和正常温度下模拟的输出上升和下降时间大约为1.9ns。

[0028] 因此，所述模拟示出了当没有使用反向耦合电路时在偏置电压下的真正耦合。所述模拟用于50MHz频率正常操作条件(工艺：正常，温度：正常，vdde：3.6V)。

[0029] 图1e示出了图1a所示电路的模拟结果曲线。因此，标准信号产生器产生基准电压。该图示出了REFp和REFn上的耦合以及输出OUT的切换。当OUT从高位切换到低位时，REFp和REFn都从正常值下降。REFn从正常值2.7V趋于1.5V，REFp从正常值0.9V趋于-1V。此外，标准信号产生器不能快速释放偏置电压上的耦合。

[0030] 图1f示出了图1a所示电路Netp和Netn处的电压摆幅模拟曲线。由于偏置电压上的高耦合，Netp和Netn从OV摆动至vdde，造成PMOS P1和NMOS N1的过压应力。

[0031] 因此，偏置电压上的耦合是图1a和1b所示电路的主要问题。为了以较快速率释放耦合，需要低阻抗偏压产生器。然而，这种低阻抗偏压产生器将具有大静态电流。诸如移动电话之类的应用不允许大静态电流。尽管上述电路不存在过压应力问题，但是这种拓扑的主要不利之处是偏置电压上的耦合。

发明内容

[0032] 本发明的一个目的是向电子器件提供CMOS电路，所述电路可以在不显著增加静态电流的情况下最小化偏置电压上的高耦合。

[0033] 权利要求1中所述的电子器件实现了这一目的。

[0034] 因此，提供了一种带有CMOS电路的电子器件。所述电子器件包括带有第一和第二PMOS晶体管以及第一和第二NMOS晶体管的第一驱动电路。第一驱动电路连接在第一电压和地之间。驱动电路同时也与CMOS电路连接。电子器件还包括第二驱动电路，所述第二驱动电路带有第三和第四PMOS晶体管以及第三和第四NMOS晶体管。第二驱动电路连接在第一电压和地之间。第二驱动电路是第一驱动电路的互补，并且沿与第一驱动电路相反的方向切换。第二和第四PMOS晶体管的栅极与第一偏置电压相连，第二和第四NMOS晶体管的栅极与第二偏置电压相连。第一电容器连接在第四PMOS晶体管的栅极和漏极之间，第二电容器连接在第四NMOS晶体管的栅极和源极之间。

[0035] 因此，提供了带有CMOS电路的电子器件以及相应的驱动电路，在去耦偏置电压的同时实现低静态电流。因此，这种电子器件也可以用于移动设备。

[0036] 根据本发明的一个方面，第二驱动电路的尺寸比第一驱动电路的尺寸小。因此，需要较小的面积实现第一和第二驱动电路。

[0037] 根据本发明的优选方面，所述电子器件包括PMOS预驱动电路，所述电路与第一PMOS晶体管的栅极耦合。电子器件还包括NMOS预驱动电路，所述电路与第一NMOS晶体管的栅极耦合。第三PMOS晶体管的栅极与PMOS预驱动电路耦合或者与第一PMOS晶体管的漏极耦合。第三NMOS晶体管的栅极与NMOS预驱动电路耦合或者与第一NMOS晶体管的漏极耦合。

[0038] 根据本发明的另一方面，第三电容器连接在第二PMOS的栅极和地之间，第四电容器连接在第二NMOS的栅极和地之间。

[0039] 本发明还涉及带有CMOS电路的集成电路。所述集成电路包括带有第一和第二PMOS晶体管以及第一和第二NMOS晶体管的第一驱动电路。第一驱动电路连接在第一电压和地之间。驱动电路还与CMOS电路连接。所述集成电路还包括带有第三和第四PMOS晶体管以及第三和第四NMOS晶体管的第二驱动电路。第二驱动电路连接在第一电压和地之间。第二驱动电路是第一驱动电路的互补，并且沿与第一驱动电路相反的方向切换。第二和第四PMOS晶体管的栅极与第一偏置电压相连，第二和第四NMOS晶体管的栅极与第二偏置电压相连。第一电容器连接在第四PMOS晶体管的栅极和漏极之间，第二电容器连接在第四NMOS晶体管的栅极和源极之间。

[0040] 本发明的其他方面受限于独立权利要求。

[0041] 本发明涉及在不增加CMOS电路(输出缓冲器)中的静态电流的情况下最小化偏置电压上的高耦合。应用负反馈的概念实现这一点。为了负反馈，使用互补驱动电路或者焊盘驱动，切换至主驱动电路或者焊盘驱动的相反方向。为了节省占地面积，互补焊盘驱动的尺寸小于主焊盘驱动器的尺寸。可以在与互补焊盘驱动MOS相连的偏置电压的栅极和漏极增加附加(米勒)电容器，以补偿由于MOS尺寸的减小导致的寄生栅极-漏极电容器的减少。在切换过程中，由于主焊盘驱动器MOS栅极-漏极寄生电容器，偏置电压耦合由切换至反向的互补焊盘驱动去耦。栅极-漏极寄生电容器和附加米勒电容器的结合作用提供了互补焊盘驱动的去耦。互补焊盘驱动由主焊盘驱动器的输出控制，使得互补焊盘驱动可以感测主焊盘驱动器的输出摆率。如果互补焊盘驱动的输出摆率由主焊盘驱动器的输出摆率控制，那么在所有载荷条件和所有操作条件下主焊盘驱动器的耦合数量将与互补焊盘驱动的去耦数量相同。

附图说明

[0042] 将参考附图描述本发明的实施例和有益效果。

[0043] 图1a示出了现有技术驱动电路的电路图；

[0044] 图1b示出了现有技术驱动电路的电路图；

[0045] 图1c示出了图1a所示驱动电路的分压器电路图；

[0046] 图1d示出了图1a所示电路的模拟波形曲线；

[0047] 图1e示出了图1a所示电路的模拟波形曲线；

[0048] 图1f示出了图1a所示电路电压摆幅的模拟波形曲线；

[0049] 图2示出了根据第一实施例的驱动电路的电路图；

[0050] 图3示出了根据第二实施例的驱动电路的电路图；

[0051] 图4示出了根据第三实施例的驱动电路的电路图；

[0052] 图5a示出了根据第三实施例的驱动电路的电路图；

[0053] 图5b示出了图5a所示电路的电压摆幅曲线；

[0054] 图6a示出了根据第四实施例的驱动电路的电路图；

[0055] 图6b示出了图6a所示电路的电压摆幅图；

[0056] 图6c示出了图6a所示电路的电压摆幅曲线；以及

[0057] 图6d示出了图6d所示电路的电压摆幅曲线。

具体实施方式

[0058] 图2示出了根据第一实施例的驱动电路的电路图。根据第一实施例的驱动电路或者焊盘驱动实际上与根据图1a的焊盘驱动对应，但是前者包括两个附加去耦电容器。因此，第一和第二PMOS晶体管P1、P2与第一和第二NMOS晶体管N1、N2相连。第一PMOS晶体管P1接收输入INp，第一NMOS晶体管接收输入INn。此外，第一去耦电容器C5连在REFp和地之间，第二去耦电容器C6连在REFn和地之间。这些电容器C5、C6应该安排在焊盘驱动晶体管P2、N2的栅极附近以降低路由电阻。此外，这些在P2和N2栅极附近的电容器C5、C6为REFp和REFn处的任何耦合提供释放通路。因此，通过在终端REFp和REFn处放置去耦电容器实现偏置电压去耦。

[0059] 然而，本方法的缺点在于它需要占用很大面积的大电容器，可能违反面积约束。

[0060] 图3示出了根据第二实施例的驱动电路的电路图。驱动电路包括PMOS预驱动30和NMOS预驱动40，两者都可以通过节点IN与CMOS电路连接。这里，PMOS预驱动30产生两个互补输出INp和INpbar。控制这两个信号的摆率以控制或者调节主焊盘驱动器和互补焊盘驱动的输出摆率。NMOS预驱动40产生两个互补信号INn和INnbar。同时控制INn和INnbar的摆率以控制主焊盘驱动器和互补焊盘驱动的输出摆率。

[0061] 电路10组成类似图1a所示的主焊盘驱动器。可以利用图1c所示的相同方式产生两个基准电压REFp和REFn。电路20组成互补焊盘驱动。该互补焊盘驱动包括PMOS P3和P4。晶体管P3的栅极由来自预驱动30的信号INpbar控制。晶体管P4的栅极与同样用于主焊盘驱动器的REFp相连。互补焊盘驱动20包括两个NMOS晶体管N3和N4。晶体管N3的栅极由来自预驱动40的信号INnbar控制。晶体管N4的栅极与同样用于主焊盘驱动器的REFp相连。互补焊盘驱动所有晶体管的尺寸都和主焊盘驱动器晶体管的尺寸相同，以便主焊盘驱动器晶体管P2和N2的寄生栅极-漏极电容等于互补焊盘驱动晶体管P4和N4的寄生栅极-漏极电容。由于主焊盘驱动器与互补焊盘驱动切换反向，由互补焊盘驱动提供的去耦将克服由主焊盘驱动器提供的耦合。

[0062] 然而，这一电路的缺点在于需要很大面积用于互补焊盘缺点，同时为了使互补焊盘驱动切换至反向需要一个独立的预驱动。由于主焊盘驱动器器驱动附加载荷但是互补焊盘驱动感测不到这一附加载荷，附加载荷的任何变化都将改变主焊盘驱动器的输出摆率以及改变耦合的数量。由于互补焊盘驱动不感测任何输出载荷，它将不考虑主焊盘驱动器的输出摆率(或者输出载荷)而提供恒定数量的去耦。因此，在这种情况下，耦合和去耦的数量就不相同了。除了这一缺点外，面积约束也限制使用这种电路。

[0063] 图4示出了根据第三实施例的驱动电路的电路图。根据第三实施例的焊盘驱动实际上对应于根据第二实施例的焊盘驱动。图4所示电路与图3所示电路的唯一不同就是互补焊盘驱动以及米勒电容器C3、C4的尺寸。为了节省地方，减小了互补焊盘驱动的晶体管尺寸(例如互补焊盘驱动的尺寸是主焊盘驱动器尺寸的1/10)。由于晶体管尺寸的减小，PMOS晶体管P4和NMOS晶体管N4的栅极-漏极电容也减少了，不能提供与主焊盘驱动器提供耦合数量相同的去耦。为了补偿晶体管P4和N4栅极-漏极电容的减小值，使用了如图4所示的米勒电容器C3和C4。电容器C3用在PMOS P4的栅极和漏极之间，电容器C4用在NMOS N4的栅极和漏极之间。选择这些电容器的大小使得由主焊盘驱动器提供的耦合数量与互补焊盘驱动提供的去耦数量相同。

[0064] 该电路的思路是使用尺寸减小的互补焊盘驱动以及位于偏置控制晶体管栅极和漏极之间的米勒电容器。如果使用互补焊盘驱动，则为了补偿互补焊盘驱动栅极-漏极电容而使用附加米勒电容器将导致焊盘驱动尺寸的减小。

[0065] 尽管该电路减小了互补焊盘驱动占用的面积，但是该电路的主要缺点是互补焊盘驱动不能感测输出载荷的数值。如果主焊盘驱动器的输出摆率随输出载荷变化，则耦合数量也将变化，但是由互补焊盘驱动提供的去耦数量将保持不变，由于耦合数量和去耦数量的不同，偏置电压的电压值将偏离其正常值。另一个缺点是需要独立的预驱动来驱动互补焊盘驱动。因此很难在所有操作条件下匹配主焊盘驱动器和互补焊盘驱动的输出摆率，继而耦合和去耦的数量将存在差别。

[0066] 图5a示出了根据第四实例的驱动电路的电路图。该电路的思路是使用尺寸减小的互补焊盘驱动，所述驱动由主焊盘驱动器控制并且包括在偏置控制晶体管栅极和漏极之间的附加米勒电容器。尽管图4所示的电路因互补焊盘驱动所需而减小了尺寸，但是这种电路的缺点在于它不能感测主焊盘驱动器的输出载荷。由于主焊盘驱动器，在不同载荷条件和不同操作条件下，由互补焊盘驱动提供的去耦将不同于由主焊盘驱动器提供的耦合的数量。图5a所示的电路与图4所示的电路类似，唯一的不同是INpbar和INnbar不由预驱动产生，而是主焊盘驱动器10的输出。

[0067] PMOS焊盘驱动器30为主焊盘驱动器10的PMOS晶体管P1产生信号INp。如上所述，INp的电压摆幅应该从REFp至vdde。可以很容易地通过使用US5,604,449中描述的反相器(或者NAND，NOR门)产生INp处的摆幅，所述专利在此引用作为参考。控制信号INp的摆率以按照每个规格控制主焊盘驱动器的输出摆率。NMOS预驱动40产生信号INn以控制主焊盘驱动器10的NMOS晶体管N1。

[0068] 信号INn的电压摆幅应从OV至REFn。控制信号INn的摆率以按照每个规格输出主焊盘驱动器的控制摆率输出。主焊盘驱动器电路10包括两个PMOS晶体管P1和P2以及两个NMOS晶体管N1和N2。P1的栅极由来自PMOS预驱动30的信号INp控制。PMOS晶体管P2的栅极由偏置电压REFp控制。偏置电压对应于图1c所示的偏压产生器产生的电压。上PMOS晶体管P1连在电源电压vdde和节点Netp之间。PMOS晶体管P2连在节点Netp和焊盘驱动输出OUT之间。图5a所示的焊盘驱动10包括两个NMOS晶体管N1和N2。N1的栅极由来自NMOS预驱动40的信号INn控制。NMOS晶体管N2的栅极由偏置电压REFn控制，对应于图1c所示偏压产生器所产生的偏置电压。NMOS晶体管N1连在地和节点Netn之间。NMOS晶体管N2连在节点Netn和主焊盘驱动器输出OUT之间。互补焊盘驱动20包括两个PMOS晶体管P3和P4以及两个NMOS晶体管N3和N4。PMOS晶体管P3的栅极由信号INpbar控制。INpbar连在主焊盘驱动器10的节点Netp上。晶体管P3的源极连在vdde上，漏极连在PMOS晶体管P4的源极上。晶体管P4的栅极由偏置电压REFp(同时控制主焊盘驱动器PMOS P2的栅极)控制。晶体管P4的源极连在PMOS晶体管P3的漏极，晶体管P4的漏极连在中间节点MID上。互补焊盘驱动20的NMOS晶体管N3的栅极由信号INnbar控制。INnbar连在主焊盘驱动器10的节点Netn上。晶体管N3的源极接地，漏极连在NMOS N4的源极上。NMOS晶体管N4的栅极由偏置电压REFn(同时控制主焊盘驱动器N2的栅极)控制。晶体管N4的源极连在晶体管N3的漏极上，漏极连在中间节点MID上。电容器C3连在PMOS P4的栅极和漏极之间，电容器C4连在NMOS N4的栅极和漏极之间。

[0069] 主焊盘驱动器和互补焊盘驱动的级联结构用于限制晶体管之间的电压应力。Netp的电压摆幅将从(REFp+Vtp)至vdde，因此互补焊盘驱动20的PMOS晶体管P3将不会面临任何过压应力。类似地，INnbar的电压摆幅将从(REFn-Vtn)，NMOS晶体管N3也将不会面临任何过压应力问题。

[0070] 互补焊盘驱动晶体管尺寸小于主焊盘驱动器晶体管尺寸，例如互补焊盘驱动晶体管面积是主焊盘驱动器晶体管面积的1/10。这里晶体管面积主要是指晶体管的宽度。因此所以互补焊盘驱动PMOS晶体管(P3和P4)的宽度将是主焊盘驱动器PMOS晶体管(P1和P2)宽度的1/10。互补焊盘驱动NMOS晶体管(N3和N4)的宽度是主焊盘驱动器NMOS晶体管(N1和N2)宽度的1/10。由于主焊盘驱动器PMOS晶体管P2的宽度大于互补焊盘驱动PMOS晶体管P4的宽度，晶体管P2的栅极-漏极寄生电容将大于晶体管P4的栅极-漏极寄生电容。为了补偿这一电容，米勒电容器C3连在PMOS晶体管P4的栅极和漏极之间。类似地，为了补偿NMOS晶体管N2的栅极-漏极寄生电容，米勒电容器C4连在NMOS晶体管N4的栅极和漏极之间。

[0071] 由于图5a所示的输出缓冲器输入信号IN的切换，输出缓冲器输出OUT也将切换。如果输出缓冲器的输出(即主焊盘驱动器的输出)从逻辑“0”切换至逻辑“1”，OUT处的电压将从OV升至vdde。OUT处的切换与弱偏置电压REFp和REFn相连。因为REFp和REFn的耦合电压值将超过其正常值而且因为偏置产生器非常弱(为了降低静态功率损耗)，偏置电压处的耦合将不能以较快的速度释放。当OUT从OV切换至vdde时，Netp也从(REFp+Vtp)切换至vdde，Netn从OV切换至(REFn-Vtn)。Netp和Netn的这一切换关闭了晶体管P3，打开了晶体管N3。因此，节点MID处的电压开始从vdde降至OV，造成REFp和REFn在反向耦合。由晶体管P4和米勒电容器C3的栅极-漏极寄生电容提供的去耦应该与PMOS晶体管P2和主焊盘驱动器的栅极-漏极寄生电容提供的耦合相等。用相同的方式，由晶体管N4和米勒电容器C4的栅极-漏极寄生电容提供的去耦应该与主焊盘驱动器NMOS晶体管N2的栅极-漏极寄生电容提供的耦合相等。因此，主焊盘驱动器提供的REFp处的反向耦合数量将与互补焊盘驱动提供的REFn处逆耦合(或者去耦)的数量相等。当主焊盘驱动器的输出从OV切换至vdde时，由主焊盘驱动器提供的偏置电压处的耦合由互补焊盘驱动去耦。

[0072] 现在考虑当主焊盘驱动器输出OUT从vdde切换至OV时的情况，互补焊盘驱动的节点MID从OV切换至vdde，因此由主焊盘驱动器提供的在偏置电压处的耦合数量将由互补焊盘驱动补偿。

[0073] 对比图4中所示的互补焊盘驱动由预驱动产生的信号控制的电路，这里互补焊盘驱动由主焊盘驱动器的输出控制。如果主焊盘驱动器输出OUT的摆率因为操作条件的变化而变化，互补焊盘驱动可以感测这一变化。由互补焊盘驱动提供的去耦数量取决于主焊盘驱动器中的耦合数量。如果主焊盘驱动器的摆率因外加载荷变化而变化，互补焊盘驱动将感测这一变化，提供合适的去耦。

[0074] 图5b示出了图5a所示电路的模拟结果曲线。这里，示出了REFp和REFn的模拟结果以及OUT和MID与REFp和REFn的波形图。该模拟用于正常工艺，25℃，3.6V vdde。在该图中，由主焊盘驱动器提供的耦合完全被互补焊盘驱动去耦。互补焊盘驱动和图5a中的米勒电容器C3和C4占据主焊盘驱动器面积的一半。

[0075] 电路元件尺寸如下：

[0076] PMOS P1和P2＝380u/0.28u

[0077] NM4S N1和N2＝145.6u/0.28u

[0078] PMOS P3和P4＝38u/0.28u

[0079] NMOS N3和N4＝14.5u/0.28u

[0080] C3：两个背靠背相连的PMOS，每个都是258fF

[0081] C4：两个背靠背相连的PMOS，每个都是95fF

[0082] 切换时，短时尖峰出现在REFp和REFn处。由短时尖峰造成的偏置电压上的抖动将限制输出驱动的最大比特率。当OUT从高位切换至低位(或者从低位至高位)时，REFp和REFn需要大约3ns时间设置至正常值。这将限制最大比特率大约为334Mbps。基于应用和操作条件，最大比特率将不得不重新计算。

[0083] 图6a示出了根据第五实施例的驱动电路的电路图。这里互补焊盘驱动20由主焊盘驱动器10的输出控制，这样将在主焊盘驱动器的耦合时间与互补焊盘驱动的逆耦合时间之间存在一定的延迟。图6a所示的电路对应于图5a所示的电路。唯一的不同是去耦电容器C5和C6分别连接在REFp和REFn处。将在耦合延迟之后出现逆耦合。由于这一小的延迟，将在偏置电压处出现一些短时尖峰。可以通过在REFp和REFn处增加电容器抑制这些短时尖峰。因为用这些在REFp和REFn处接地的去耦电容器抑制短时尖峰，和上述电容值相比这些电容值将非常小。在REFp和REFn处的这些低值去耦电容器也将帮助释放任何从任何其他源极与这些偏置电压相连的噪声。由于相邻路径上发生的切换，一些噪声可能与偏置电压耦合。

[0084] 图6b示出了图6a所示电路的模拟图。根据图5b，REFp和REFn处的耦合由互补焊盘驱动去耦，根据图6a使用去耦电容器来从REFp、REFn减少短时尖峰。连接电容器CS和C6以去耦偏置电压处的短时尖峰。去耦电容器的使用将提高输出缓冲器的比特率，降低耦合峰值。

[0085] 图5a和图6a的不同在于仅提供去耦电容器(C5＝2.3pF；C6＝1.3pF)。

[0086] 当模拟图2的电路时，REFp和REFn需要的去耦电容器非常大。在这种情况下，C5是32pf，C6是14pf。相应地，图2中的电路需要总共大约46pF的电容。但是互补焊盘驱动以及米勒电容器C3和C4、去耦电容器C5和C6占据的面积将等于一个5pF电容器占据的面积相等。因此和图2的方法对比，图6a所示的方法占用前者面积的1/9。因为图6a所示的电路可以抑制REFp和REFn处的短时尖峰，它可以用于较高的比特率。

[0087] 图6c示出了图6a所示电路的模拟图。这里示出了不同操作条件下图6所示的REFn和REFp结果。这些操作条件是：

[0088] 工艺：正常；温度：25℃；vdde：3.6V

[0089] 工艺：快速；温度：-40℃；vdde：3.6V

[0090] 工艺：慢速；温度：125℃；vdde：3.6V

[0091] 工艺：snfp；温度：1250℃；vdde：3.6V

[0092] 工艺：fnsp；温度：-40℃；vdde：3.6V

[0093] 对于所有上述模拟，vdde仅采用3.6V，以便可以观察到REFp和REFn上的变化，因为REFp和REFn具有vdde依赖性。

[0094] 图6c波形的主要目的是示出不同操作条件下，OUT和MID的摆率是在变化的。C1和C2提供的电容也是在变化的。但是由于输出OUT控制MID的摆率，由主焊盘驱动器提供的耦合数量与由互补焊盘驱动提供的去耦数量相等。从图6c所示的波形可以看出对于所有操作条件，在切换一些时间之后REFp和REFn达到其正常值。

[0095] 图6d示出了图6d所示电路的模拟图。这里描述了在上述操作条件下OUT和MID的模拟结果。该波形示出了在不同操作条件下OUT和MID彼此之间如何变化。可以清楚地看出当OUT的摆率下降时，MID的摆率下降，因为OUT控制着MID的摆率。这一特征构成了本发明的优点。由于这一性质，对于所有操作条件由主焊盘驱动器提供的耦合数量将与互补焊盘驱动提供的去耦数量相等。

[0096] 上述电路通过使用逆耦合技术消除了由偏置电压上的耦合造成的问题。

[0097] 该电路可以用于设计在较高电源电压下工作的晶体管，所述电源电压使用低压器件具有非常低的静态电流损耗。因为在许多应用中都需要低静态电流电路，例如移动电话，电路设计的这种技术非常有用。

[0098] 当前CMOS工艺的趋势清楚地示出了器件几何尺寸的缩小，导致低应力电压的限制。然而，由于兼容问题，应用或者产品市场在相同速率下不减小电源电压。因此，未来带有低压器件高压电路的设计要求只能不断提高。

[0099] 应该注意上述实施例仅作示例而不是限制本发明，本领域普通技术人员将能够在不偏离所附权利要求范围的情况下设计出许多替代实施例。在权利要求中，括号中任何参考数字都不能被认为是对范围的限制。词语“包括”不排除权利要求罗列元件或步骤之外的其他元件或步骤。元件之前的词语“一个”不排除多个这种元件出现的可能。在器件权利要求中列举了一些方法，这些方法中的一些可以用一个或者相同硬件项目表示。事实上在彼此不同的独立权利要求中引用的方法不表示这些方法的结合不能以获得优势。

[0100] 此外，权利要求中任何参考数字都不能被认为是对权利要求范围的限制。