形成半导体器件的方法

摘要

本发明涉及形成半导体器件的方法。本发明提供一种能够通过自对准工艺得到具有大约5至10V快速返回耐压的器件的半导体装置。该半导体装置包括以预定间隔靠近主栅极布置的两个或更多个辅栅极，以及从所述源/漏层端部到靠近主栅极端部连续布置的低浓度层，低浓度层具有与源/漏层相同的电位型，并且具有比源/漏层的杂质浓度低的杂质浓度。

权利要求

1.一种形成MOS晶体管的方法，包括：

在半导体衬底上形成栅极；

采用预定掩模图案蚀刻所述栅极以形成具有主栅极和辅栅极的所述栅极，所述辅栅极在预定位置整体地连接所述主栅极，所述主栅极和所述辅栅极以预定间隔彼此邻近；

在所述衬底上形成源/漏区；以及

在所述辅栅极下面的从所述源/漏区端部到靠近所述主栅极端部连续设置形成杂质扩散区，所述杂质扩散区具有与所述源/漏区的导电类型相同的导电类型并且具有比所述源/漏区的杂质浓度低的杂质浓度。

2.如权利要求1的方法，进一步包括：在主栅极和辅栅极的端面到侧面的表面周围形成侧壁，其中所述源/漏区使用所述主栅极、所述辅栅极和所述侧壁作为掩模来形成。

3.如权利要求1的方法，其中所述辅栅极在主栅极至少一侧靠近所述主栅极布置。

4.如权利要求3的方法，其中在一侧靠近所述主栅极的所述辅栅极的数量不同于在另一侧上布置的所述辅栅极的数量。

5.如权利要求1的方法，其中仅在漏区侧上靠近所述主栅极布置所述辅栅极。

6.如权利要求5的方法，仅在漏区侧上布置所述杂质扩散区。

7.如权利要求1的方法，其中所述杂质扩散区是轻掺杂漏区。

8.如权利要求1的方法，其中所述杂质扩散区是双扩散漏层。

9.如权利要求1的方法，其中所述杂质扩散区是延伸区。

10.如权利要求1的方法，进一步包括在所述主栅极和所述辅栅极之间形成的不连接所述主栅极与所述辅栅极的侧壁。

11.如权利要求1的方法，进一步包括在所述主栅极和所述辅栅极之间形成的连接所述主栅极与所述辅栅极的侧壁。

12.如权利要求1的方法，进一步包括在所述杂质扩散区内以及在所述主栅极和所述辅栅极之间形成的第二源/漏区。

13.如权利要求12的方法，进一步包括布置在所述第二源/漏区的表面上的硅化物层。

14.如权利要求1的方法，其中所述晶体管是NMOS型晶体管或PMOS型晶体管。

15.如权利要求14的方法，其中将所述晶体管应用于包括具有相互不同的击穿耐压的晶体管的半导体器件。

16.如权利要求15的方法，其中所述衬底是P型硅衬底或N型硅衬底。

17.如权利要求1的方法，其中所述杂质扩散区使用所述主栅极和所述辅栅极作为掩模来形成。

18.一种形成MOS晶体管的方法，包括：

形成具有第一导电类型的半导体衬底；

在所述半导体衬底上形成元件隔离区以限定元件形成区；

在所述元件形成区上形成主栅极和至少一个辅栅极，所述至少一个辅栅极邻近所述主栅极，所述至少一个辅栅极在预定位置与所述主栅极整体地连接，以便所述至少一个辅栅极和所述主栅极在同一面内在第一部分直接接触并且在第二部分彼此分离；

在所述辅栅极和所述元件隔离区之间形成第二导电类型的至少一个源/漏区，所述第二导电类型不同于所述第一导电类型；以及在所述辅栅极下面在所述源/漏区端部和所述主栅极端部之间形成所述第二导电类型的至少一个杂质扩散区，所述杂质扩散区具有比所述源/漏区的杂质浓度低的杂质浓度。

说明书

形成半导体器件的方法

[0001] 本申请是申请日为2005年9月28日、申请号为200510113350.X、题为“半导体器件”的中国专利申请的分案申请。

技术领域

[0002] 本发明涉及一种含有MOS型晶体管的半导体装置，特别涉及一种能够取得具有快速返回耐压(snap-back resisting pressure)的器件的半导体装置。

背景技术

[0003] 常常通过减少LDD层中杂质的浓度或使源/漏层处于距离栅极侧端一定距离处，来实现在半导体装置内确保大约5至10V的快速返回耐压的目的，其中半导体装置包含具有常规LDD(轻掺杂漏)结构的晶体管。 在此，快速返回耐压表示由漏电流引起双极操作的现象导致的突然增加的Vd电压，从而当评估Vd-Id特性时，Vd-Id特性的Id波形快速返回(突然回弹)，并且还称为导通耐压(on-resisting pressure)。

[0004] 然而，如果减少LDD层中的杂质浓度，那么由于LDD层厚度的降低就不能充分确保导通电流，并在向着更浅(更薄)扩散层的近来趋势中，仅仅通过减少杂质浓度常常不能够确保大约5至10V的快速返回耐压。

[0005] 如果使源/漏层处于距离栅极侧端一定距离处，就能稍微自由地确定击穿耐压或快速返回耐压，但因为在形成源/漏层时的离子注入是非自对准工艺，所以由光刻胶的滑动(slippage)而改变了电气特性。

[0006] 此外，发现上述问题和相似问题不仅在LDD结构中，而且还在DDD(双扩散漏)结构和延伸结构中。

[0007] 可以想到，为在半导体装置内确保5至10V的快速返回耐压，采用在扩散层中具有扩散层中相反导电类型扩散层的结构(Resurf结构)，例如，由日本专利未决公开No.11-204792所述。 参考图15，在具有Resurf结构的现有半导体装置中，通过使用主栅极(202-1)和辅栅极(202-2)作为掩模的自对准工艺，可以在主栅极(202-1)和辅栅极(202-2)之间形成在LOCOS下形成的延伸漏扩散层中相反导电类型扩散层(208；Resurf层)(见专利文献1)。 Resurf结构已公知为高耐压器件，通常在LOCOS下利用特定掩模来形成。 在Resurf结构中，作为下层的阱和作为上层的Resurf层在漏侧耗尽，用于实现高击穿耐压。 因为通过自对准工艺形成Resurf层，所以在除主栅极以外还使用辅栅极，以利用主栅极和辅栅极作为掩模在主栅极和辅栅极之间形成Resurf层。 由于Resurf层还形成在源侧，因此在漏侧上的Resurf层和在源侧上的Resurf层应为相反导电类型层。 也就是说，应在衬底上分别形成用于在漏侧上形成Resurf层和在源侧上形成Resurf层的掩模。 因为与低耐压器件相比晶体管的尺寸大，所以高耐压器件适合于制作Resurf结构。

[0008] 然而，如果Resurf结构被应用于制作具有大约5至10V的快速返回耐压的晶体管，那么由于晶体管的尺寸变得太大，而使Resurf结构不适合于高耐压器件。

[0009] 为实现Resurf结构，需要某程度的结深度，使得漏层的阱连接在辅栅极下面，但如果在具有大约5至10V的快速返回耐压的晶体管中实现这样的结深度，容易出现注入的离子穿过栅极(主栅极和辅栅极)的情况。 也就是说，如果进行用于漏层的离子注入直到实现该结深度，那么在利用栅极(多晶硅)作为掩模的自对准工艺中离子就会穿过栅极。 因此，为避免离子穿过栅极，所以别无选择而只能使结深度相对小。

[0010] 通过上述观点来看，很难在具有大约5至10V的快速返回耐压的晶体管中采用Resurf结构。

[0011] 在具有Resurf结构的现有半导体装置中，应在衬底上分别形成用于在漏侧上形成Resurf层和在源侧上形成Resurf层的掩模(光刻胶)，但这还是增加主栅极和辅栅极尺寸的因素。 从而，分别形成掩模的技术不适合用于具有一定尺寸的晶体管。

发明内容

[0012] 本发明的第一方面是提供一种半导体装置，包括：

[0013] 本发明的MOS晶体管，包括：

[0014] 形成在衬底上的主栅极；形成在衬底上靠近主栅极布置的至少一个辅栅极；形成在衬底上的源/漏区；以及在辅栅极下面从源/漏层端部到靠近主栅极端部连续布置的杂质扩散区，该杂质区具有与源/漏层的导电类型相同的导电类型并且具有比源/漏层的杂质浓度低的杂质浓度。

[0015] 本发明的第二方面是提供一种用于制造半导体装置的方法，包括如下步骤：

[0016] 以预定间隔形成主栅极和辅栅极；以及

[0017] 通过倾斜旋转离子注入利用主栅极和辅栅极作为掩模，在包括辅栅极下面的区域的阱层中形成低浓度层，该低浓度层具有与源/漏层相同的电位类型并且具有比源/漏层的杂质浓度低的杂质浓度。

[0018] 本发明的第三方面是一种用于制造半导体装置的方法，包括如下步骤：

[0019] 以预定间隔形成主栅极和辅栅极；以及

[0020] 利用主栅极和辅栅极作为掩模，将具有与源/漏层相同的电位类型并且具有比源/漏层低的杂质浓度的杂质注入到阱层中，并通过热处理使所注入的杂质扩散在辅栅极下面的区域上以形成低浓度层。

[0021] 优选用于制造半导体装置的方法包括如下步骤：

[0022] 在主栅极和辅栅极的端面到侧面(end-to-side)的表面周围形成侧壁；以及[0023] 利用主栅极、辅栅极和侧壁作为掩模通过离子注入形成源/漏层。

[0024] 根据本发明，能形成具有高击穿耐压和快速返回耐压的晶体管。 这时，能容易地以高精度控制击穿耐压、快速返回耐压和电流量。

[0025] 根据本发明，可以自由地设置辅栅极的数量和辅栅极的长度。

[0026] 根据本发明，通过改变主栅极和辅栅极之间的间隔，可以对其间是存在/不存在源/漏层、源/漏层的浓度以及是否形成硅化物进行控制。 因此，能自由控制击穿耐压、快速返回耐压和电流量。

[0027] 根据本发明，能自由设置主栅极和辅栅极的电位。

附图说明

[0028] 图1A和1B示意地示出了根据本发明实施例1的半导体装置的结构，其中图1A是部分平面图，而图1B是1A-1A′截面的部分截面图；

[0029] 图2A至2I是示意性示出了用于制造根据本发明实施例1的半导体装置的方法的上半部分的部分工艺截面图；

[0030] 图3是示意性示出了根据本发明实施例1的半导体装置的变更结构的部分平面图；

[0031] 图4A和4B示意地示出了根据本发明实施例2的半导体装置的结构，其中图4A是部分平面图，而图4B是4B-4B′截面的部分截面图；

[0032] 图5A至5I是示意性示出了用于制造根据本发明实施例2的半导体装置的方法的上半部分的部分工艺截面图；

[0033] 图6A和6B是关于利用栅极大小(Lpoly＝0.6μm)的半导体装置的Vd-Id特性的图，其中图6A涉及根据比较例(没有利用辅栅极)的半导体装置，而图6B涉及根据本发明实施例2(利用辅栅极)的半导体装置；

[0034] 图7A和7B是关于具有源-漏距离(源-漏距离＝2μm)的半导体装置的Vd-Id特性的图，其中图7A涉及根据比较例(没有利用辅栅极)的半导体装置，而图7B涉及根据本发明实施例2(利用辅栅极)的半导体装置；

[0035] 图8A和8B示意地示出了根据本发明实施例3的半导体装置的结构，其中图8A是部分平面图，而图8B是8C-8C′截面的部分截面图；

[0036] 图9示意地示出了根据本发明实施例4的半导体装置的结构的部分平面图；

[0037] 图10示意地示出了根据本发明实施例6的半导体装置的结构的部分截面图；

[0038] 图11示意地示出了根据本发明实施例7的半导体装置的结构的部分截面图；

[0039] 图12示意地示出了根据本发明实施例8的半导体装置的结构的部分截面图；

[0040] 图13示意地示出了根据本发明实施例8的半导体装置的变更结构的部分截面图；

[0041] 图14A和14B示意地示出了根据本发明实施例9的半导体装置的结构，其中图14A是部分平面图，而图14B是14D-14D′截面的部分截面图；以及

[0042] 图15示意地示出了根据现有技术的一个例子的半导体装置的结构的部分截面图。

具体实施方式

[0043] 实施例1

[0044] 将利用附图来说明本发明的实施例1。 图1A和1B示意地示出了根据本发明实施例1的半导体装置的结构，其中图1A是部分平面图，而图1B是1A-1A′截面的部分截面图。 在此，将介绍NMOS的情况。

[0045] 半导体装置1是具有NMOS型晶体管的半导体装置，并且包括硅衬底2、元件隔离区3、阱层4、栅绝缘膜5、栅极6、轻掺杂漏(LDD)层7、侧壁8、源/漏层9、硅化物层10、11、层间绝缘膜12、接触栓塞13和布线层14。

[0046] 硅衬底2是P型硅衬底。 元件隔离区3是使形成在硅衬底2上的多个器件有效区(元件)电气隔离的区域。 元件隔离区3由绝缘材料(例如，硅氧化物膜)构成，并且以预定深度设置在包围器件有效区的位置。 阱层4是对于每个器件有效区将P型杂质(例如，硼离子)扩散进硅衬底2到预定深度的区域。 栅绝缘膜5是绝缘膜(硅氧化物膜)，其用在栅极6、6a、6b和6c所在的硅衬底2上的区域内。

[0047] 栅极6位于栅绝缘膜5上并且在源和漏(源/漏层9a、9b)之间，由多晶硅构成，并且具有主栅极6a和辅栅极6b和6c。 主栅极6a是用于沟道控制的栅极。 在主栅极6a两侧、以与一侧的一个辅栅极的预定间隔，邻近主栅极6a布置辅栅极6b和6c(总计两个辅栅极)，并在预定位置整体地连接主栅极6a。 主栅极6a和辅栅极6b、6c之间的间隔具有一定长度，使得主栅极6a和辅栅极6b、6c的侧壁(在主栅极6a和辅栅极6b、6c之间的区域内所形成的壁)在侧壁8形成期间相互接触栅极，并且主栅极6a和辅栅极6b、6c之间的间距填充有侧壁8。 能使主栅极6a和辅栅极6b、6c相互更接近到达到PR(光刻胶)曝光限制的程度。 当从二维方向观察时，作为杂质高浓度扩散层的源/漏层9a、
9b不存在于主栅极6a和辅栅极6b、6c之间的区域内。 应充分减小辅栅极6b、6c，使得LDD层7a、7b能够形成在辅栅极6b、6c下面。 主栅极6a和辅栅极6b、6c不电气连接地相互隔离，并独立控制(见图4)。 例如，为了在任何情况下尽可能确保导通电流，源/漏层9a和辅栅极6b可以相互电气连接。 这是因为LDD层存在于辅栅极6b下面(图
1B中的7a)，并通过设定辅栅极6b的电位，能自由控制LDD层7a中的载流子。 硅化物层10a、10b和10c(例如，TiSi)形成在层间绝缘膜12侧的主栅极6a和辅栅极6b、6c的表面上。 必要时可以不设置硅化物层10a、10b和10c。

[0048] LDD层7a、7b是形成在阱层4内且在辅栅极6b、6c之下的低浓度扩散层(N型扩散层；例如磷离子低浓度扩散层)，并具有与源/漏层9a、9b的电位类型相同的电位类型。 当从二维方向观察时，LDD层7a从靠近左侧的辅栅极6b的一端连续延伸到靠近左侧的主栅极6a的一端。当从二维方向观察时，LDD层7b从靠近右侧的辅栅极6b的一端连续延伸到靠近左侧的主栅极6a的一端。 选择LDD结构的原因如下。 在实施例1中，没有使用Resurf结构，而因此不能增加结的深度。 如果增加结的深度，那么离子穿过栅极，并因此不能执行通过自对准方法的注入。由此，选择LDD结构。LDD层7a、7b还形成在辅栅极6b、6c下面的原因如下。 在LDD结构中，需要改变LDD层7a、7b的浓度，用于控制击穿耐压和快速返回耐压。 然而，通常不能很好地控制LDD层7a、7b的长度，即使改变了浓度，也会限制击穿耐压和快速返回耐压的变化。 如果采用利用辅栅极6b、6c的结构，那么就隔离开了源/漏层9a、9b和主栅极6a，并且不表现出晶体管的特性，或者如果仅仅形成了辅栅极6b、6c，那么晶体管就会具有非常差的电气特性。 由此，LDD层7a、7b还形成在辅栅极6b、6c下面。 为了获得具有更高击穿耐压和快速返回耐压的晶体管，需要减少LDD层7a、7b的浓度。

[0049] 侧壁8是形成在主栅极6a和辅栅极6b、6c的侧边缘周围并且在主栅极6a和辅栅极6b、6c之间的区域中的绝缘区(例如，硅氧化物膜)，侧壁8相互接触以填充这些区域。 在主栅极6a和辅栅极6b、6c之间的侧壁8作为掩模，用于防止在主栅极6a和辅栅极6b、6c之间的区域内形成源/漏层9a、9b。

[0050] 源/漏层9a、9b是高浓度扩散层(N+型扩散层；例如，砷离子高浓度扩散层)，其形成在左侧上辅栅极6b以外和右侧上辅栅极6c以外的阱层4内，并具有与LDD层7a、7b的电位类型相同的电位类型。 源/漏层9a在靠近辅栅极6b左端与LDD层7a连接。
源/漏层9b在靠近辅栅极6c右端与LDD层7b连接。 当从二维方向观察时，源/漏层
9a、9b不形成在主栅极6a和辅栅极6b、6c之间的区域内。 源/漏层9a、9b通过辅栅极
6b、6c和侧壁8与主栅极6a保持一定距离。 作为在距离主栅极6a一定距离处放置源/漏层9a、9b的结果，仅LDD层7a、7b存在于源/漏层9a、9b和主栅极6a的端部之间。
在距离主栅极6a一定距离处放置源/漏层9a、9b是为了获得具有高击穿耐压和快速返回耐压的晶体管。 硅化物层11a、11b(例如，TiSi)形成在层间绝缘膜12侧上的源/漏层
9a、9b的表面上。 必要时也可以不必提供硅化物层11a、11b。

[0051] 层间绝缘膜12是在元件隔离区3、侧壁8、硅化物层10a、10b、10c、11a、11b的表面上形成的绝缘层(例如，硅氧化物膜)。 连通硅化物层10a、11a、11b的多个接触孔形成在层间绝缘膜12内。接触栓塞13a、13b、13c是分别连接硅化物层10a、11a、11b的导电层(例如，W)，并且形成层间绝缘膜12的接触孔内。 布线层14a、14b、14c是分别连接接触栓塞13a、13b、13c的导电层(例如，Al)，并以预定图案形成在层间绝缘膜12的表面上。

[0052] 现在将介绍用于制造根据实施例1的半导体装置的方法。 图2A至2I是示意性示出了用于制造根据本发明实施例1的半导体装置的方法的部分工艺截面图。 在此，将介绍形成NMOS的情况。

[0053] 首先，制备硅衬底2，并在硅衬底2上的预定位置处形成元件隔离区3(步骤A1；见图2A)。此时，对于硅衬底2，例如，利用具有15Ω·cm电阻率的P型硅衬底。元件隔离区3由硅氧化物膜构成，并能通过LOCOS(硅的局部氧化)法或STI(浅沟槽隔离)法来形成。 元件隔离区3的深度大约为0.1至5μm。

[0054] 然后，在硅衬底2上形成阱层4(步骤A2；见图2B)。 阱层4是P型阱，并通过例如注入硼(B)离子来形成。 对于注入条件，例如，离子注入能量(加速能量)为13 2
400KeV，离子注入剂量为1×10 /cm，离子注入能量(加速能量)为100KeV，以及离
12 2
子注入剂量为5×10 /cm。 当从二维方向观察时，离子被注入进由元件隔离区3围绕的硅区内。

[0055] 然后，在阱层4的表面上形成栅绝缘膜5(步骤A3；见图2C)。 在此，例如，栅绝缘膜5是硅氧化物膜并具有16nm的厚度。

[0056] 然后，在栅绝缘膜5的表面上的预定位置处形成主栅极6a和辅栅极6b、6c(步骤A4；见图2D)。 在此，例如，在栅绝缘膜(图2C中的5)的整个表面上将用于栅极6a、6b、6c的多晶硅生长到200nm的厚度，以预定掩模图案在多晶硅的表面上形成光刻胶(未示出)，蚀刻掉从掩模图案露出的区域中的多晶硅，直到显露出栅绝缘膜5，然后除去光刻胶。 例如，主栅极6a和辅栅极6b、6c之间的间隔为0.2μm，使得在后序步骤中形成侧壁8时，主栅极6a和辅栅极6b、6c的侧壁8相互接触(见图2F)。 在形成主栅极6a和辅栅极6b、6c之后以及除去光刻胶之前可以蚀刻掉从二维方向观察时与除主栅极
6a和辅栅极6b、6c的区域以外区域有关的栅绝缘膜5。

[0057] 然后，在阱层4内的预定区域中形成LDD层7a、7b(步骤A5；见图2E)。LDD层7a、7b是N型扩散层，并通过利用主栅极6a和辅栅极6b、6c作为掩模的自对准工艺，由利用磷(P)离子的倾斜旋转离子注入来形成在辅栅极6b、6c下面。 此时，对于注入条13 2
件，例如，离子注入能量为50KeV，离子注入剂量为1×10 /cm，以及离子注入角度为
30°。 通过倾斜旋转离子注入形成LDD层7a、7b是为了在辅栅极6b、6c下面也形成连续的LDD层7a、7b，以增加晶体管的击穿耐压和快速返回耐压。从元件隔离区3和辅栅极6b之间、辅栅极6b和主栅极6a之间、主栅极6a和辅栅极6c之间以及辅栅极6c和元件隔离区3之间的区域注入离子。通过利用0°注入取代倾斜旋转离子注入，随后用热处理(退火)热扩散所注入的磷离子，也可以在辅栅极6b、6c下面形成连续的LDD层7a、
7b。

[0058] 然后，在主栅极6a和辅栅极6b、6c的侧边缘周围形成侧壁8(步骤A6；见图2F)。 对于侧壁8，例如，利用硅氧化物膜，并且其厚度为150nm。 例如，可以通过在衬底表面上淀积硅氧化物膜，然后回刻蚀硅氧化物膜直到显露出主栅极6a、辅栅极6b、
6c和LDD层7a、7b的表面，来形成侧壁8。 因为主栅极6a和辅栅极6b、6c之间的间隔小，所以主栅极6a和辅栅极6b、6c的侧壁8相互接触，并且主栅极6a和辅栅极6b、
6c之间的间隙填充有侧壁8。

[0059] 然后，在LDD层7a、7b的预定区域中形成源/漏层9a、9b(步骤A7；见图2G)。 源/漏层9a、9b是N型扩散层，并可以通过利用主栅极6a、辅栅极6b、6c和侧壁8作为掩模的自对准工艺，由例如利用砷(As)离子的离子注入来形成。此时，对于注
15 2
入条件，例如，离子注入能量为50KeV，离子注入剂量为1×10 /cm。 当从二维方向观察时，从元件隔离区3与辅栅极6b、6c之间的区域注入离子。 因为在主栅极6a和辅栅极6b、6c之间的间隔填充有侧壁8，其中它们的侧壁8彼此接触，所以在从二维方向观察时，不会从主栅极6a和辅栅极6b、6c之间区域注入与源/漏层9a、9b的离子相同的离子。

[0060] 然后，在栅极6a、6b、6c和源漏层9a、9b的表面上形成硅化物层10a、10b、10c、11a、11b，在衬底的整个表面上形成层间绝缘膜12，在层间绝缘膜12内形成连通硅化物层10a、11a、11b的接触孔，并在接触孔内形成分别对应于硅化物层10a、11a、
11b的接触栓塞13a、13b、13c(步骤A8；见图1A和图2H)。例如，通过进行利用Ti的硅化物形成处理可以形成硅化物层10a、10b、10c、11a、11b。 因为主栅极6a和辅栅极
6b、6c之间的间隔填充有侧壁8，所以LDD层7a、7b的表面不会经历硅形成反应。 例如，通过在包括接触孔的层间绝缘膜12的表面上形成钨层，并使钨层经过CMP或回刻蚀钨层直到显露出层间绝缘膜能够形成接触栓塞13a、13b、13c。

[0061] 最后，在层间绝缘膜12上分别形成对应于接触栓塞13a、13b、13c的布线层14a、14b、14c(步骤A9；见图1A和图2I)。例如，通过在包括接触栓塞13a、13b、13c的层间绝缘膜12的表面上淀积铝层、以预定掩模图案形成光刻胶(未示出)、蚀刻掉从掩模图案中露出的区域内的铝层直到显露出层间绝缘膜12、以及然后除去光刻胶，来形成布线层14a、14b、14c。 以这种方式，形成了具有期望结构的晶体管的半导体装置。

[0062] 根据实施例1，与利用一个栅极的情况相比，LDD层7a、7b具有增加的长度，并起缓和从源/漏层9a、9b延伸到主栅极6a下面的电场的作用，从而使得能够确保高击穿耐压和快速返回耐压。

[0063] 因为，通过自对准工艺能够形成具有高击穿耐压和快速返回耐压的晶体管的半导体装置的LDD层7a、7b和源/漏层9a、9b，所以在不增加PR步骤的情况下就可以制造半导体装置。

[0064] 通过选择不利用Resurf结构的LDD结构，利用自对准工艺能够生产出具有带稳定特性的晶体管的半导体装置。 也就是说，通过降低离子注入密度以减少辅栅极6b、6c下面的扩散层(LDD层7a、7b)的结深度，可以在避免离子穿过栅极的现有问题的同时进行由自对准工艺的注入。

[0065] 因为不利用Resurf结构，所以注入进NMOS的源/漏层9a、9b仅仅是N+型。也就是说，不必像在Resurf结构中那样在主栅极6a和辅栅极6b、6c上的用于形成源/漏层9a、9b的掩模之间转换，能充分减少主栅极6a和辅栅极6b、6c的长度。 因此，可以充分减少晶体管的大小。 当本方法应用于PMOS(源/漏层9a、9b仅为P+型)时，取得了相同的效果。

[0066] 因为为了增加晶体管的击穿耐压和快速返回耐压，通过倾斜旋转离子注入在辅栅极6b、6c下面形成LDD层7a、7b，所以延伸到靠近主栅极6a端部的LDD层7a、7b分别连接源/漏层9a、9b，并由此获得了作为晶体管的良好特性。

[0067] 通过作为低浓度层的LDD层7a、7b最大程度地缓和了从源/漏层9a、9b端部延伸到主栅极6a端部下面的电场，从而使得能够获得高击穿耐压和快速返回耐压。

[0068] 此外，能够控制近年来已成为主流的晶体管的源/漏层9a、9b的表面上的硅化物形成。也就是说，因为主栅极6a和辅栅极6b、6c之间的间隔填充有侧壁8，所以不会发生硅化反应，从而能够在自对准工艺中利用侧壁8作为高精度硅化物阻挡。

[0069] 在实施例1中，介绍了利用用于衬底2的P型硅衬底的半导体装置，但本发明还能够应用于利用N型硅衬底的半导体装置。

[0070] 实施例2

[0071] 将利用附图来介绍本发明的实施例2。 图4A和4B示意地示出了根据本发明实施例2的半导体装置的结构，其中图4A是部分平面图，而图4B是4B-4B′截面的部分截面图。

[0072] 在根据实施例2的半导体装置中，当从二维方向观察时，源/漏层9c、9d局部地形成在主栅极6a和辅栅极6b、6c之间，并且主栅极6a和辅栅极6b、6c的侧壁8是独立的且不相互接触。因此，能够从主栅极6a和辅栅极6b、6c之间的区域注入离子，从而使得能够形成具有比LDD层7a、7b的浓度高的浓度的源/漏层9c、9d。硅化物层11c、11d形成在层间绝缘膜12侧的源/漏层9c、9d的表面上。 源/漏层9c分隔开LDD层
7a，以及源/漏层9d分隔开LDD层7b。 结构的其它方面与实施例1中的相同。

[0073] 在主栅极6a和辅栅极6b、6c之间形成与源/漏层9a、9b的离子相同的离子的源/漏层9c、9d是为了抑制导通电流量降低的缺点。 也就是说，与源/漏层9a、9b相比，LDD层7a、7b具有高电阻，如果仅延伸LDD层7a、7b，那么导通电流降低。 为避免这种情况，可想到LDD层7a、7b的浓度增加，或LDD层7a、7b的长度减少。 然而，如果增加LDD层7a、7b的浓度，那么会降低缓和电场的作用，导致击穿耐压下降。减少LDD层7a、7b的长度意味着减少辅栅极6b、6c的长度，这是可能的，直到诸如步进机(stepper)的曝光装置达到极限，但是在理论上不能在极限以上。 从而，将源/漏层
9c、9d和硅化物层11c、11d作为高浓度层增加到部分LDD层。 在必要时可以不必提供层11c、11d。

[0074] 现在将介绍用于制造根据实施例2的半导体装置的方法。 图5A至5I是示意性示出了用于制造根据本发明实施例2的半导体装置的方法的部分工艺截面图。 在此，将介绍形成NMOS的情况。

[0075] 首先，在硅衬底2上的预定位置处形成元件隔离区3(步骤B1；见图5A)，在硅衬底2上形成阱层4(步骤B2；见图5B)，以及在阱层4的表面上形成栅绝缘膜5(步骤B3；见图5C)。 步骤B1至B3与实施例1的步骤A1至A3相似。

[0076] 然后，在栅绝缘膜5的表面上的预定位置处形成主栅极6a和辅栅极6b、6c(步骤B4；见图5D)。 在此，例如，在栅绝缘膜(图5C中的5)的整个表面上生长用于栅极6a、6b、6c的多晶硅到200nm的厚度，以预定掩模图案在多晶硅的表面上形成光刻胶(未示出)，蚀刻掉从掩模图案露出的区域中的多晶硅，并然后除去光刻胶。例如，主栅极6a和辅栅极6b、6c之间的间隔为0.5μm，使得在后序步骤中形成侧壁8时，主栅极6a和辅栅极6b、6c的侧壁8不会相互接触(见图5F)。 在形成主栅极6a和辅栅极6b、
6c之后以及除去光刻胶之前，可以蚀刻掉从二维方向观察时与除主栅极6a和辅栅极6b、
6c的区域以外区域有关的栅绝缘膜5。

[0077] 然后，在阱层4内的预定区域中形成LDD层7a、7b(步骤B5；见图5E)。 步骤B5与实施例1的步骤A5相似。

[0078] 然后，在主栅极6a和辅栅极6b、6c的侧边缘周围形成侧壁8(步骤B6；见图5F)。对于侧壁8，例如，利用硅氧化物膜，并且其厚度为150nm。例如，可以通过在衬底表面上淀积硅氧化物膜、并然后回刻蚀硅氧化物膜直到显露出主栅极6a、辅栅极6b、
6c和LDD层7a、7b的表面，来形成侧壁8。 因为增加了主栅极6a和辅栅极6b、6c之间的间隔，所以主栅极6a和辅栅极6b、6c的侧壁8不会相互接触，并且在主栅极6a和辅栅极6b、6c之间存在露出LDD层7a、7b的区域。

[0079] 然后，在LDD层7a、7b的预定区域中形成源/漏层9a、9b、9c、9d(步骤B7；见图5G)。源/漏层9a、9b、9c、9d是N型扩散层，并可以通过例如利用自对准工艺使用砷(As)离子的离子注入来形成。此时，对于注入条件，例如，离子注入能量为50KeV，
15 2
离子注入剂量为1×10 /cm。当从二维方向观察时，从元件隔离区3与辅栅极6b之间、辅栅极6b与主栅极6a之间、主栅极6a与辅栅极6c之间以及辅栅极6c与元件隔离区3之间的区域注入离子。因此，由LDD层7a分隔开源/漏层9a和源/漏层9c，并且由LDD层7b分隔开源/漏层9b和源/漏层9d。 源/漏层9c分隔开LDD层7a，以及源/漏层
9d分隔开LDD层7b。

[0080] 然后，在栅极6a、6b、6c和源/漏层9a、9b、9c、9d的表面上形成硅化物层10a、10b、10c、11a、11b、11c、11d，在衬底的整个表面上形成层间绝缘膜12，形成连通硅化物层10a、11a、11b的接触孔，并在接触孔内形成对应于硅化物层10a、11a、11b的接触栓塞13a、13b、13c(步骤B8；见图4A和图5H)。例如，可以通过进行利用Ti的硅化物形成处理来形成硅化物层10a、10b、10c、11a、11b、11c、11d。侧壁8在主栅极
6a和辅栅极6b、6c之间的间隔内是不连续的，因此在源/漏层9c、9d的表面上形成硅化物层11c、11d。例如，可以通过在包括接触孔的层间绝缘膜12的表面上形成钨层，并使钨层经过CMP或回刻蚀钨层直到显露出层间绝缘膜12来形成接触栓塞13a、13b、13c。

[0081] 最后，在层间绝缘膜12的表面上形成对应于接触栓塞13a、13b、13c的布线层14a、14b、14c(步骤B9；见图4A和图5I)。 步骤B9与实施例1的步骤A9相似。 结果，形成了具有期望结构的晶体管的半导体装置。

[0082] 现在将说明根据实施例2的半导体装置的Vd-Id特性。 图6A和6B是与利用栅极(主栅极)大小(Lpoly＝0.6μm)的半导体装置的Vd-Id特性有关的图，其中图6A针对根据比较例(没有利用辅栅极)的半导体装置，而图6B针对根据本发明实施例2(利用辅栅极)的半导体装置。 图7A和7B是与具有源-漏距离(源-漏距离＝2μm)的半导体装置的Vd-Id特性有关的图，其中图7A针对根据比较例(没有利用辅栅极)的半导体装置，而图7B针对根据本发明实施例2(利用辅栅极)的半导体装置。

[0083] 参考图6A和6B，与根据比较例的半导体装置(图6A)相比，根据实施例2的半导体装置(图6B)具有较高的LDD电阻并由此具有较小的导通电流，但可以发现具有提高的快速返回电压。 参考图7A和7B，与根据比较例的半导体装置(图7A)相比，根据实施例2的半导体装置(图7B)具有稍低的快速返回电压，但可以发现能够确保非常大的导通电流量。

[0084] 因此，根据实施例2，可以获得对于相同栅极大小快速返回电压较高以及对于相同晶体管大小能确保较大的导通电流量的优势(见图6A和6B以及图7A和7B)。

[0085] 与利用一个栅极来形成LDD层的情况相比，LDD层7a、7b具有增加的长度，并从而起到缓和从源/漏层9a、9b端部延伸到主栅极6a下面的电场的作用，由此使得能够确保高击穿耐压和快速返回耐压。 与源/漏层9a、9b相比，LDD层7a、7b具有高电阻，导致导通电流量减少。 为补偿这种情况，在主栅极6a和辅栅极6b、6c之间局部地形成已注入与源/漏层9a、9b的离子相同离子的源/漏层9c、9d，并且源/漏层9c、9d起到减少LDD层7a、7b的电阻的作用。 结果，增加了击穿耐压和快速返回耐压，并能确保导通电流为相对大的量。

[0086] 因为通过自对准工艺能形成这些层，所以在不用增加PR步骤的情况下，能制造出具有高击穿耐压和快速返回耐压的晶体管的半导体装置。

[0087] 通过不利用Resurf结构而选择LDD结构，能够利用自对准工艺生产出具有带稳定特性的晶体管的半导体装置。 也就是说，通过减少离子注入强度以减少辅栅极6b、6c下面的扩散层(LDD层7a、7b)的结深度，能够在避免诸如离子穿过栅极的现有问题的同时执行由自对准工艺的注入。

[0088] 因为不利用Resurf结构，所以注入进NMOS的源/漏层9a、9b、9c、9d仅仅是N+型。也就是说，不必像在Resurf结构中那样，在用于在主栅极6a和辅栅极6b、6c上形成源/漏层9a、9b、9c、9d的掩模之间转换，并且能充分减少主栅极6a和辅栅极6b、6c的长度。因此，可以充分减少晶体管的大小。 当本方法应用于PMOS(源/漏层9a、
9b、9c、9d仅为P+型)时，取得相同的效果。

[0089] 因为通过倾斜旋转离子注入使LDD层7a、7b形成在辅栅极6b、6c下面，用于增加晶体管的击穿耐压和快速返回耐压，所以靠近主栅极6a端部延伸的LDD层7a、7b分别连接到源/漏层9a、9b，并由此获得了作为晶体管的良好特性。

[0090] 通过将高浓度层(源/漏层9c、9d)增加到部分LDD层7a、7b，能减少整个电阻以使导通电流量的减少最小化。在主栅极6a和辅栅极6b、6c之间形成了硅化物层11c、11d，由此能进一步减少电阻。 结果，在不增加PR步骤的情况下，能形成能够由自对准工艺所形成的、与实施例1相比，具有高击穿耐压和快速返回耐压、并确保更大的导通电流量的晶体管。

[0091] 通过自对准工艺能增加源/漏层9a、9b、9c、9d和硅化物层，并在不增加PR步骤的情况下能获得期望的结构。

[0092] 实施例3

[0093] 现在将利用附图来说明本发明的实施例3。 图8A和8B示意地示出了根据本发明实施例3的半导体装置的结构，其中图8A是部分平面图，而图8B是8C-8C′截面的部分截面图。 在根据实施例3的半导体装置中，在辅栅极6b、6c以外进一步形成了一个辅栅极6d和一个辅栅极6e。 该结构的其它方面与实施例1中的相同。 该结构还可以应用于实施例2。 根据实施例3，可以形成进一步增加了LDD层7a、7b长度的晶体管。

[0094] 实施例4

[0095] 现在将利用附图来说明本发明的实施例4。 图9示意地示出了根据本发明实施例4的半导体装置的结构的部分平面图。 在根据实施例4的半导体装置中，靠近主栅极6a两侧放置两个或更多个辅栅极6b和两个或更多个辅栅极6c。 也就是说，可以自由设定辅栅极6b、6c的数量以得到期望的特性。 不必使源侧的辅栅极6b的数量与漏侧的辅栅极6c的数量相等。 该结构的其它方面与实施例1中的相同。 该结构还可以应用于实施例2。 根据实施例4，可以在辅栅极6b、6c下面自由设定LDD层7a、7b的长度以用于得到期望的特性。

[0096] 实施例5

[0097] 现在将说明本发明的实施例5。 在根据实施例5的半导体装置中，控制主栅极和辅栅极之间的距离以改变与主栅极和辅栅极有关的侧壁的接触程度。 该结构的其它方面与实施例1中的相同。 根据实施例5，可以控制用作用于源/漏层的掩模的侧壁的厚度。 也就是说，可以自由改变离子注入到源/漏层的程度，从而能自由控制击穿耐压、快速返回耐压和导通电流。

[0098] 实施例6

[0099] 现在将利用附图来说明本发明的实施例6。 图10示意地示出了根据本发明实施例6的半导体装置的结构的部分平面图。 在根据实施例6的半导体装置中，利用双扩散漏(DDD)层15a、15b来代替LDD层。 该结构的其它方面与实施例1中的相同。 根据实施例6，可以形成具有更高击穿耐压和快速返回耐压的晶体管。

[0100] 实施例7

[0101] 现在将利用附图来说明本发明的实施例7。 图11示意地示出了根据本发明实施例7的半导体装置的结构的部分平面图。 在根据实施例7的半导体装置中，利用延伸层16a、16b来代替LDD层。 该结构的其它方面与实施例1中的相同。 根据实施例7，可以形成具有浅结和具有高快速返回耐压的晶体管。

[0102] 实施例8

[0103] 现在将利用附图来说明本发明的实施例8。 图12示意地示出了根据本发明实施例8的半导体装置的结构的部分截面图。 图13示意地示出了根据本发明实施例8的半导体装置的变更结构的部分截面图。 在根据实施例8的半导体装置中，通过仅在一侧(漏侧)形成辅栅极6c，形成使得具有单路沟道的晶体管。 如图13中所示，通过仅在一侧(漏侧)设置LDD层7b(可利用DDD层或延伸层来代替)，形成使得具有单路沟道的晶体管。

[0104] 实施例9

[0105] 现在将利用附图来说明本发明的实施例9。 图14A和14B示意地示出了根据本发明实施例9的半导体装置的结构，其中图14A是部分平面图，而图14B是D-D′截面的部分截面图。 在根据实施例9的半导体装置中，并排放置了NMOS型晶体管和PMOS型晶体管。 关于NMOS型晶体管的结构与实施例1中的相同。 在PMOS型晶体管一侧阱层为N阱17，LDD层为P-型LDD层20a、20b，而源/漏层为P+型源/漏层21a、21b。 该结构的其它方面与实施例1中的相同。

[0106] 实施例10

[0107] 现在将说明本发明的实施例10。 在根据实施例10的半导体装置中，根据实施例1至9的半导体装置中的晶体管结合了具有相互不同的击穿耐压的晶体管。 根据实施例10，可以获得处理不同电源电压的混合器件。