本发明涉及一种制造快闪存储器件的方法。根据本发明，在栅极蚀刻工艺过程期间或之前，抛光硬掩模层以减小表面起伏，其中已经通过包括所述表面起伏的金属硅化物层将该表面起伏转移至所述硬掩模层。由此，虽然在所述金属硅化物层中存在表面起伏，但是可防止在栅极上形成的SAC氮化物层在金属沉积前的介电层的后续抛光过程中损失，其中实施所述抛光过程以形成接触塞。因此可改善晶体管的驼峰现象。
提供半导体衬底，在所述半导体衬底中顺序地形成第一介电层、第一导电层、第二介电层、第二导电层、金属硅化物层和硬掩模层；
图案化所述硬掩模层、所述金属硅化物层、所述第二导电层和所述第二介电层；
图案化所述第一导电层，同时抛光所述硬掩模层以减小在所述硬掩模层中产生的表面起伏；
在包括所述抛光的硬掩模层的栅极图案上形成自对准接触氮化物层和金属沉积前的介电层；和实施蚀刻过程用于抛光所述金属沉积前的介电层，
其中所述硬掩模层包括包含富碳或富氧聚合物基材料的两层或更多层的堆叠结构，或者所述硬掩模层包括包含氧化物层、非晶碳层和氧氮化硅层的堆叠结构。
2.根据权利要求1所述的方法，包括由多晶硅层形成所述第一导电层和所述第二导电层的每一个。
3.根据权利要求1所述的方法，其中所述第二介电层包括包含氧化物层、氮化物层和氧化物层的堆叠结构。
4.根据权利要求1所述的方法，其中所述金属硅化物层包括硅化钨层。
5.根据权利要求4所述的方法，包括利用采用甲硅烷或二氯硅烷气体的硅化过程来形成所述硅化钨层。
6.根据权利要求1所述的方法，包括通过包括主蚀刻过程和过蚀刻过程的等离子体蚀刻过程来图案化所述第一导电层。
7.根据权利要求6所述的方法，其中所述主蚀刻过程包括使用200W～1500W的偏压功率的第一过程和使用100W～700W的偏压功率的第二过程。
8.根据权利要求6所述的方法，包括使用100W～700W的偏压功率实施所述过蚀刻过程。
9.根据权利要求7所述的方法，包括在所述主蚀刻过程的所述第一过程中抛光所述硬掩模层。
10.根据权利要求1所述的方法，还包括在图案化所述第二介电层之后原位或异位除去所述非晶碳层。
11.根据权利要求1所述的方法，包括图案化所述第一导电层同时利用干蚀刻或湿蚀刻回蚀刻工艺来抛光所述硬掩模层。
12.根据权利要求1所述的方法，包括利用电容耦合等离子体类型、电感耦合等离子体类型或微波等离子体类型的等离子体蚀刻设备来图案化所述栅极图案。
13.根据权利要求1所述的方法，包括利用等离子体增强化学气相沉积方法或低压化学气相沉积方法形成所述自对准接触氮化物层。
14.根据权利要求1所述的方法，包括利用化学机械抛光过程实施所述金属沉积前的介电层的所述蚀刻过程。
15.根据权利要求14所述的方法，包括实施所述化学机械抛光过程直至暴露出所述自对准接触氮化物层的表面，或直至不暴露所述自对准接触氮化物。
16.根据权利要求14所述的方法，包括用具有较少自对准接触氮化物层损失的高选择性浆料或具有较多自对准接触氮化物层损失的低选择性浆料来实施所述化学机械抛光过程。
17.根据权利要求1所述的方法，还包括在形成所述自对准接触氮化物层之前，在所述栅极图案的侧壁上形成间隔物。
18.一种制造快闪存储器件的方法，所述方法包括：提供半导体衬底，在所述半导体衬底中顺序地形成第一介电层、第一导电层、第二介电层、第二导电层、金属硅化物层和硬掩模层；
图案化所述金属硅化物层、所述第二导电层、所述第二介电层和所述第一导电层，同时抛光所述硬掩模层以减小在所述硬掩模层中产生的表面起伏；
在包括所述抛光的硬掩模层的栅极图案上形成自对准接触氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光所述金属沉积前的介电层，
其中所述硬掩模层具有包括含有富碳或富氧聚合物基材料的两层或更多层的堆叠结构，或者所述硬掩模层具有包括氧化物层、非晶碳层和氧氮化硅层的堆叠结构。
19.根据权利要求18所述的方法，包括由多晶硅层形成所述第一导电层和所述第二导电层的每一个。
20.根据权利要求18所述的方法，其中所述第二介电层具有包括氧化物层、氮化物层和氧化物层的堆叠结构。
21.根据权利要求18所述的方法，包括由硅化钨层形成所述金属硅化物层。
22.根据权利要求21所述的方法，包括利用采用甲硅烷或二氯硅烷气体的硅化过程来形成所述硅化钨层。
23.根据权利要求18所述的方法，包括形成厚度为500埃～4000埃的所述氧化物。
24.根据权利要求18所述的方法，包括由原硅酸四乙酯氧化物层、高温氧化物层或高密度等离子体氧化物层形成所述氧化物层。
25.根据权利要求18所述的方法，包括在图案化所述硬掩模层之后原位或异位除去所述非晶碳层。
26.根据权利要求18所述的方法，包括图案化所述金属硅化物层、所述第二导电层和所述第一导电层同时利用干蚀刻或湿蚀刻回蚀刻工艺来抛光所述硬掩模层。
27.根据权利要求18所述的方法，包括利用电容耦合等离子体类型、电感耦合等离子体类型或微波等离子体类型的等离子体蚀刻设备来图案化所述栅极图案。
28.根据权利要求18所述的方法，包括利用等离子体增强化学气相沉积或低压化学气相沉积方法形成所述自对准接触氮化物层。
29.根据权利要求18所述的方法，包括利用化学机械抛光过程实施所述金属沉积前的介电层的所述蚀刻过程。
30.根据权利要求29所述的方法，包括实施所述化学机械抛光过程直至暴露出所述自对准接触氮化物层的表面，或直至不暴露所述自对准接触氮化物。
31.根据权利要求29所述的方法，包括利用具有较少自对准接触氮化物层损失的高选择性浆料或具有较多自对准接触氮化物层损失的低选择性浆料来实施所述化学机械抛光过程。
32.根据权利要求18所述的方法，还包括在形成所述自对准接触氮化物层之前，在所述栅极图案的侧壁上形成间隔物。
33.一种制造快闪存储器件的方法，所述方法包括：提供半导体衬底，在所述半导体衬底中顺序地形成第一介电层、第一导电层、第二介电层、第二导电层、金属硅化物层和硬掩模层；
图案化所述第二导电层、所述第二介电层和所述第一导电层，同时抛光所述硬掩模层以减小在所述硬掩模层中产生的表面起伏；
在包括所述抛光的硬掩模层的栅极图案上形成自对准接触氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光所述金属沉积前的介电层，
其中所述硬掩模层具有包括含有富碳或富氧聚合物基材料的两层或更多层的堆叠结构，或者所述硬掩模层具有包括氧化物层、非晶碳层和氧氮化硅层的堆叠结构。
34.根据权利要求33所述的方法，包括由多晶硅层形成所述第一导电层和所述第二导电层的每一个。
35.根据权利要求33所述的方法，其中所述第二介电层具有包括氧化物层、氮化物层和氧化物层的堆叠结构。
36.根据权利要求33所述的方法，包括由硅化钨层形成所述金属硅化物层。
37.根据权利要求36所述的方法，包括利用采用甲硅烷或二氯硅烷气体的硅化过程来形成所述硅化钨层。
38.根据权利要求33所述的方法，包括形成厚度为500埃～3000埃的所述氧化物层。
39.根据权利要求33所述的方法，包括由原硅酸四乙酯氧化物层、高温氧化物层或高密度等离子体氧化物层形成所述氧化物层。
40.根据权利要求33所述的方法，包括在图案化所述金属硅化物层或所述第二导电层之后原位或异位除去所述非晶碳层。
41.根据权利要求33所述的方法，包括图案化所述第二导电层、所述第二介电层和所述第一导电层，同时利用干蚀刻或湿蚀刻回蚀刻工艺来抛光所述硬掩模层。
42.根据权利要求33所述的方法，包括利用电容耦合等离子体类型、电感耦合等离子体类型或微波等离子体类型的等离子体蚀刻设备来图案化所述栅极图案。
43.根据权利要求33所述的方法，包括利用等离子体增强化学气相沉积或低压化学气相沉积方法形成所述自对准接触氮化物层。
44.根据权利要求33所述的方法，包括利用化学机械抛光过程实施所述金属沉积前的介电层的所述蚀刻过程。
45.根据权利要求44所述的方法，包括实施所述化学机械抛光过程直至暴露出所述自对准接触氮化物层的表面，或直至不暴露所述自对准接触氮化物层。
46.根据权利要求44所述的方法，包括利用具有较少自对准接触氮化物层损失的高选择性浆料或具有较多自对准接触氮化物层损失的低选择性浆料来实施所述化学机械抛光过程。
47.根据权利要求33所述的方法，还包括在形成所述自对准接触氮化物层之前，在所述栅极图案的侧壁上形成间隔物。
48.一种制造快闪存储器件的方法，所述方法包括：提供半导体衬底，在所述半导体衬底中顺序地形成第一介电层、第一导电层、第二介电层、第二导电层、金属硅化物层和硬掩模层；
图案化所述硬掩模层、金属硅化物层和所述第二导电层；
图案化所述第二介电层和所述第一导电层，同时抛光所述硬掩模层以减小在所述硬掩模层中产生的表面起伏；
在包括所述抛光的硬掩模层的栅极图案上形成自对准接触氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光所述金属沉积前的介电层，
其中所述硬掩模层具有包括含有富碳或富氧聚合物基材料的两层或更多层的堆叠结构，或者所述硬掩模层具有包括氧化物层、非晶碳层和氧氮化硅层的堆叠结构。
49.根据权利要求48所述的方法，包括由多晶硅层形成所述第一导电层和所述第二导电层的每一个。
50.根据权利要求48所述的方法，其中所述第二介电层具有包括氧化物层、氮化物层和氧化物层的堆叠结构。
51.根据权利要求48所述的方法，包括由硅化钨层形成所述金属硅化物层。
52.根据权利要求51所述的方法，包括利用采用甲硅烷或二氯硅烷气体的硅化过程来形成所述硅化钨层。
53.根据权利要求48所述的方法，包括形成厚度为500埃～3000埃的所述氧化物层。
54.根据权利要求48所述的方法，包括由原硅酸四乙酯氧化物层、高温氧化物层或高密度等离子体氧化物层来形成所述氧化物层。
55.根据权利要求48所述的方法，包括在图案化所述金属硅化物层或所述第二导电层之后原位或异位除去所述非晶碳层。
56.根据权利要求48所述的方法，包括图案化所述第二介电层和所述第一导电层，同时利用干蚀刻或湿蚀刻回蚀刻工艺来抛光所述硬掩模层。
57.根据权利要求48所述的方法，包括利用电容耦合等离子体类型、电感耦合等离子体类型或微波等离子体类型的等离子体蚀刻设备来图案化所述栅极图案。
58.根据权利要求48所述的方法，包括利用等离子体增强化学气相沉积方法或低压化学气相沉积方法形成所述自对准接触氮化物层。
59.根据权利要求48所述的方法，包括利用化学机械抛光过程实施所述金属沉积前的介电层的所述蚀刻过程。
60.根据权利要求59所述的方法，包括实施所述化学机械抛光过程直至暴露出所述自对准接触氮化物层的表面，或直至不暴露所述自对准接触氮化物层。
61.根据权利要求59所述的方法，包括利用具有较少自对准接触氮化物层损失的高选择性浆液或具有较多自对准接触氮化物层损失的低选择性浆液来实施所述化学机械抛光过程。
62.根据权利要求48所述的方法，还包括在形成所述自对准接触氮化物层之前，在所述栅极图案的侧壁上形成间隔物。
63.一种制造快闪存储器件的方法，所述方法包括：提供半导体衬底，在所述半导体衬底中顺序地形成第一介电层、第一导电层、第二介电层、第二导电层、金属硅化物层和第一硬掩模层；
抛光所述第一硬掩模层以减小在所述第一硬掩模层中产生的表面起伏；
在所述抛光的第一硬掩模层上形成第二和第三硬掩模层；
图案化所述第三硬掩模层、所述第二硬掩模层、所述抛光的第一硬掩模层、所述金属硅化物层、所述第二导电层、所述第二介电层和所述第一导电层；
在包括所述抛光的硬掩模层的栅极图案上形成自对准接触氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光所述金属沉积前的介电层。
64.根据权利要求63所述的方法，包括由多晶硅层形成所述第一导电层和所述第二导电层的每一个。
65.根据权利要求63所述的方法，其中所述第二介电层具有包括氧化物层、氮化物层和氧化物层的堆叠结构。
66.根据权利要求63所述的方法，包括由硅化钨层形成所述金属硅化物层。
67.根据权利要求66所述的方法，包括利用采用甲硅烷或二氯硅烷气体的硅化过程来形成所述硅化钨层。
68.根据权利要求63所述的方法，包括利用干蚀刻或湿蚀刻回蚀刻工艺来抛光所述第一硬掩模层。
69.根据权利要求63所述的方法，包括形成厚度为1000埃～3000埃的所述第一硬掩模层。
70.根据权利要求63所述的方法，包括由氧化物层形成所述第一硬掩模层。
71.根据权利要求63所述的方法，包括由非晶碳层形成所述第二硬掩模层。
72.根据权利要求63所述的方法，包括由氧氮化硅层形成所述第三硬掩模层。
73.根据权利要求63所述的方法，包括利用电容耦合等离子体类型、电感耦合等离子体类型或微波等离子体类型的等离子体蚀刻设备来图案化所述栅极图案。
74.根据权利要求63所述的方法，包括利用等离子体增强化学气相沉积方法或低压化学气相沉积方法形成所述自对准接触氮化物层。
75.根据权利要求63所述的方法，包括利用化学机械抛光过程实施所述金属沉积前的介电层的所述蚀刻过程。
76.根据权利要求75所述的方法，包括实施所述化学机械抛光过程直至暴露出所述自对准接触氮化物层的表面，或直至不暴露所述自对准接触氮化物层。
77.根据权利要求75所述的方法，包括利用具有较少自对准接触氮化物层损失的高选择性浆料或具有较多自对准接触氮化物层损失的低选择性浆料来实施所述化学机械抛光过程。
78.根据权利要求63所述的方法，还包括在形成所述自对准接触氮化物层之前，在所述栅极图案的侧壁上形成间隔物。
79.一种制造快闪存储器件的方法，所述方法包括：在形成有包括导电层和金属硅化物层的堆叠结构的半导体衬底上形成硬掩模层；
图案化所述导电层，同时抛光所述硬掩模层以减小在所述硬掩模层中产生的表面起伏；
在包括所述抛光的硬掩模层的栅极图案上形成自对准接触氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光所述金属沉积前的介电层，
其中所述硬掩模层包括包含富碳或富氧聚合物基材料的两层或更多层的堆叠结构，或者所述硬掩模层包括包含氧化物层、非晶碳层和氧氮化硅层的堆叠结构。
80.一种制造快闪存储器件的方法，所述方法包括：在形成有包括导电层和金属硅化物层的堆叠结构的半导体衬底上形成硬掩模层；
图案化所述金属硅化物层和所述导电层，同时抛光所述硬掩模层以减小在所述硬掩模层中产生的表面起伏；
在包括所述抛光的硬掩模层的栅极图案上形成自对准接触氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光所述金属沉积前的介电层，
其中所述硬掩模层包括包含富碳或富氧聚合物基材料的两层或更多层的堆叠结构，或者所述硬掩模层包括包含氧化物层、非晶碳层和氧氮化硅层的堆叠结构。
81.一种制造快闪存储器件的方法，所述方法包括：在形成有包括导电层和金属硅化物层的堆叠结构的半导体衬底上形成硬掩模层；
抛光所述硬掩模层以减小在所述硬掩模层中产生的表面起伏；
图案化所述硬掩模层、所述金属硅化物层和所述导电层；
在包括所述抛光的硬掩模层的栅极图案上形成自对准接触氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光所述金属沉积前的介电层，
其中所述硬掩模层包括包含富碳或富氧聚合物基材料的两层或更多层的堆叠结构，或者所述硬掩模层包括包含氧化物层、非晶碳层和氧氮化硅层的堆叠结构。
制造快闪存储器件的方法
[0001] 相关申请的交叉引用
[0002] 本申请要求2007年10月18日提交的韩国专利申请10-2007-105076的优先权，其全部内容通过引用并入本文。
技术领域
[0003] 本发明涉及一种制造快闪存储器件的方法，更具体涉及一种制造可改善晶体管驼峰(hump)特性的快闪存储器件的方法。
背景技术
[0004] 用于储存数据的半导体存储器件主要可以分为易失性存储器件和非易失性存储器件。易失性存储器件在断电后丢失所存储的数据，而非易失性存储器件即使在断电后也保存所存储的数据。
[0005] 非易失性存储器件包括快闪存储器件。通常采用包括在半导体衬底的有源区域上形成的隧道介电层、浮置栅极、介电层和控制栅极的结构作为快闪存储器件的单位单元。
[0006] 通常，在形成快闪存储器件的栅极中，控制栅极由多晶硅层和硅化钨(WSix)层的层叠结构所形成。在形成硅化钨层的过程中，产生表面起伏(roughness)，引起阶梯。在形成硅化钨层的过程中产生的表面起伏被转移至后续形成在硅化钨层上的硬掩模层，并且也被转移至自对准接触(SAC)氮化物层，其中所述氮化物层在栅极表面上形成以在蚀刻栅极之后在用于形成接触塞的金属沉积前的介电层的抛光过程中保护栅极。因此，在表面起伏发生的区域中产生阶梯。
[0007] 因此，在用于形成接触塞的金属沉积前的介电层的抛光过程中，在表面起伏发生的区域中形成的SAC氮化物层遭受损失。由此，在后续过程中，杂质例如氢(H2)通过SAC氮化物层的损失部分而渗透进入栅极的的底部，使得隧道介电层劣化。因此，由于隧道介电层劣化，产生了晶体管驼峰现象，例如在晶体管内产生漏电流。驼峰现象对晶体管有影响，导致阱应力失效(well stress fail)并因此降低成品率。
发明内容
[0008] 本发明涉及制造快闪存储器件的方法，虽然在金属硅化物层中存在表面起伏，但是所述方法可通过防止在栅极上形成的SAC氮化物层在用于形成后续接触塞的金属沉积前的介电层(pre-metal dielectric layer)的抛光过程中的损失来改善晶体管的驼峰特性。
[0009] 根据本发明第一实施方案的制造快闪存储器件的方法包括：提供其中顺序地形成有隧道介电层、第一导电层、介电层、第二导电层、金属硅化物层和硬掩模层的半导体衬底；图案化硬掩模层、金属硅化物层、第二导电层和介电层；图案化第一导电层同时抛光硬掩模层以减小在硬掩模层中产生的表面起伏；在包括抛光的硬掩模层的栅极图案上形成自对准接触(SAC)氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光金属沉积前的介电层。
[0010] 在第一实施方案中，硬掩模层可具有氧化物层、非晶碳层和氧氮化硅层的堆叠结构。可以通过主蚀刻过程和过蚀刻过程的等离子体蚀刻过程对第一导电层进行图案化。主蚀刻过程包括使用200W～1500W的偏压功率的第一过程和使用100W～700W的偏压功率的第二过程。利用100W～700W的偏压功率实施过蚀刻过程。可在主蚀刻过程的第一过程中对硬掩模进行抛光。可以在图案化介电层后原位或异位除去非晶碳层。
[0011] 根据本发明第二实施方案的制造快闪存储器件的方法包括：提供其中顺序地形成有隧道介电层、第一导电层、介电层、第二导电层、金属硅化物层和硬掩模层的半导体衬底，图案化硬掩模层；图案化金属硅化物层、第二导电层、介电层和第一导电层，同时抛光硬掩模层以减小在硬掩模层中产生的表面起伏；在包括抛光的硬掩模层的栅极图案上形成SAC氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光金属沉积前的介电层。
[0012] 在第二实施方案中，硬掩模层可具有氧化物层、非晶碳层和氧氮化硅层的堆叠结构。可形成厚度为500埃～4000埃的氧化物层。可以在图案化硬掩模层后原位或异位除去非晶碳层。
[0013] 根据本发明的第三实施方案的制造快闪存储器件的方法包括：提供其中顺序地形成有隧道介电层、第一导电层、介电层、第二导电层、金属硅化物层和硬掩模层的半导体衬底；图案化硬掩模层和金属硅化物层；图案化第二导电层、介电层和第一导电层，同时抛光硬掩模层以减小在硬掩模层中产生的表面起伏；在包括抛光的硬掩模层的栅极图案上形成SAC氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光金属沉积前的介电层。
[0014] 在第三实施方案中，可以在图案化金属硅化物层后原位或异位除去非晶碳层。
[0015] 根据本发明的第四实施方案的制造快闪存储器件的方法包括：提供其中顺序地形成有隧道介电层、第一导电层、介电层、第二导电层、金属硅化物层和硬掩模层的半导体衬底；图案化硬掩模层、金属硅化物层和第二导电层；图案化介电层和第一导电层，同时抛光硬掩模层以减小在硬掩模层中产生的表面起伏；在包括抛光的硬掩模层的栅极图案上形成SAC氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光金属沉积前的介电层。
[0016] 在第四实施方案中，可以在图案化第二导电层后原位或异位除去非晶碳层。
[0017] 在第三和第四实施方案中，硬掩模层可具有包括氧化物层、非晶碳层和氧氮化硅层的堆叠结构。氧化物层可形成为500埃～3000埃的厚度。
[0018] 在第一至第四实施方案中，硬掩模层具有包括富碳或富氧聚合物基材料的两层或更多层的堆叠结构。氧化物层可以由TEOS氧化物层、HTO层或HDP氧化物层形成。
[0019] 根据本发明第五实施方案的制造快闪存储器件的方法包括：提供其中顺序地形成有隧道介电层、第一导电层、介电层、第二导电层、金属硅化物层和第一硬掩模层的半导体衬底；抛光第一硬掩模层以减小在第一硬掩模层中产生的表面起伏；在抛光的第一硬掩模层上形成第二和第三硬掩模层；图案化第三硬掩模层、第二硬掩模层、抛光的第一硬掩模层、金属硅化物层、第二导电层、介电层和第一导电层；在包括抛光的硬掩模层的栅极图案上形成SAC氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光金属沉积前的介电层。
[0020] 在第五实施方案中，第一硬掩模层可形成厚度为1000埃～3000埃。第一硬掩模层可由氧化物层形成。第二硬掩模层可由非晶碳层形成。第三硬掩模层可由氧氮化硅层形成。
[0021] 在第一至第五实施方案中，可以由多晶硅层形成第一导电层和第二导电层的每一个。介电层具有氧化物层、氮化物层和氧化物层的堆叠结构(ONO)。
[0022] 可以由硅化钨(WSix)层形成金属硅化物层。利用使用甲硅烷(MS，SiH4)或二氯硅烷(DCS，SiH2Cl2)气体的硅化过程来形成硅化钨(WSix)层。
[0023] 在图案化时和抛光第一硬掩模层时，可使用干蚀刻或湿蚀刻回蚀刻工艺。
[0024] 可以用电容耦合等离子体(CCP)、电感耦合等离子体(ICP)或微波等离子体类型的等离子体蚀刻设备来图案化栅极图案。
[0025] 可以用等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)方法形成SAC氮化物层。
[0026] 可以用化学机械抛光(CMP)过程实施金属沉积前的介电层的蚀刻过程。
[0027] 可以实施CMP过程直至暴露SAC氮化物层的表面，或直至不暴露SAC氮化物层。
[0028] 可以用具有更小SAC氮化物层损失的高选择性浆料(HSS)或具有更大SAC氮化物层损失的低选择性浆料(LSS)来实施CMP过程。
[0029] 可以在形成SAC氮化物层之前在栅极图案的侧壁上进一步形成间隔物。
[0030] 根据本发明的另一个实施方案的制造快闪存储器件的方法包括：在其中可形成有包括导电层和金属硅化物层的堆叠结构的半导体衬底上形成硬掩模层；图案化硬掩模层和金属硅化物层；图案化导电层，同时抛光硬掩模层以减小在硬掩模层中产生的表面起伏；在包括抛光的硬掩模层的栅极图案上形成SAC氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光金属沉积前的介电层。
[0031] 根据本发明的另一个实施方案的制造快闪存储器件的方法包括：在其中可形成有包括导电层和金属硅化物层的堆叠结构的半导体衬底上形成硬掩模层；图案化硬掩模层；图案化金属硅化物层和导电层，同时抛光硬掩模层以减小在硬掩模层中产生的表面起伏；
在包括抛光的硬掩模层的栅极图案上形成SAC氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光金属沉积前的介电层。
[0032] 根据本发明的又一个实施方案的制造快闪存储器件的方法包括：在其中形成有包括导电层和金属硅化物层的堆叠结构的半导体衬底上形成硬掩模层；抛光硬掩模层以减小在硬掩模层中产生的表面起伏；图案化硬掩模层、金属硅化物层和导电层；在包括抛光的硬掩模层的栅极图案上形成SAC氮化物层和金属沉积前的介电层；和实施蚀刻过程以抛光金属沉积前的介电层。
[0033] 根据本发明，在栅极蚀刻工艺过程期间或之前，抛光硬掩模层以减小表面起伏，其中已经通过包括所述表面起伏的金属硅化物层将该表面起伏转移至所述硬掩模层。因此，虽然在所述金属硅化物层中可存在表面起伏，但是可防止在栅极上形成的SAC氮化物层在金属沉积前的介电层的后续抛光过程中损失，其中实施所述后续抛光过程以形成接触塞。因此可改善晶体管的驼峰现象。
[0034] 根据本发明，可以通过改善晶体管的驼峰特性，来改善晶体管的漏电流特性和阱应力失效。因此，可改善器件的成品率和可靠性。
[0035] 根据本发明，可以稳定地确保SAC氮化物层的CMP过程的氮化物上停止过程(stop-on-nitride process)。由此，可以显著提高对于半导体衬底的CMP均匀性。因此，可提高在后续源极接触、漏极接触、金属接触等蚀刻过程中的过蚀刻容限。
附图说明
[0036] 图1A至1E为图示说明根据本发明的第一实施方案的制造快闪存储器件的方法的截面图。
[0037] 图2A至2E为图示说明根据本发明的第二实施方案的制造快闪存储器件的方法的截面图。
[0038] 图3A至3E为图示说明根据本发明的第三实施方案的制造快闪存储器件的方法的截面图。
[0039] 图4A至4E为图示说明根据本发明的第四实施方案的制造快闪存储器件的方法的截面图。
[0040] 图5A至5E为图示说明根据本发明的第五实施方案的制造快闪存储器件的方法的截面图。
具体实施方式
[0041] 现在，将参照附图对本发明的具体实施方案进行描述。
[0042] 然而，本发明不限于所公开的实施方案，而是可以各种方式实现。提供实施方案以完成本发明的公开和允许本领域技术人员理解本发明的范围。本发明由权利要求的范畴所限定。
[0043] 图1A至1E为图示说明根据本发明的第一实施方案的制造快闪存储器件的方法的截面图。
[0044] 参照图1A，在半导体衬底100上形成隧道介电层102和第一导电层104。隧道介电层102可利用氧化过程由氧化硅(SiO2)层形成。第一导电层104用作快闪存储器件的浮置栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层形成。
[0045] 通过实施采用掩模(未显示)的蚀刻过程在第一方向(位线方向)上图案化有源区域的第一导电层104。同时，当图案化在有源区域中的第一导电层104时，蚀刻隔离区域的第一导电层104、隧道介电层102和半导体衬底100，由此形成沟槽(未显示)。沉积绝缘材料以填隙沟槽，然后抛光，由此在沟槽中形成隔离层(未显示)。隔离层可以使用先进的自对准浅沟槽隔离(ASA-STI)过程来形成。
[0046] 然后在图案化的第一导电层104和隔离层上形成介电层106和第二导电层108。介电层106可以利用氧化物层-氮化物层-氧化物层的堆叠结构(ONO)形成。第二导电层
108用作快闪存储器件的控制栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层形成。利用回蚀刻工艺来抛光第二导电层108。
[0047] 在第二导电层108上形成金属硅化物层110和硬掩模层112。利用硅化过程形成金属硅化物层110以降低在后续过程中形成的控制栅极的电阻，并且可以由硅化钨(WSix)层形成金属硅化物层110。可以利用使用甲硅烷(MS，SiH4)或二氯硅烷(DCS，SiH2Cl2)气体的硅化过程来形成硅化钨层。此时，在形成金属硅化物层110例如硅化钨层的过程中表面变得起伏，因此在表面上产生很多起伏A(为了方便，在附图中仅仅显示了一个起伏)。
[0048] 硬掩模层112可以具有包括富碳或富氧聚合物基材料的两层或更多层的堆叠结构，以在后续栅极蚀刻过程中用作蚀刻阻挡层。硬掩模层112可具有缓冲氮化物层114、氧化物层116、非晶碳层118和氧氮化硅(SiON)层120的堆叠结构。缓冲氮化物层114可不必形成和可以由氧氮化硅层形成。氧化物层116可以使用任意种类的氧化物基材料，例如原硅酸四乙酯(TEOS)氧化物层、高温氧化物(HTO)层或高密度等离子体(HDP)氧化物层形成。此时，在金属硅化物层110上产生的表面起伏A被转移，从而使得当形成缓冲氮化物层114和氧化物层116时，在缓冲氮化物层114和氧化物层116的表面上分别产生表面起伏B、C。具体地，由于在氧化物层116中产生的表面起伏C，因而表面具有阶梯。
[0049] 然而，与其它层相比，非晶碳层118厚厚地形成，因此几乎减小了在氧化物层116中产生的表面起伏C。由此，减小了氧氮化硅层120的表面起伏。
[0050] 同时，可以在硬掩模层112上进一步形成抗反射涂层(ARC)122以防止当形成光刻胶图案时在曝光过程中的光的全反射，其中所述光刻胶图案在后续栅极蚀刻过程中用作栅极掩模。将光刻胶涂覆在ARC层122上，由此形成光刻胶膜。使光刻胶膜曝光并显影以形成光刻胶图案124。
[0051] 参照图1B，通过实施采用光刻胶图案124作为蚀刻掩模的第一栅极蚀刻过程，顺序地在第二方向(字线方向)图案化ARC层122、硬掩模层112、金属硅化物层110、第二导电层108和介电层106。第一栅极蚀刻过程可使用干或湿回蚀刻工艺来实施。在第一栅极蚀刻过程中，光刻胶图案124、ARC层122和硬掩模层112的氧氮化硅层120均被蚀刻并除去，并且硬掩模层112的非晶碳层118被部分蚀刻。
[0052] 另外，在第一栅极蚀刻过程中，也可部分蚀刻第一导电层104。此时，形成由在第一栅极蚀刻过程后被图案化的第二导电层108和金属硅化物层110构成的控制栅极126。
[0053] 参照图1C，通过实施蚀刻过程将剩余非晶碳层118选择性地除去。在进行图案化直至介电层106的第一栅极蚀刻过程后，可以原位或异位除去非晶碳层118。因此，暴露具有表面起伏C的硬掩模层112的氧化物层116的表面。
[0054] 参照图1D，通过实施采用氧化物层116作为蚀刻掩模的第二栅极蚀刻过程，在第二方向(字线方向)上图案化剩余第一导电层104。抛光硬掩模层112的氧化物层116的表面，使得在图案化第一导电层104时，减小在硬掩模层112的氧化物层116的表面产生的表面起伏C。
[0055] 更具体地，可用干或湿回蚀刻工艺来实施第二栅极蚀刻过程。第一导电层104优选通过包括主蚀刻过程和过蚀刻过程的两步等离子体蚀刻过程来图案化。主蚀刻过程分为使用200W～1500W的偏压功率的第一过程和使用100W～700W的偏压功率的第二过程。使用100W～700W的偏压功率实施过蚀刻过程。
[0056] 为了使在图案化第一导电层104时下层的等离子体损伤最小化，硬掩模层112的氧化物层116的表面优选在主蚀刻过程的第一过程中被抛光。
[0057] 可以用电容耦合等离子体(CCP)、电感耦合等离子体(ICP)或微波等离子体类型的等离子体蚀刻设备来实施第一和第二栅极蚀刻过程。
[0058] 因此，形成由第一导电层104构成的浮置栅极104a，并且减少了在氧化物层116表面上产生的表面起伏C，从而抛光氧化物层116的表面。形成包括隧道介电层102、浮置栅极104a、介电层106、控制栅极126、缓冲氮化物层114和抛光的氧化物层116的栅极图案128。
[0059] 然后通过实施离子注入工艺在栅极图案128的两侧的半导体衬底100中形成源极/漏极结区(未显示)，由此完成晶体管。
[0060] 参照图1E，在包括抛光的氧化物层116的栅极图案128上沉积绝缘材料。可通过实施间隔物蚀刻过程在栅极图案128的两侧壁上进一步形成间隔物130。当形成间隔物130时，可蚀刻暴露的隧道介电层102。此后，可在包括间隔物130的栅极图案128的表面上进一步形成缓冲绝缘层132。
[0061] 在缓冲绝缘层132的表面上形成SAC氮化物层134，以在用于形成接触塞的金属沉积前的介电层的后续抛光过程中用作停止层。可利用等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)方法由氮化物层形成SAC氮化物层134。此时，在SAC氮化物层134沉积之前，抛光硬掩模层112的氧化物层116。因此，在SAC氮化物层134的表面不产生起伏。
[0062] 然后在SAC氮化物层134上沉积绝缘材料，由此形成金属沉积前的介电层136。蚀刻金属沉积前的介电层136并抛光。金属沉积前的介电层136可以用任意种类的绝缘材料，例如TEOS氧化物层、HTO层和HDP氧化物层来形成。抛光过程可用CMP过程来实施。实施抛光过程直至暴露出SAC氮化物层134的表面，以改善关于金属沉积前的介电层136的剩余厚度的均匀性。或者，可实施抛光过程直至暴露出SAC氮化物层134表面之前的某一点。
[0063] 在实施CMP过程时，可使用具有更少SAC氮化物层134损失的高选择性浆料(HSS)或具有更多SAC氮化物层134损失的低选择性浆料(LSS)。或者，在使用LSS的抛光过程之后，可实施使用HSS的剩余的抛光过程。如果单独使用LSS，则SAC氮化物层134大大损失。因此，LSS相对于即使附着部分SAC氮化物层134也不影响器件特性的器件来选择性使用。
[0064] 如上所述，根据本发明的第一个实施方案，抛光氧化物层116，使得在SAC氮化物层134沉积之前的图案化第一导电层104的第二栅极蚀刻过程中已经被转移至硬掩模层112的氧化物层116的表面起伏C被减小。因此，尽管金属硅化物层110中存在表面起伏A，但是可基本防止在金属沉积前的介电层136的抛光过程中在栅极图案128上的SAC氮化物层134的大量损失。
[0065] 图2A至2E为举例说明根据本发明的第二实施方案的制造快闪存储器件的方法的截面图。
[0066] 参照图2A，在半导体衬底200上形成隧道介电层202和第一导电层204。隧道介电层202可利用氧化过程由氧化硅(SiO2)层形成。第一导电层204用作快闪存储器的浮置栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层形成。
[0067] 通过实施采用掩模(未显示)的蚀刻过程在第一方向(位线方向)上图案化有源区域的第一导电层204。同时，当图案化在有源区域中的第一导电层204时，蚀刻隔离区域的第一导电层204、隧道介电层202和半导体衬底200，由此形成沟槽(未显示)。沉积绝缘材料以填隙沟槽，然后抛光，由此在沟槽中形成隔离层(未显示)。隔离层可以使用ASA-STI过程来形成。
[0068] 然后在图案化的第一导电层204和隔离层上形成介电层206和第二导电层208。介电层206可利用堆叠结构ONO来形成。第二导电层208用作快闪存储器件的控制栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层来形成。利用回蚀刻工艺来抛光第二导电层208。
[0069] 在第二导电层208上形成金属硅化物层210和硬掩模层212。利用硅化过程形成金属硅化物210以降低在后续过程中形成的控制栅极的电阻，并且金属硅化物210可以由硅化钨(WSix)层形成。可利用使用甲硅烷(MS，SiH4)或二氯硅烷(DCS，SiH2Cl2)气体的硅化过程来形成硅化钨层。此时，在形成金属硅化物层210例如硅化钨层的过程中表面变得粗糙，所以在表面上产生大量起伏A(为了方便，在附图中仅仅显示了一个起伏)。
[0070] 硬掩模层212可以具有包括富碳或富氧聚合物基材料的两层或更多层的堆叠结构，以在后续栅极蚀刻过程中用作蚀刻阻挡层。硬掩模层212可具有缓冲氮化物层214、氧化物层216、非晶碳层218和氧氮化硅(SiON)层220的堆叠结构。缓冲氮化物层214可不需要一定必须形成和可以由氧氮化硅层所形成。氧化物层216可以使用任意种类的氧化物基材料例如TEOS氧化物层、HTO层和HDP氧化物层形成。可形成厚度为500埃～4000埃的氧化物层216，以补偿在后续栅极蚀刻过程中，从金属硅化物210到第一导电层204的图案化过程中氧化物层216的损失。此时，在金属硅化物层210中产生的表面起伏A被转移，使得当形成缓冲氮化物层214和氧化物层216时，在缓冲氮化物层214和氧化物层216的表面上分别产生表面起伏B、C。具体地，由于在氧化物层216中产生的表面起伏C而导致表面具有阶梯。
[0071] 然而，与其它层相比，非晶碳层218厚厚地形成，因此减小了在氧化物层216中产生的表面起伏C。由此，减小了氧氮化硅层220的表面起伏。
[0072] 同时，可以在硬掩模层212上进一步形成ARC层222，以防止当形成光刻胶图案时在曝光过程中的光的全反射，其中所述光刻胶图案在后续栅极蚀刻过程中用作栅极掩模。将光刻胶涂覆在ARC层222上，由此形成光刻胶膜。使光刻胶膜曝光并显影以形成光刻胶图案224。
[0073] 参照图2B，通过实施采用光刻胶图案224作为蚀刻掩模的第一栅极蚀刻过程，在第二方向(字线方向)上图案化ARC层222和硬掩模层212。第一栅极蚀刻过程可使用干或湿回蚀刻工艺来实施。在第一栅极蚀刻过程中，光刻胶图案224、ARC层222和硬掩模层212的氧氮化硅220层均被蚀刻并除去，并且硬掩模层212的非晶碳层218被部分蚀刻。同时，当在第一栅极蚀刻之后残留光刻胶图案224、ARC层222和氧氮化硅层220时，可实施蚀刻过程以除去它们。
[0074] 参照图2C，通过实施蚀刻过程将剩余非晶碳层218选择性地除去。在图案化直至硬掩模层212的第一栅极蚀刻过程之后，原位或异位除去非晶碳层218。因此，暴露出具有表面起伏C的硬掩模层212的氧化物层216的表面。
[0075] 参照图2D，通过实施采用氧化物层216作为蚀刻掩模的第二栅极蚀刻过程，在第二方向(字线方向)上图案化金属硅化物层210、第二导电层208、介电层206和第一导电层204。第二栅极蚀刻过程可采用干或湿回蚀刻工艺来实施。
[0076] 抛光硬掩模层212的氧化物层216的表面，以使得当实施从金属硅化物层210到第一导电层204的图案化时减少在硬掩模层212的氧化物层216的表面产生的表面起伏C。
[0077] 用CCP类型、ICP类型或微波等离子体类型的等离子体蚀刻设备来实施第一和第二栅极蚀刻过程。
[0078] 在第二栅极蚀刻过程完成后，形成包括第一导电层204的浮置栅极204a，并且形成包括第二导电层208和金属硅化物层210的控制栅极226。另外，减小在氧化物层216表面上产生的表面起伏C，因此抛光氧化物层216的表面。
[0079] 因此，形成包括隧道介电层202、浮置栅极204a、介电层206、控制栅极226、缓冲氮化物层214和抛光的氧化物层216的栅极图案228。
[0080] 然后通过实施离子注入工艺在栅极图案228两侧的半导体衬底200中形成源极/漏极结区(未显示)，由此完成晶体管。
[0081] 参照图2E，在包括抛光的氧化物层216的栅极图案228上沉积绝缘材料。通过实施间隔物蚀刻过程可在栅极图案228的两侧壁上进一步形成间隔物230。当形成间隔物230时，可蚀刻暴露的隧道介电层202。此后，可在包括间隔物230的栅极图案228的表面上进一步形成缓冲绝缘层232。
[0082] 在缓冲绝缘层232的表面上形成SAC氮化物层234，以在用于形成接触塞的金属沉积前的介电层的后续抛光过程中用作停止层。利用PECVD方法或LPCVD方法由氮化物层形成SAC氮化物层234。此时，在SAC氮化物234沉积之前，抛光硬掩模层212的氧化物层216。因此，在SAC氮化物层234的表面不产生起伏。
[0083] 随后，在SAC氮化物层234上沉积绝缘材料，由此形成金属沉积前的介电层236。蚀刻金属沉积前的介电层236并抛光。金属沉积前的介电层236可以用任意种类的绝缘材料例如TEOS氧化物层、HTO层和HDP氧化物层来形成。可利用CMP过程来实施抛光过程。
实施抛光过程直至暴露SAC氮化物层234的表面，以改善关于金属沉积前的介电层236的剩余厚度的均匀性。或者，可实施抛光过程直至在暴露SAC氮化物层234表面之前的某一点。
[0084] 在进行CMP过程时，可使用具有更少SAC氮化物层234损失的HSS或具有更多SAC氮化物层234损失的LSS。或者，在使用LSS的抛光过程之后，可实施使用HSS的剩余的抛光过程。如果单独使用LSS，则SAC氮化物层234大大损失。因此，LSS相对于即使附着部分SAC氮化物层234也不影响器件特性的器件来选择性使用。
[0085] 如上所述，根据本发明的第二实施方案，抛光氧化物层216，以使得在SAC氮化物层234沉积之前的图案化第一导电层204的第二栅极蚀刻过程中，已经被转移至硬掩模层212的氧化物层216的表面起伏C得到减小。因此，虽然金属硅化物层210中存在表面起伏A，但是可防止在金属沉积前的介电层236的抛光过程中，在栅极图案228上的SAC氮化物层234的大量损失。
[0086] 图3A至3E为举例说明根据本发明的第三实施方案的制造快闪存储器件的方法的截面图。
[0087] 参照图3A，在半导体衬底300上形成隧道介电层302和第一导电层304。隧道介电层302可利用氧化过程由氧化硅(SiO2)层形成。第一导电层304用作快闪存储器件的浮置栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层形成。
[0088] 通过实施应用掩模(未显示)的蚀刻过程在第一方向(字线方向)上图案化有源区域的第一导电层304。同时，当图案化在有源区域的第一导电层304时，蚀刻隔离区域的第一导电层304、隧道介电层302和半导体衬底300，由此形成沟槽(未显示)。沉积绝缘材料以填隙沟槽，然后抛光，由此在沟槽中形成隔离层(未显示)。可以使用ASA-STI过程形成隔离层。
[0089] 然后在图案化的第一导电层304和隔离层上形成介电层306和第二导电层308。可利用堆叠结构ONO来形成介电层306。第二导电层308用作快闪存储器件的控制栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层形成。第二导电层308优选利用回蚀刻工艺来抛光。
[0090] 在第二导电层308上形成金属硅化物310和硬掩模层312。金属硅化物310优选利用硅化过程来形成以降低在后续过程中形成的控制栅极的电阻，并且金属硅化物310可以由硅化钨(WSix)层形成。利用使用甲硅烷(MS，SiH4)或二氯硅烷(DCS，SiH2Cl2)气体的硅化过程来形成硅化钨层。此时，在形成金属硅化物层310例如硅化钨层的过程中表面变得起伏，因此在表面上产生大量起伏A(为了方便，在附图中仅仅显示了一个起伏)。
[0091] 硬掩模层312可以具有包括富碳或富氧聚合物基材料的两层或更多层的堆叠结构，以在后续栅极蚀刻过程中用作蚀刻阻挡层。硬掩模层312可具有缓冲氮化物层314、氧化物层316、非晶碳层318和氧氮化硅(SiON)层320的堆叠结构。缓冲氮化物层314可不需要必须一定形成和可以由氧氮化硅层所形成。氧化物层316可以使用任意种类的氧化物基材料例如TEOS氧化物层、HTO层和HDP氧化物层形成。可形成厚度为500埃～3000埃的氧化物层316，以补偿在后续栅极蚀刻过程中，从第二导电层308到第一导电层304的图案化过程中氧化物层316的损失。此时，在金属硅化物层310上产生的表面起伏A被转移，从而使得当形成缓冲氮化物层314和氧化物层316时，在缓冲氮化物层314和氧化物层316的表面上分别产生表面起伏B、C。具体地，由于在氧化物层316中产生的表面起伏C而导致表面具有阶梯。
[0092] 然而，与其它层相比，非晶碳层318厚厚地形成，因此几乎减小了在氧化物层316中产生的表面起伏C。由此，减小氧氮化硅层320的表面起伏。
[0093] 同时，可以在硬掩模层312上进一步形成ARC层322以防止当形成光刻胶图案时在曝光过程中的光的全反射，其中所述光刻胶图案在后续栅极蚀刻过程中用作栅极掩模。将光刻胶涂覆在ARC层322上，由此形成光刻胶膜。将光刻胶膜曝光并显影以形成光刻胶图案324。
[0094] 参照图3B，通过实施采用光刻胶图案324作为蚀刻掩模的第一栅极蚀刻过程，在第二方向(字线方向)上图案化ARC层322、硬掩模层312和金属硅化物层310。第一栅极蚀刻过程可使用干或湿回蚀刻工艺来实施。在第一栅极蚀刻过程中，光刻胶图案324、ARC层322和硬掩模层312的氧氮化硅320层均被蚀刻并除去，并且硬掩模层312的非晶碳层318被部分蚀刻。
[0095] 参照图3C，通过实施蚀刻过程将硬掩模层312的剩余非晶碳层318选择性地除去。在图案化直至金属硅化物层310的第一栅极蚀刻过程之后，原位或异位除去非晶碳层318。
因此，暴露具有表面起伏C的硬掩模层312的氧化物层316的表面。
[0096] 参照图3D，通过实施采用氧化物层316作为蚀刻掩模的第二栅极蚀刻过程，在第二方向(字线方向)图案化第二导电层308、介电层306和第一导电层304。第二栅极蚀刻过程可采用干或湿回蚀刻工艺来实施。此时，抛光硬掩模层312的氧化物层316的表面，以使得当实施从第二导电层308到第一导电层304的图案化时，减小在硬掩模层312的氧化物层316的表面产生的表面起伏C。
[0097] 用CCP类型、ICP类型或微波等离子体类型的等离子体蚀刻设备来实施第一的和第二栅极蚀刻过程。
[0098] 在第二栅极蚀刻过程完成后，形成包括第一导电层304的浮置栅极304a，并且形成包括第二导电层308和金属硅化物层310的控制栅极326。另外，减少在氧化物层316表面上产生的表面起伏C，从而抛光氧化物层316的表面。
[0099] 因此，形成包括隧道介电层302、浮置栅极304a、介电层306、控制栅极326、缓冲氮化物层314和抛光的氧化物层316的栅极图案328。
[0100] 然后通过实施离子注入工艺在栅极图案328两侧的半导体衬底300中形成源极/漏极结区域(未显示)，由此完成晶体管。
[0101] 参照图3E，在包括抛光的氧化物层316的栅极图案328上沉积绝缘材料。通过实施间隔物蚀刻过程可进一步在栅极图案328的两侧壁上形成间隔物330。当形成间隔物330时，可蚀刻暴露的隧道介电层302。此后，可在包括间隔物330的栅极图案328的表面上进一步形成缓冲绝缘层332。
[0102] 在缓冲绝缘层332的表面上形成SAC氮化物层334，以在用于形成接触塞的金属沉积前的介电层的后续抛光过程中用作停止层。用PECVD方法或LPCVD方法由氮化物层形成SAC氮化物层334。此时，在SAC氮化物334沉积之前，抛光硬掩模层312的氧化物层316。因此，在SAC氮化物层334的表面不产生起伏。
[0103] 在SAC氮化物层334上沉积绝缘材料，由此形成金属沉积前的介电层336。蚀刻金属沉积前的介电层336并抛光。金属沉积前的介电层336可以用任意种类的绝缘材料例如TEOS氧化物层、HTO层和HDP氧化物层来形成。抛光过程可用CMP过程来实施。实施抛光过程直至暴露出SAC氮化物层334的表面，以改善关于金属沉积前的介电层336的剩余厚度的均匀性。或者，可实施抛光过程直至在暴露出SAC氮化物层334表面之前的某一点。
[0104] 在进行CMP过程时，可使用具有更少SAC氮化物层334损失的HSS或具有更多SAC氮化物层334损失的LSS。或者，在使用LSS的抛光过程之后，可实施使用HSS的剩余的抛光过程。如果单独使用LSS，则SAC氮化物层334大大损失。因此，LSS相对于即使附着部分SAC氮化物层334也不影响器件特性的器件来选择性使用。
[0105] 如上所述，根据本发明的第三实施方案，抛光氧化物层316，以使得在SAC氮化物层334沉积之前实施从第二导电层308到第一导电层304的图案化的第二栅极蚀刻过程中，已经被转移至硬掩模层312的氧化物层316的表面起伏C得到减小。因此，虽然金属硅化物层310中存在表面起伏A，但是可防止在金属沉积前的介电层336的抛光过程中，在栅极图案328上的SAC氮化物层334的大量损失。
[0106] 图4A至4E为举例说明根据本发明的第四实施方案的制造快闪存储器件的方法的截面图。
[0107] 参照图4A，在半导体衬底400上形成隧道介电层402和第一导电层404。隧道介电层402可利用氧化过程由氧化硅(SiO2)层形成。第一导电层404用作快闪存储器件的浮置栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层形成。
[0108] 通过实施应用掩模(未显示)的蚀刻过程在第一方向(位线方向)上图案化有源区域的第一导电层404。同时，当图案化在有源区域中的第一导电层404时，蚀刻隔离区域的第一导电层404、隧道介电层402和半导体衬底400，由此形成沟槽(未显示)。沉积绝缘材料以填隙沟槽，然后抛光，由此在沟槽中形成隔离层(未显示)。可以使用ASA-STI过程来形成隔离层。
[0109] 然后在图案化的第一导电层404和隔离层上形成介电层406和第二导电层408。可利用堆叠结构ONO形成介电层406。第二导电层408用作快闪存储器件的控制栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层形成。第二导电层408优选利用回蚀刻工艺来抛光。
[0110] 在第二导电层408上形成金属硅化物层410和硬掩模层412。利用硅化过程形成金属硅化物层410以降低在后续过程中形成的控制栅极的电阻，并且金属硅化物层410可以由硅化钨(WSix)层形成。利用使用甲硅烷(MS，SiH4)或二氯硅烷(DCS，SiH2Cl2)气体的硅化过程来形成硅化钨层。此时，在形成金属硅化物层410例如硅化钨层的过程中表面变得粗糙，因此在表面上产生大量起伏A(为了方便，在附图中仅仅显示了一个起伏)。
[0111] 硬掩模层412可以具有包括富碳或富氧聚合物基材料的两层或更多层的堆叠结构，以在后续栅极蚀刻过程中用作蚀刻阻挡层。硬掩模层412可具有缓冲氮化物层414、氧化物层416、非晶碳层418和氧氮化硅(SiON)层420的堆叠结构。缓冲氮化物层414可不需要必须一定形成和可以由氧氮化硅层形成。氧化物层416可以使用任意种类的氧化物基材料例如TEOS氧化物层、HTO层和HDP氧化物层形成。可形成厚度为500埃～3000埃的氧化物层416，以补偿在后续栅极蚀刻过程中，在介电层406和第一导电层404的图案化过程中的氧化物层416的损失。此时，在金属硅化物层410中产生的表面起伏A被转移，使得当形成缓冲氮化物层414和氧化物层416时，在缓冲氮化物层414和氧化物层416的表面上分别产生表面起伏B、C。具体地，由于在氧化物层416中产生的表面起伏C而导致表面具有阶梯。
[0112] 然而，由于和其它层相比，非晶碳层418厚厚地形成，因此减小在氧化物层416中产生的表面起伏C。由此，减小了氧氮化硅层420的表面起伏。
[0113] 同时，可以在硬掩模层412上进一步形成ARC层422以防止当形成光刻胶图案时在曝光过程中的光的全反射，其中所述光刻胶图案在后续栅极蚀刻过程中用作栅极掩模。将光刻胶涂覆在ARC层422上，由此形成光刻胶膜。将光刻胶膜曝光并显影以形成光刻胶图案424。
[0114] 参照图4B，通过实施采用光刻胶图案424作为蚀刻掩模的第一栅极蚀刻过程，在第二方向(字线方向)上图案化ARC层422、硬掩模层412、金属硅化物层410和第二导电层408。第一栅极蚀刻过程可使用干或湿回蚀刻工艺来实施。
[0115] 因此，在栅极蚀刻过程后，形成包括图案化的第二导电层408和图案化的金属硅化物层410的控制栅极426。另外，在第一栅极蚀刻过程中，光刻胶图案424、ARC层422和硬掩模层412的氧氮化硅层420均被蚀刻并除去，并且硬掩模层412的非晶碳层418被部分蚀刻。
[0116] 参照图4C，通过实施蚀刻过程将硬掩模层412的剩余非晶碳层418选择性地除去。在图案化直至第二导电层408的第一栅极蚀刻过程之后，原位或异位除去非晶碳层418。因此，暴露具有表面起伏C的硬掩模层412的氧化物层416的表面。
[0117] 参照图4D，通过实施采用氧化物层416作为蚀刻掩模的第二栅极蚀刻过程，在第二方向(字线方向)上图案化介电层406和第一导电层404。第二栅极蚀刻过程可采用干或湿回蚀刻工艺来实施。
[0118] 此时，抛光硬掩模层412的氧化物层416的表面，以使得当实施介电层406和第一导电层404的图案化时，减小在硬掩模层412的氧化物层416的表面产生的表面起伏C。
[0119] 用CCP类型、ICP类型或微波等离子体类型的等离子体蚀刻设备来实施第一和第二栅极蚀刻过程。
[0120] 在第二栅极蚀刻过程完成后，形成包括第一导电层404的浮置栅极404a。另外，减小了在氧化物层416表面上产生的表面起伏C，从而抛光氧化物层416的表面。
[0121] 因此，形成包括隧道介电层402、浮置栅极404a、介电层406、控制栅极426、缓冲氮化物层414和抛光的氧化物层416的栅极图案428。
[0122] 然后通过实施离子注入工艺在栅极图案428两侧的半导体衬底400中形成源极/漏极结区域(未显示)，由此完成了晶体管。
[0123] 参照图4E，在包括抛光氧化物层416的栅极图案428上沉积绝缘材料。通过实施间隔物蚀刻过程可进一步在栅极图案428的两侧壁上形成间隔物430。当形成间隔物430时，可蚀刻暴露的隧道介电层402。此后，可在间隔物430和栅极图案428的表面上通过氧化过程进一步形成侧壁氧化物432，以补偿在用于形成栅极图案428的蚀刻过程所导致的损失。
[0124] 在侧壁氧化物432的表面上形成SAC氮化物层434，以在用于形成接触塞的金属沉积前的介电层的后续抛光过程中保护栅极图案428。用PECVD方法或LPCVD方法由氮化物层形成SAC氮化物层434。此时，在SAC氮化物434沉积之前，抛光硬掩模层412的氧化物层416。因此，在SAC氮化物层434的表面不产生起伏。
[0125] 在SAC氮化物层434上沉积绝缘材料，由此形成金属沉积前的介电层436。蚀刻金属沉积前的介电层436并抛光。金属沉积前的介电层436可以用任意种类的绝缘材料例如TEOS氧化物层、HTO层和HDP氧化物层形成。抛光过程可用CMP过程来实施。实施抛光过程直至暴露出SAC氮化物层434的表面，以改善关于金属沉积前的介电层436的剩余厚度的均匀性。或者，可实施抛光过程直至在暴露出SAC氮化物层434表面之前的某一点。
[0126] 在实施CMP过程时，可使用具有更少SAC氮化物层434损失的HSS或具有更多SAC氮化物层434损失的LSS。或者，在使用LSS的抛光过程后，可实施使用HSS的剩余的抛光过程。如果单独使用LSS，则SAC氮化物层434大大损失。因此，LSS相对于即使附着部分SAC氮化物层434也不影响器件特性的器件来选择性使用。
[0127] 如上所述，根据本发明的第四实施方案，抛光氧化物层416，以使得在SAC氮化物层434沉积之前的图案化介电层406和第一导电层404的第二栅极蚀刻过程中，已经被转移至硬掩模层412的氧化物层416的表面起伏C得到减小。因此，虽然金属硅化物层410中存在表面起伏A，但是在金属沉积前的介电层436的抛光过程中，可防止在栅极图案428上的SAC氮化物层434的大量损失。
[0128] 图5A至5E为举例说明根据本发明的第五实施方案的制造快闪存储器件的方法的截面图。
[0129] 参照图5A，在半导体衬底500上形成隧道介电层502和第一导电层504。隧道介电层502可利用氧化过程由氧化硅(SiO2)层形成。第一导电层504用作快闪存储器件的浮置栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层形成。
[0130] 通过实施应用掩模(未显示)的蚀刻过程在第一方向(位线方向)上图案化有源区域的第一导电层504。同时，当图案化在有源区域中的第一导电层504时，蚀刻隔离区域的第一导电层504、隧道介电层502和半导体衬底500，由此形成沟槽(未显示)。沉积绝缘材料以填隙沟槽，然后抛光，由此在沟槽中形成隔离层(未显示)。可以使用ASA-STI过程来形成隔离层。
[0131] 然后在图案化的第一导电层504和隔离层上形成介电层506和第二导电层508。可用堆叠结构ONO来形成介电层506。第二导电层508用作快闪存储器件的控制栅极，并且可由多晶硅层、金属层或它们的堆叠层形成，优选由多晶硅层形成。利用回蚀刻工艺来抛光第二导电层508。
[0132] 在第二导电层508上形成金属硅化物510和硬掩模层512。利用硅化过程形成金属硅化物510以降低在后续过程中形成的控制栅极的电阻，并且金属硅化物510可以由硅化钨(WSix)层形成。利用使用甲硅烷(MS，SiH4)或二氯硅烷(DCS，SiH2Cl2)气体的硅化过程来形成硅化钨层。此时，在形成金属硅化物层510例如硅化钨层的过程中表面变得起伏，因此在表面上产生大量起伏A(为了方便，在附图中仅仅显示了一个起伏)。
[0133] 硬掩模层512在后续栅极蚀刻过程中用作蚀刻阻挡层，并且可由氧化物层形成。第一硬掩模层512可以使用任意种类的氧化物基材料例如TEOS氧化物层、HTO层和HDP氧化物层形成。可形成厚度为1000埃～3000埃的第一硬掩模层512。此时，在金属硅化物层
510中产生的表面起伏A被转移，从而使得形成第一硬掩模层512时，在第一硬掩模层512的表面上也产生表面起伏B。
[0134] 参照图5B，在第一硬掩模层512上实施抛光蚀刻过程，以减小第一硬掩模层512的表面起伏B。抛光蚀刻过程可使用回蚀刻工艺来实施。因此，减小第一硬掩模层512的表面起伏B，从而抛光第一硬掩模层512的表面。因此，减小第一硬掩模层512的表面阶梯。回蚀刻工艺可利用干或湿蚀刻过程来实施。此时，由于通过回蚀刻工艺减小第一硬掩模层512的厚度，因此考虑到减小的厚度，厚厚地形成硬掩模层512。即第一硬掩模层512可形成为1000埃～3000埃的厚度，使得即使通过回蚀刻工艺除去了表面起伏B，仍保留具有目标厚度的第一硬掩模层512。
[0135] 参照图5C，减小表面起伏B之后，在抛光的第一硬掩模层512上形成了第二硬掩模层514和第三硬掩模层516。第二硬掩模层514可以由非晶碳层形成。第三硬掩模层516可以由氧氮化硅形成。由此形成包括第一、第二和第三硬掩模层512、514和516的的硬掩模层518。由于抛光的第一硬掩模层512，所以在硬掩模层518的第二和第三硬掩模层514和516的表面上不产生表面起伏。因此，减小或避免了在第二和第三硬掩模层514和516的每一个表面上的阶梯。同时，可以在硬掩模层518上进一步形成ARC层520，以防止当形成光刻胶图案时在曝光过程中的光的全反射，其中所述光刻胶图案在后续栅极蚀刻过程中用作栅极掩模。将光刻胶涂覆在ARC层520上，由此形成光刻胶膜。将光刻胶膜曝光并显影以形成光刻胶图案522。
[0136] 参照图5D，通过实施采用光刻胶图案522作为蚀刻掩模的第一栅极蚀刻过程，在第二方向(字线方向)上图案化ARC层520和硬掩模层518的第三和第二硬掩模层516和514。然后除去光刻胶图案522和ARC层520。
[0137] 然后通过实施利用图案化的第三和第二硬掩模层516和514作为蚀刻掩模的第二栅极蚀刻过程，在第二方向(字线方向)上图案化第一硬掩模层512、金属硅化物层510、第二导电层508、介电层506和第一导电层504。在第二栅极蚀刻过程中，可除去第三和第二硬掩模层516和514。当第三和第二硬掩模层516和514残留时，可通过实施蚀刻过程来除去它们。
[0138] 利用CCP类型、ICP类型或微波等离子体类型的等离子体蚀刻设备来实施第一的和第二栅极蚀刻过程。
[0139] 因此，形成由第一导电层504构成的浮置栅极504a，和形成包括第二导电层508和金属硅化物层510的控制栅极524。另外，形成包括隧道介电层502、浮置栅极504a、介电层506、控制栅极524和第一硬掩模层512的栅极图案526。
[0140] 或者，通过实施采用光刻胶图案522作为蚀刻掩模的第一栅极蚀刻过程，在第二方向(字线方向)图案化ARC层520和硬掩模层516的第三、第二和第一硬掩模层516、514和512之后，可除去光刻胶图案522、ARC层520和第三和第二硬掩模层516和514。此后，通过实施采用图案化的第一硬掩模层512作为蚀刻掩模的第二栅极蚀刻过程，在第二方向(字线方向)图案化金属硅化物层510、第二导电层508、介电层506和第一导电层504。因此，可形成包括隧道介电层502、浮置栅极504a、介电层506、控制栅极524和第一硬掩模层512的栅极图案526。
[0141] 然后通过实施离子注入工艺在栅极图案526两侧的半导体衬底500中形成源极/漏极结区域(未显示)，由此完成了晶体管。
[0142] 参照图5E，在包括抛光的第一硬掩模层512的栅极图案526上沉积绝缘材料后，可通过实施间隔物蚀刻过程在栅极图案526的两侧壁上进一步形成间隔物528。当形成间隔物528时，可蚀刻暴露的隧道介电层502。此后，可在包括间隔物528的栅极图案526的表面上形成缓冲绝缘层530。
[0143] 在缓冲绝缘层530的表面上形成SAC氮化物层532，以在用于形成接触塞的金属沉积前的介电层的后续抛光过程中用作停止层。用PECVD方法或LPCVD方法形成SAC氮化物层532。此时，在SAC氮化物532沉积之前，利用回蚀刻工艺抛光具有表面起伏B的第一硬掩模层512的表面。因此，在SAC氮化物层532的表面不产生起伏。
[0144] 然后在SAC氮化物层532上沉积绝缘材料，由此形成金属沉积前的介电层534。蚀刻金属沉积前的介电层534并抛光。金属沉积前的介电层534可以用任意种类的绝缘材料例如TEOS氧化物层、HTO层和HDP氧化物层形成。抛光过程可用CMP过程来实施。实施抛光过程直至暴露SAC氮化物层532的表面，以改善关于金属沉积前的介电层534的剩余厚度的均匀性。或者，可实施抛光过程直至在暴露出SAC氮化物层532的表面之前的某一点。
[0145] 在进行CMP过程时，可使用具有更少SAC氮化物层532损失的HSS或具有更多SAC氮化物层532损失的LSS。或者，在使用LSS的抛光过程之后，可实施使用HSS的剩余的抛光过程。如果单独使用LSS，则SAC氮化物层532大大损失。因此，LSS相对于即使附着部分SAC氮化物层532也不影响器件特性的器件来选择性使用。
[0146] 如上所述，根据本发明的第五实施方案，在实施栅极蚀刻过程之前，抛光第一硬掩模层512，以减小转移至第一硬掩模层512的表面起伏B。因此，虽然在金属硅化物层510中存在表面起伏A，但在SAC氮化物层532中几乎不产生表面起伏。因此，在金属沉积前的介电层534的抛光过程中，可防止在栅极图案526上的SAC氮化物层532的大量损失。
[0147] 如上所述，根据本发明的第一到第五实施方案，虽然在金属硅化物中存在表面起伏，但在栅极蚀刻过程期间或之前，对已经转移有表面起伏的硬掩模层进行抛光。因此，在金属沉积前的介电层抛光过程中，可防止在栅极上的SAC氮化物层的损失。因此，可以防止如现有技术中的晶体管的驼峰现象，由此使隧道介电层劣化，该驼峰现象是由于杂质例如氢(H2)通过SAC氮化物层的损失部分渗透到栅极之下而产生。由此，可改善晶体管的漏电流特性和阱应力失效，并且由此改善器件的成品率和可靠性。
[0148] 另外，根据本发明，可以稳定地确保SAC氮化物层的CMP过程的氮化物上停止过程。由此，可以显著增强对于半导体衬底的CMP均匀性。因此，可提高在后续源极接触、漏极接触、金属接触等蚀刻过程中的过蚀刻容限。
[0149] 为了描述的方便，在本发明中，描述了与快闪存储器件的存储单元的制造方法相关的驼峰特性。然而，本发明也可用于周边区域的高压和低压晶体管，以改善高压或低压晶体管的驼峰特性。
[0150] 本发明不限于公开实施方案，而是可以多种形式实施。提供实施例以完成本发明的公开。本发明由权利要求的范畴来限定。
