本发明公开了一种相变随机存储器，包括存储单元阵列、字线译码器、逻辑控制模块、写入模块、读出模块和输入输出端口控制模块；存储单元阵列包括利用相变材料读写的多个存储单元；写入模块和读出模块适应于相变材料存储特性，字线译码器和逻辑控制模块能够协调存储器正常工作。本发明实现了相变随机存储器芯片的电路设计，能正确完成对相变存储单元的随机选择、读出和写入，并且本发明各个模块电路结构简单实用，仿真读出延时可达到40ns，性能良好。
1.一种相变随机存储器，其特征在于：它包括存储单元阵列(51)、字线译码器(52)、逻辑控制模块(53)、写入模块(54)、读出模块(55)、输入输出端口控制模块(56)；
逻辑控制模块(53)分别接收来自于外部提供的芯片选通信号和芯片读写信号，经电路转换得到写使能信号和读使能信号，并将写使能信号输出至写入模块(54)，将读使能信号输出至输入输出端口控制模块(56)；逻辑控制模块(53)包括第一至第四反相器(INV1～INV4)，以及第一、第二与非门(NAND1、NAND2)；第一反相器(INV1)的输入端接芯片读写信号，其输出端与第一与非门(NAND1)的一个输入端相连，第一与非门(NAND1)的另一个输入端与第二与非门(NAND2)的一个输入端以及第二反相器(INV2)的输出端相连，第一与非门(NAND1)的输出端与第三反相器(INV3)的输入端相连，第三反相器(INV3)输出写使能信号(WRP)，第二反相器(INV2)的输入端接外部提供的芯片选通信号，第二与非门(NAND2)的另一个输入端接芯片读写信号，第二与非门(NAND2)的输出端与第四反相器(INV4)的输入端相连，第四反相器(INV4)输出读使能信号(RDP)；
字线译码器(52)用于实现读写单元的选择；它分别接收外部的芯片选通信号和字线地址，将字线地址进行译码处理，输出字线选通信号至存储单元阵列(51)；
存储单元阵列(51)包括多个存储单元，它根据字线选通信号确定选通的字线，该选通的字线上的8位存储单元作为选中的写单元或读单元；
输入输出端口控制模块(56)根据接收到的读使能信号确定I/O接口的信号流动方向，当读使能信号为低电平时，通过I/O接口接收来自于外部的带有存储信息的信号Din，并输出至写入模块(54)；当读使能信号为高电平时，接收读出模块(55)输出的带有存储阵列中存储信息的信号Dout；
写入模块(54)的二个接收端分别与外部的第一、第二偏置电阻相连，写入模块(54)根据写使能信号，二个偏置电阻的电阻值，以及外部的带有存储 信息的信号Din，产生幅值和脉宽不同的电流，并将该电流输入至所选中的8位写单元；
读出模块(55)分别与外部的第三偏置电阻和存储单元阵列(51)连接，将选中的读单元的电阻值转换成电平信号输出，转换后的电平信号为带有存储阵列中存储信息的信号Dout。
2.根据权利要求1所述的相变随机存储器，其特征在于：该相变随机存储器还包括位线译码器(57)，位线译码器(57)接收位线地址，输出位线选通信号至存储单元阵列(51)的位线。
3.根据权利要求1所述的相变随机存储器，其特征在于：写入模块(54)包括8个写入单元，写入单元为电流发生器，该电流发生器包括第五反相器，第三与非门，第四与非门，复位(RESET)电流产生支路(71)和置位(SET)电流产生电路(72)；
复位(RESET)电流产生支路(71)包括第三至第四NMOS晶体管(N3、N4)、第四至第六PMOS晶体管(P4、P5、P6)；
置位(SET)电流产生电路(72)包括第一至第二NMOS晶体管(N1、N2)，以及第一至第三PMOS晶体管(P1、P2、P3)；
第五反相器的输入端和第四与非门的一个输入端接外部的带有存储信息的信号Din，第五反相器的输出端接第三与非门的一个输入端，第三、四与非门的另一个输入端接写使能信号；
第三NMOS晶体管(N3)源极接地、漏极接外部的第一偏置电阻；第四NMOS晶体管(N4)源极接地，第三、第四NMOS晶体管(N3、N4)的栅极相连；第四PMOS晶体管(P4)的漏极与第四NMOS晶体管(N4)漏极相连，第四PMOS晶体管(P4)的栅极接第三与非门(NAND3)的输出信号；第五PMOS晶体管(P5)源极接电源Vdd、漏极接第四PMOS晶体管(P4)的源极；第六PMOS晶体管(P6)源极接电源Vdd，栅极接第五PMOS晶体管(P5)的栅极，漏端接存储单元的位线； 第一NMOS晶体管(N1)源极接地、漏极接外部的第二偏置电阻；第二NMOS晶体管(N2)源极接地，第一、第二NMOS晶体管(N1、N2)栅极相连；第一PMOS晶体管(P1)的漏极与第二NMOS晶体管(N2)漏极相连，栅极接第四与非门(NAND4)的输出信号；第二PMOS晶体管(P2)源极接电源Vdd，漏极接第一PMOS晶体管(P1)的源极；第三PMOS晶体管(P3)源极接电源Vdd、栅极接第二PMOS晶体管(P2)的栅极、漏端接存储单元的位线。
4.根据权利要求1所述的相变随机存储器，其特征在于：读出模块(55)包括8个读出单元，各读出单元的结构为：
第五NMOS晶体管(N5)的栅极、漏极相连，其源极接地，漏极还接外部的第三偏置电阻；
第六至第八NMOS晶体管(N6、N7、N8)源极接地，栅极均和第五NMOS晶体管(N5)的栅极相连，组成三个电流镜结构，产生镜像基准电流；第七PMOS晶体管(P7)和第六NMOS晶体管(N6)漏极相连，第七、第十PMOS晶体管(P7、P10)栅极相连，其源极均接电源VDD组成电流镜结构；第八PMOS晶体管(P8)的栅漏相连，其漏极连接第七NMOS晶体管(N7)漏极，其源极连接第七PMOS晶体管(P7)栅极；第八、第九PMOS管(P8、P9)栅极相连，并和第七NMOS晶体管(N7)漏极相连、第九PMOS管(P9)源极接第十PMOS晶体管(P10)漏极，第八、第九PMOS管(P8、P9)组成电流镜结构，第十一PMOS管(P11)的栅源相连，其源极接存储单元阵列的位线BL，其漏极接第九PMOS晶体管(P9)的源极；第六反相器的输入端接第九PMOS管(P9)的漏极，输出带有存储阵列中存储信息的信号Dout。
5.根据权利要求1所述的相变随机存储器，其特征在于：输入输出端口控制模块包括
8个输入输出控制单元，输入输出控制单元包括第七至第九反相器，第一或非门，第五与非门，第十二PMOS晶体管(P12)和第九NMOS晶体管(N9)；第五与非门(NAND5)的一个输入端和第七反相器(INV7)的输入端接读使能信号，第五与非门(NAND5)的另一个输入端和第一或非门(NOR1)的一个输入端接带有存储阵列中存储信息的信号Dout，第五与非门(NAND5)的输出端接第十二PMOS晶体管的(P12)栅极；第七反相器(INV7)的输出端接第一或非门(NOR1)的另一个输入端；第一或非门(NOR1)的输出端接第九NMOS晶体管(N9)栅极；第十二PMOS晶体管(P12)源极接电源VDD，其漏极和第九NMOS晶体管(N9)的漏极相连，第九NMOS晶体管(N9)的源极接地；其漏极和第八反相器(INV8)的输入端接I/O接口；第八反相器(INV8)的输出端接第九反相器(INV9)的输入；第九反相器(INV9)的输出外部的带有存储信息的信号Din。
一种相变随机存储器
技术领域
[0001] 本发明涉及一种非易失性半导体存储器装置，具体涉及一种相变随机存储器。
背景技术
[0002] 相变随机存储器(PCRAM)是一种非易失性半导体存储器，当电源供给中断时仍然保存已存储的数据。它利用了相变材料(例如GST225)能够在晶态、非晶态之间发生可逆转变的特性，用材料在这两种稳定状态下呈现的不同电阻值来区分存储单元的逻辑值。
[0003] 图1示出了一个存储元件10的结构图，它包括上电极层11、绝缘层12、相变层13和下电极层14，其中相变材料用作根据所产生温度而变化的可变电阻器，它响应于通过相变存储元件的电流在相变电阻上所产生的焦耳热。SET电流作用于相变材料，使其转变为低阻晶态；RESET电流作用于相变材料，使其转变为高阻非晶态。其相变层采用了T型结构，圆孔内区域为有效相变区。
[0004] 图2示出了相变存储器件的一个存储单元20的电路图。存储单元20包括串联在位线BL和地之间的存储元件21、选择元件22。其中，元件21和22的位置可以互换。具体实施时，选择元件可采用NMOS晶体管N1，其具有连接到字线WL的栅极。当向字线WL施加选通高电平时，N1导通，位线BL上的电流流经存储元件11，对其进行读写操作。
[0005] 图3示出了常规相变存储器件的另一存储单元30的电路图，存储单元30包括串联在位线BL和字线WL之间的存储元件31、选择元件32。具体实施时，可利用二极管作为选择元件。PNP型双极型晶体管基集连接字线WL，其发射结作为选择二极管。当PNP管的发射结上正向电压差超过其阈值电压时，二极管导通，存储元件31通过位线接收电流。
[0006] 图4示出了对存储元件进行读写期间的电流及温度特性图。41表示RESET电流对相变材料温度的影响，在短时间内提供高脉冲，相变材料加热到其熔点T2以上后快速淬火，其变为非晶态，存储数据“0”。42表示SET电流对相变材料温度的影响，在较长时间内提供中等脉冲，相变材料加热到高于结晶温度T1、低于熔点T2，其变为晶态，存储数据“1”。43表示读电流对相变材料温度的影响，低脉冲作用于相变材料，需保证其温度低于结晶温度，不影响存储位的状态。
[0007] 相变存储器芯片组成类似于传统半导体随机存储器，包括写入单元、读出单元、逻辑控制单元、地址译码器、输入输出缓冲、存储阵列。
[0008] 完全晶态和完全非晶态相变材料的电阻率差值高达几个数量级，给读出和测试造成极大困难，故写入时要通过调节SET或RESET电流的幅值和脉宽来控制相变材料的晶化程度。两态电阻差的最佳情况为一个数量级。
[0009] 相变材料的晶化不是一个突变过程，故文中所提到的“晶态”和“非晶态”是一个相对概念，指两种状态的晶化程度不同，并不指完全的晶化和非晶化。写入电流脉冲的幅值和持续时间的改变，或是所选用的相变材料的改变，都会造成“0”和“1”状态的电阻值的较大变化。一种“0”、“1”值电阻范围可调的读出放大器可以广泛运用于相变随机存储器中。
[0010] 外围电路的制造是基于集成电路的CMOS制造工艺，可以直接将电路数据送往foundry流片。而存储元件的制造涉及一种新材料：相变材料，需要在外围基础增加若干步常规光刻、镀膜工艺制成。一块完整的相变随机存储器芯片要保证这两步的有效结合。
[0011] 实现外围电路中的各个单元模块及与其同时制造的存储阵列的选择元件、存储阵列中的存储元这两者的有效结合，制造完整的相变随机存储器芯片，正确实现其存储位的随机选择与正确读写，是一个有待进一步完善的新课题。
发明内容
[0012] 本发明的目的在于提供一种相变随机存储器，该存储器能够实现存储单元的随机选择，以及电阻值和电平信号间的有效可逆转换。
[0013] 本发明提供的相变随机存储器，其特征在于：它包括存储单元阵列、字线译码器、逻辑控制模块、写入模块、读出模块和输入输出端口控制模块；
[0014] 逻辑控制模块分别接收来自于外部提供的芯片选通信号和芯片读写信号，经电路转换得到写使能信号和读使能信号，并将写使能信号输出至写入模块，将读使能信号输出至输入输出端口控制模块；
[0015] 字线译码器用于实现读写单元的选择；它分别接收外部的芯片选通信号和字线地址，将字线地址进行译码处理，输出字线选通信号至存储单元阵列；
[0016] 存储单元阵列包括多个存储单元，它根据字线选通信号确定选通的字线，该选通的字线上的8位存储单元作为选中的写单元或读单元；
[0017] 输入输出端口控制模块根据接收到的读使能信号确定I/O接口的信号流动方向，当读使能信号为低电平时，通过I/O接口接收来自于外部的带有存储信息的信号Din，并输出至写入模块；当读使能信号为高电平时，接收读出模块输出的带有存储阵列中存储信息的信号Dout；
[0018] 写入模块的二个接收端分别与外部的第一、第二偏置电阻相连，写入模块根据写使能信号，二个偏置电阻的电阻值，以及外部的带有存储信息的信号Din，产生幅值和脉宽不同的电流，并将该电流输入至所选中的8位写单元；
[0019] 读出模块分别与外部的第三偏置电阻和存储单元阵列连接，将选中的读单元的电阻值转换成电平信号输出，转换后的电平信号为带有存储阵列中存储信息的信号Dout。
[0020] 本发明存储器的存储单元阵列，以新型相变材料的电阻特性为基础制成存储元件，；逻辑控制单元，协调读写逻辑；译码器；写入模块，产生幅值和脉宽可调的电流；读出模块，其中，对应输出“0”和“1”逻辑的存储单元电阻范围可调；输入输出端口控制模块，决定数据端口处数据传输方向。本发明存储器能够实现存储单元的随机选择，以及电阻值和电平信号间的有效可逆转换，并且各个模块电路结构简单实用，仿真读出延时可达到40ns，性能良好。
附图说明
[0021] 图1为存储元件结构示意图。
[0022] 图2为相变随机存储器的存储单元的示例的电路图。
[0023] 图3为相变随机存储器的存储单元的另一个示例的电路图。
[0024] 图4为RESET电流、SET电流、读出电流工作期间的温度特性示意图。
[0025] 图5为根据本发明相变随机存储器的一种结构示意图；其中图5(a)为8位读写方式；图5(b)为逐位读写方式；
[0026] 图6为根据本发明实施例的如图5所示的逻辑控制模块的电路图。
[0027] 图7(a)为根据本发明实施例的如图5所示为写入模块示意图，写入模块由8位并行的写入单元组成；图7(b)为写入单元电路图。
[0028] 图8(a)为根据本发明实施例的如图5所示为读出模块示意图，读出模块由8位并行的读出单元组成；图8(b)为读出单元电路图。
[0029] 图9为读出单元能识别为“0”的最小电阻和能识别为“1”的最大电阻随偏置电阻Rbias_sa变化的关系图。
[0030] 图10(a)为根据本发明实施例的如图5所示的输入输出端口控制模块，它由8位并行的输入输出控制单元组成；图10(b)为输入输出控制单元电路图。
具体实施方式
[0031] 下面结合附图和实例对本发明作进一步详细的说明。
[0032] 如图5(a)，本发明提供的相变随机存储器包括存储单元阵列51、字线译码器52、逻辑控制模块53、写入模块54、读出模块55、输入输出端口控制模块56。
[0033] 逻辑控制模块53分别接收来自于外部的芯片选通信号CSB和芯片读写信号RD_WRL，经电路转换得到写使能信号WRP和读使能信号RDP，并将写使能信号WRP输出至写入模块54，将读使能信号RDP输出至输入输出端口控制模块56。
[0034] 字线译码器52用于实现读写单元的选择。它分别接收外部的芯片选通信号CSB和字线地址，将字线地址进行译码处理，输出字线选通信号至存储单元阵列51。
[0035] 存储单元阵列51包括多个存储单元，它根据字线选通信号确定选通的字线WL，该字线WL上的8位存储单元作为选中的写单元或读单元。
[0036] 输入输出端口控制模块56根据接收到的读使能信号RDP确定I/O接口的信号流动方向，当读使能信号RDP为低电平时，通过I/O接口接收来自于外部的带有存储信息的信号Din，并输出至写入模块54；当读使能信号RDP为高电平时，接收读出模块55输出的带有存储阵列中存储信息的信号Dout。
[0037] 写入模块54的二个接收端分别与外部的第一、第二偏置电阻相连，它根据写使能信号WRP，二个偏置电阻的电阻值Rbias0、Rbias1，以及外部的带有存储信息的信号Din，产生幅值和脉宽不同的电流，并将该电流输入至所选中的8位写单元。
[0038] 读出模块55分别与外部的第三偏置电阻和存储单元阵列51连接，将选中的读单元的电阻值转换成电平信号输出，存储阵列中不同阻值分别对应高、低电平，转换后的电平信号即带有存储阵列中存储信息的信号Dout。通过调节第三偏置电阻的电阻值Rbias_sa，可以调整存储单元阵列51中存储单元对应高、低电平的阻值范围。
[0039] 图5(b)为本发明的另一个实施例，在图5(a)的基础上增加了位线译码器57，位线地址输入到位线译码器57，输出位线选通信号连接到存储单元阵列51的位线BL，电路只对同时选中WL、BL的1位存储单元进行读写。芯片选通信号输入位线译码器57，只有芯片选通时译码器才工作。图5(a)所示结构是8位读写，而图5(b)所示结构为逐位读写。
[0040] 实例：
[0041] 下面举例说明上述各部件的具体结构。
[0042] 如图6所示，逻辑控制模块53包括第一至第四反相器INV1～INV4，以及第一、第二与非门NAND1、NAND2。第一反相器INV1的输入端接芯片读写信号RD_WRL，其输出端与第一与非门NAND1的一个输入端相连，第一与非门NAND1的另一个输入端与第二与非门NAND2的一个输入端以及第二反相器INV2的输出端相连，第一与非门NAND1的输出端与第三反相器INV3的输入端相连，第二反相器INV2的输入端接芯片选通信号CSB。
[0043] 逻辑控制模块53将芯片选通信号CSB和读写信号RD_WRL转化为写入模块和读出模块的控制命令信号，即写使能信号WRP和读使能信号RDP，读、写使能信号都是高电平有效。RD_WRL经反相器INV1得到RD_WRL，CSB经反相器INV2得到CSB。RD_WRL和CSB输入到与非门NAND1，其输出再经反相器INV3反向得到写使能信号WRP。RD_WRL和CSB输入到与非门NAND2，其输出再经反相器INV4反向得到读使能信号RDP。当CSB输入高电平时，经反相器INV1将低电平作用于与非门NAND1、NAND2的输入端，从而输出两个高电平，再经过反相器INV2、INV3得到逻辑值WRP＝0、RDP＝0，芯片不工作。CSB和RD_WRL均为低电平时，得到逻辑值WRP＝1、RDP＝0，执行写操作；当CSB输入低电平且RD_WRL输入高电平时，得到逻辑值WRP＝0、RDP＝1，执行读操作。本发明中所涉及到逻辑值0均表示低电平、逻辑值1均表示高电平。
[0044] 存储单元阵列51采用增强型NMOS晶体管作为选择元件。电路中将NMOS的漏极连接裸露在芯片表面的电极窗口，该电极窗口将在后续工艺中与存储元件的下电极相连。
[0045] 字线译码器52采用传统译码电路，地址位数随着阵列大小而改变。外部字线地址信号施加到译码器上，当芯片芯片选通信号CSB为有效低电平时，实现一条字线的高电平选通，其余字线为低电平。CSB为高电平时译码器不工作，所有字线均为低电平，芯片不工作。
[0046] 写入模块54、读出模块55、输入输出端口控制模块56都是8位并行的。写入模块54包括8个写入单元，读出模块55包括8个读出单元、输入输出端口控制模块包括8个输入输出控制单元，所选通字线WL上的每1位(1bit)对应一个写入单元、一个读出单元和一个输入输出控制单元。
[0047] 写入单元的实质是一个电流发生器，如图7(b)所示，该电流发生器的结构包括由第三至第四NMOS晶体管N3、N4、第四至第六PMOS晶体管P4、P5、P6组成复位(RESET)电流产生支路71，和由第一至第二NMOS晶体管N1、N2，以及第一至第三PMOS晶体管P1、P2、P3组成置位(SET)电流产生电路72。
[0048] 第五反相器的输入端和第四与非门的一个输入端接外部的带有存储信息的信号Din，第五反相器的输出端接第三与非门的一个输入端，第三、四反相器的另一个输入端接写使能信号WRP。71中：NMOS晶体管N3源极接地、漏极接外偏置电阻Rbias0；NMOS晶体管N4源极接地，N3、N4栅极相连；PMOS晶体管P4的漏极与N4漏极相连、栅极接第三与非门NAND3的输出信号；PMOS晶体管P5源极接Vdd、漏极接P4的源极；PMOS晶体管P6源极接Vdd、栅极接P5的栅极、漏端接存储单元的位线。72中：NMOS晶体管N1源极接地、漏极接外偏置电阻Rbias1；NMOS晶体管N2源极接地，N1、N2栅极相连；PMOS晶体管P1的漏极与N2漏极相连、栅极接第三与非门NAND4的输出信号；PMOS晶体管P2源极接Vdd、漏极接P1的源极；PMOS晶体管P3源极接Vdd、栅极接P2的栅极、漏端接存储单元的位线。
[0049] 写入单元的主要作用是根据写数据原理，写“0”时，给所选中存储单元输入高幅值窄脉宽的RESET电流；写“1”时，给所选中存储单元输入适中幅度适中脉宽的SET电流。
[0050] 输入数据Din经反相器INV5反向后，和写使能信号WRP经与非门NAND3端得到RESET控制信号，并将该信号输入到逻辑控制管P4的栅极。NMOS晶体管N3的漏源电流为RESET基准电流，基准电流的幅值由Rbias0调整，Rbias0增大则基准电流减小，Rbias0减小则基准电流增大。N3和N4组成电流镜结构，放大RESET基准电流；P5、P6组成电流镜结构，进一步放大电流脉冲并将其作用于存储单元。当输入信号Din＝0且写使能信号WRP＝1时，晶体管P4导通，则产生的RESET电流作用于存储单元，其脉宽由写使能信号WRP持续时间来控制。
[0051] 输入数据Din和写使能信号WRP经与非门NAND4端得到SET控制信号，并将该信号输入到逻辑控制管P1的栅极。NMOS晶体管N1的漏源电流为SET基准电流，基准电流的幅值由Rbiasl调整，Rbias1增大则基准电流减小，Rbiasl减小则基准电流增大。N1和N2组成电流镜结构，放大SET基准电流；P2、P3组成电流镜结构，进一步放大电流脉冲并将其作用于存储单元。当输入信号Din＝1且写使能信号WRP＝1时，晶体管P1导通，则产生的SET电流作用于存储单元，其脉宽由写使能信号WRP持续时间来控制。
[0052] 读出单元如图8(b)所示，第五NMOS晶体管N5的栅漏相连，其源极接地、漏极接外偏置电阻Rbias_sa。第六至第八NMOS晶体管N6、N7、N8源极接地，栅极均和NMOS晶体管N5的栅极相连，组成三个电流镜结构，产生镜像基准电流。第七PMOS晶体管P7和N6漏极相连，PMOS晶体管P7和第十PMOS晶体管P10栅极相连，P7和P10的源极均接VDD组成电流镜结构。PMOS晶体管P8的栅漏相连，其漏极连接N7漏极，其源极连接P7栅极；第八、第九PMOS管P8和P9栅极相连、和N8漏极相连、其源极接P10漏极，P9和P8组成电流镜结构。第十一PMOS管P11的栅源相连，其源极接存储单元阵列的位线BL，其漏极接P9的源极；第六反相器的输入端接P9的漏极，输出信号Dout。
[0053] 读出单元在读使能信号及读电压或电路的控制下，向PCRAM存储单元输入较小量值的电流或电压，然后测量存储单元上的电压值，因为存储元件的阻值不一样时，会造成读出来的电压不一样，所以可以通过比较读出电压判断存储元件电阻，从而判定存储单元存储的信息。为了防止相变存储单元上的存储状态受到影响，读出电流要限制在10μA数量级。NMOS晶体管N5源极接地、漏极接外偏置电阻Rbias_sa，产生基准电流，基准电流的幅值由Rbias_sa调整，Rbias_sa增大则基准电流减小，Rbias_sa减小则基准电流增大。当相变单元处于高阻非晶态时，PMOS管P9的源极电压值较高，使得晶体管P9导通，又通过设置晶体管N8、P9的宽长比，使得两管分压适当，NMOS管N8漏极电压处于反相器高电平输入范围内，输出逻辑低电平；当相变单元处于低阻晶态时，PMOS管P9的源极电压较低，故晶体管P9截止，NMOS管N8漏极电压处于反相器低电平输入范围内，输出逻辑高电平。
[0054] 图9示出了在不同外偏置电阻Rbias_sa下输出电平随存储元件电阻值的变化，图中可以看出读出放大器能识别为“0”的最小电阻和能识别为“1”的最大电阻值。读出放大器的外偏置电阻Rbias_sa可以调节读出放大器识别0、1信号的电阻范围。91为偏置电阻Rbias_sa取95K欧姆时的曲线，92为偏置电阻Rbias_sa取100K欧姆时的曲线，93为偏置电阻Rbias_sa取105K欧姆时的曲线，94为偏置电阻Rbias_sa取110K欧姆时的曲线。当Rbias_sa增大时，NMOS管N5的栅极电压减小，则其镜像管N7的栅极电压也减小，响应于支路电流减小PMOS管P8的栅极电压增大，故使得PMOS管P8导通所需要提供的源电压值增大，即输出0信号对应的相变材料电阻值增大。
[0055] 如图10(b)所示，输入输出控制单元包括第七至第九反相器、第一或非门、第五与非门、第十二PMOS晶体管P12和第九NMOS晶体管N9。第五与非门NAND5的一个输入端和第七反相器INV7的输入端接读使能信号RDP，第五反相器NAND5的另一个输入端输出端和第一或非门NOR1的一个输入端接Dout，第五反相器NAND5的输出端接PMOS晶体管的P12栅极；第七反相器INV7的输出端接第一或非门NOR1的另一个输入端；第一或非门NOR1的输出端接NMOS晶体管的N9栅极；P12源极接VDD，其漏极和N9的漏极相连，N9的源极接地；N9的漏极和第八反相器INV8的输入端接I/O接口；第八反相器INV8的输出端接第九反相器INV9的输入；第九反相器INV9的输出信号即为Din。
[0056] 输入输出控制单元的功能是控制端口处数据传送方向。读使能信号RDP和输出数据Dout经与非门NAND5作用，输出逻辑控制信号到PMOS管P12栅极上。RDP经反相器INV7反向得到读使能信号的反信号RDP，RDP和Dout经或非门NOR1得到NMOS管N9的逻辑控制信号。当读使能信号RDP＝1时，与非门NAND5、或非门NOR1都相当于反相器的作用，带有存储阵列中存储信息的信号Dout同时作用于NMOS管N9和PMOS管P12的栅极，则N9、P12总有一个打开而另一个截止，从而实现了数据从芯片内输出。当RDP＝0时，经与非门NAND5输出高电平，使P12截止；RDP信号经反相器INV7得到1信号，再经或非门NOR1输出低电平，使N9截止。故数据不能读出，此时，外部数据经两级反相器INV8、INV9缓冲输入芯片内部。
