制造闪存装置的方法

摘要

一种制造闪存装置的方法，可以包括：在半导体衬底上形成介电膜图案；使用介电膜图案作为掩膜蚀刻半导体衬底以形成沟槽；在包括沟槽的半导体衬底上形成第一介电膜；对形成有第一介电膜的半导体衬底执行湿蚀刻处理；在半导体衬底上形成第二介电膜；对第一和第二介电膜执行平面化处理；以及去除介电膜图案。从而，当形成装置绝缘膜时以及当形成层间介电膜时，防止了空隙的产生。

权利要求

1.一种制造闪存装置的方法，包括：

在半导体衬底上形成第一氧化膜图案和第一多晶硅图案；然后在包括所述第一氧化膜图案和所述第一多晶硅图案的所述半导体衬底上顺序形成介电膜和第二多晶硅图案；然后在所述第二多晶硅图案上形成第二氧化膜图案；然后通过使用所述第二氧化膜图案作为掩膜蚀刻所述半导体衬底形成栅极，所述栅极包括所述第一氧化膜、所述第一多晶硅图案、所述介电膜图案、以及所述第二多晶硅图案；然后去除所述第二氧化膜图案；然后

在所述栅极的侧壁上形成隔离物；然后

在包括所述栅极和所述隔离物的所述半导体衬底上形成层间介电膜。

2.根据权利要求1所述的方法，其中，所述第二氧化膜图案由TEOS制成。

3.根据权利要求1所述的方法，其中，使用氟化氢(HF)溶液去除所述第二氧化膜。

4.根据权利要求1所述的方法，其中，通过汽相清洁处理去除所述第二氧化膜。

5.根据权利要求4所述的方法，其中，在39℃的温度执行所述汽相清洁处理。

6.根据权利要求4所述的方法，其中，执行所述汽相清洁处理10秒至20秒。

7.根据权利要求1所述的方法，其中，将所述第二氧化膜形成为 至 之间范围内的厚度。

8.根据权利要求1所述的方法，其中，形成所述隔离物包括：在所述栅极的所述侧壁上形成第三氧化膜和第一氮化膜；然后通过对所述第三氧化膜和所述第一氮化膜执行蚀刻处理，在所述栅极的所述侧壁上形成第三氧化膜图案和第一氮化膜图案；然后去除所述第一氮化膜图案；然后

在包括所述第三氧化膜图案和所述栅极的所述半导体衬底上形成第二氮化膜；然后对所述第二氮化膜执行蚀刻处理。

9.根据权利要求8所述的方法，其中，所述隔离物包括所述第三氧化膜图案和所述第二氮化膜图案。

10.根据权利要求9所述的方法，其中，将所述第三氧化膜形成为 至 之间范围内的厚度。

11.根据权利要求9所述的方法，其中，将所述第一氮化膜形成为 至 之间范围内的厚度。

12.根据权利要求9所述的方法，其中，将所述第二氮化膜形成为 至 之间范围内的厚度。

13.根据权利要求1所述的方法，还包括：在形成所述层间介电膜之前和在形成所述隔离物之后：在包括所述栅极和所述隔离物的所述半导体衬底的整个表面之上沉积硅化物形成金属；然后通过对包括所述硅化物形成金属的所述半导体衬底执行退火处理，在所述栅极上形成金属硅化物层。

14.根据权利要求13所述的方法，其中，所述硅化物形成金属包括钴。

说明书

制造闪存装置的方法

[0001] 本申请要求在35U.S.C§119下的韩国专利申请第10-2007-0062649号(于2007年6月26日提交)的优先权，其全部内容结合于此作为参考。

技术领域

[0002] 本发明涉及一种半导体装置，尤其涉及一种制造闪存装置的方法。 背景技术

[0003] 闪存装置是即使在电源切断的情况下也不会损坏所存储的数据的非易失性存储介质。闪存装置在诸如记录、读取和删除等方面具有相对高的处理速度的优势。所以，闪存装置被广泛地用于PC的主板、机顶盒、打印机以及网络服务器等的数据存储器中。闪存装置最近应用于诸如数码相机、手机等的装置中。 但是，随着对高度集成装置的需求的增加，闪存装置的单位晶格(unit cell)的尺寸减小了，并且形成单位晶格的栅极区域之间的空间间隔也减小了，使得当形成金属线时产生空隙。

[0004] 如图1所示，90nm闪存单元(flash cell)的结构可以具有共享公共源极线的位线，该位线被配置为24位单元，使得单位晶格具有包括单元栅极的水平长度和包括位线接触的垂直长度。

[0005] 如图2(a)和图2(b)的实例所示，90nm NOR闪存单元可以具有0.081μm2的单元尺寸，比130nm的闪存单元减小了约49％。这种单元尺寸的减小会导致诸如在形成单元的图案化重要处理的过程中的困难以及在间隙填充时产生空隙。

发明内容

[0006] 实施例涉及制造闪存装置的方法，其可以防止当形成装置绝缘膜时产生空隙以及当形成层间介电膜时产生空隙。

[0007] 实施例涉及制造闪存装置的方法，其可以包括以下步骤中的至少之一：在半导体衬底上和/或之上形成介电膜图案；然后，使用介电膜图案作为掩膜蚀刻半导体衬底以形成沟槽；然后，在包括沟槽的半导体衬底上和/或之上形成第一介电膜；然后，对形成有第一介电膜的半导体衬底执行湿蚀刻处理；然后，在半导体衬底上和/或之上形成第二介电膜；然后，对第一和第二介电膜执行平面化处理；然后，去除介电膜图案。 [0008] 实施例涉及制造闪存装置的方法，其可以包括以下步骤中的至少之一：在半导体衬底上和/或之上形成第一氧化膜图案和第一多晶硅图案；然后，在形成有第一氧化膜图案和第一多晶硅图案的半导体衬底上和/或之上顺序堆叠介电膜和第二多晶硅；然后，在第二多晶硅上和/或之上形成第二氧化膜图案；然后，使用第二氧化膜图案作为掩膜蚀刻半导体衬底以形成由第一氧化膜、第一多晶硅图案、介电膜图案以及第二多晶硅图案形成的栅极；然后，去除第二氧化膜图案；然后，在栅极的侧壁上和/或之上形成隔离物(spacer)；然后，在形成有栅极和隔离物的半导体衬底上和/或之上形成层间介电膜。

附图说明

[0009] 图1示出了90nm闪存单元的整个布置的结构。

[0010] 图2(a)和图2(b)示出了130nm和90nm的处理中的单位晶格的布局。 [0011] 图3至图21示出了根据实施例的制造闪存装置的方法。

[0012] 图22至图29示出了通过影响单元性能的处理实验绘制最佳单元性能的实验结果。

[0013] 图30至图33示出了测试单元的可靠性的实验结果。

[0014] 具体实施方式

[0015] 以下将参考附图描述根据实施例的制造闪存装置的方法。

[0016] 如图3所示，可以在半导体衬底10上和/或之上形成第一栅极氧化膜12，以保护形成在半导体衬底10上和/或之上的装置。 然后，可以在第一栅极氧化物12上和/或之上形成第一氮化膜14。 第一氮化膜14可以由氮化硅膜或氧氮化合物膜。 [0017] 如图4所示，然后可以图案化第一栅极氧化膜12和第一氮化膜14，暴露半导体衬底10，同时形成第一栅极氧化膜图案16和第一氮化膜图案18。 可以通过曝光处理和显影(development)处理在第一氮化膜图案14上和/或之上形成光刻胶图案，然后通过在其上执行蚀刻处理形成第一栅极氧化膜图案16和第一氮化膜图案18，从而暴露装置绝缘区域中的半导体衬底10。

[0018] 如图5所示，然后使用第一栅极氧化膜图案16和第一氮化膜图案18作为掩膜在半导体衬底10上执行蚀刻处理，以形成沟槽20。

[0019] 如图6所示，然后在半导体衬底10上和/或之上形成并在沟槽20中掩埋第一介电膜22。当形成第一介电膜22时，可以在沟槽20的最上表面上和/或之上凸出(project)第一介电膜22，生成突出物。 第一介电膜22可以由具有在700 至2150 之间范围内的厚度的高密度等离子体非掺杂硅酸盐玻璃(HDP USG)组成。

[0020] 如图7所示，然后可以去除第一介电膜22的突出部分，以形成第一介电膜图案24。 可以通过使用稀释的氟化氢(DHF)溶液的湿蚀刻去除第一介电膜22的突出部分，使得第一介电膜24保留1350 和1840 之间范围内的厚度。 可以通过湿蚀刻去除沟槽
20的最上表面上和/或之上的突出部分，使得增加纵横比成为可能。

[0021] 如图8所示，然后在沟槽20中掩埋绝缘材料并且形成有第一介电膜图案24，以形成装置绝缘膜图案26。可以通过在第一介电膜图案24上和/或之上形成第二介电膜，然后在其上执行平面化处理来形成装置绝缘图案26。在半导体衬底10上和/或之上形成第二介电膜，然后使用第一氮化膜图案18作为终点(endpoint)执行平面化处理。 [0022] 如图9所示，然后可以去除第一栅极氧化膜图案16和第一氮化膜图案18，完成装置绝缘膜28的形成。 当去除第一栅极氧化膜图案16和第一氮化膜图案18时，还可以去除暴露的装置绝缘膜图案26的部分。 在沟槽20上和/或之上形成第一介电膜22之后，可以经过湿蚀刻处理增加纵横比，以在形成随后的第二介电膜时间隙填充(gap fill)沟槽20而不是空隙，使得完成装置绝缘膜28的形成成为可能。

[0023] 如图10所示，可以在半导体衬底10上和/或之上顺序形成第二栅极氧化膜和漂移栅极层，然后将其图案化以形成第二栅极氧化膜图案40和漂移栅极图案42。第二栅极氧化膜图案40可以形成为85 和95 之间范围内的厚度，优选地为90 的厚度。漂移栅极图案42可以由多晶硅组成。

[0024] 如图11所示，然后可以在形成有第二栅极氧化膜图案40和漂移栅极图案42的半导体衬底10上和/或之上顺序形成介电膜34、控制栅极36以及硬掩膜38。 以及，在硬掩膜38上和/或之上形成光刻胶图案32之后，可以通过蚀刻硬掩膜38形成第一硬掩膜图案。 然后，可以去除光刻胶图案32。 控制栅极36可以由多晶硅制成。 介电膜34可以形成为氧氮氧结构，以从控制栅极36作用于绝缘漂移栅极32。硬掩膜38可以由2000 至2200 范围内的厚度的四乙氧基矽烷(TEOS)形成。

[0025] 如图12所示，然后可以使用第一硬掩膜图案作为掩膜执行蚀刻处理，从而在半导体衬底10上和/或之上形成栅极50，并且包括第二栅极氧化膜图案40、漂移栅极图案42、介电膜图案44以及控制栅极图案46。还可以蚀刻第一硬掩膜图案的一部分，以在控制栅极图案46上和/或之上形成第二硬掩膜图案48。在形成栅极的典型处理中，光刻胶边缘(margin)的厚度是不够的，从而，在此的实施例使用第一硬掩膜图案对栅极进行图案化。 漂移栅极42可以用于存储数据，同时控制栅极46可以用于将偏置电压激发电子施加至形成在其下面的漂移栅极42以对其进行充电或放电。

[0026] 如图13所示，然后可以通过使用氟化氢(HF)溶液执行汽相清洁处理来去除第二硬掩膜图案48。 如果当去除第二硬掩膜图案48时损坏了介电膜图案44，则影响单元性能。从而，可以执行汽相清洁处理以去除第二硬掩膜图案48而不损坏介电膜图案44。可以在39℃范围内的温度下执行汽相清洁处理10秒至20秒。

[0027] 如图14所示，然后可以在栅极50的侧壁上形成包括第二氮化膜图案54和第一氧化膜图案52的第一隔离物56。 然后可以在半导 体衬底10上执行使用栅极50和第一隔离物56作为离子注入掩膜的离子注入处理，以形成具有高浓度杂质区的源/漏区57。可以通过在形成有栅极50的半导体衬底10上和/或之上形成第二氮化膜和第一氧化膜然后在其上执行干蚀刻来形成第一隔离物56。 第一氧化膜可以由具有150 至250 之间范围内的厚度的TEOS制成，并且第二氮化膜可以由具有770 至1500 之间范围内厚度的氮化硅(SiN)制成。

[0028] 如图15所示，然后去除第二氮化膜图案54。 当去除第二氮化膜图案54时，可以在形成层间介电膜之前保留在单元区域上和/或之上形成的栅极50之间的足够空间间隔。从而，当随后形成层间介电膜时可以防止空隙生成。 进而，充分保留用于随后形成接触的处理边缘，并且根据所去除的第二氮化膜图案54的厚度减小栅极50之间的空间间隔。装置的进一步集成是结果。可以通过继续使用磷酸(H3PO4)执行湿蚀刻来去除第二氮化膜图案54。

[0029] 如图16所示，然后在半导体衬底10上和/或之上形成第三氮化膜56。 第三氮化膜56可以由具有180 至220 之间范围内厚度的氮化硅(SiN)制成。第三氮化膜56可以用于防止通过自对准多晶硅化物处理(salicide process)在保留在栅极50的侧壁上的第一氧化膜图案52上和/或之上的自对准多晶硅化物的随后形成导致的异常装置性能的产生。由于在去除第二氮化膜图案52期间控制将保留的预定量的氮化膜的过程中存在处理限制，在随后处理中执行再沉积是更稳定的方法。

[0030] 如图17所示，然后可以在第三氮化膜56上和/或之上形成第二氧化膜53。 第二氮化膜53可以由具有300 至500 之间的厚度，优选地为400 厚度的TEOS制成。 [0031] 如图18所示，然后可以通过蚀刻处理去除第二氧化膜53，以在第一氧化膜52的侧壁上形成第三氮化膜图案58。 当去除第二氧化膜53时，可以去除形成在控制栅极46和半导体衬底10上和/或之上的第三氮化膜56的一部分，使得第三氮化膜图案58仅保留在第一氧化膜图案52的侧壁上和/或之上。 从而，可以将由氧化膜图案52和第三氮化膜图案58形成的第二隔离物62形成在栅极50的侧壁上和/或之上。在随后的自对准多晶硅化物处理期间，第一氧化膜图案52也不形成在硅化物。

[0032] 如图19所示，然后可以在半导体衬底10上和/或之上沉积硅化物形成金属64。硅化物形成金属57可以由钴(Co)制成。

[0033] 如图20所示，然后可以在半导体衬底10上和/或之上执行退火处理或热处理，以在硅和金属57之间引起反应，从而分别在栅极50和源极/漏极区57上和/或之上形成金属硅化物56。 通过退火处理，仅在金属接触硅和多晶硅的区域上和/或之上形成金属硅化物。 但是，由于金属和硅之间的反应被阻止，所以在其他区域上和/或之上不形成金属硅化物。 同时在栅极50和源极/漏极区57上和/或之上形成金属硅化物56之后，没有反应的硅化物形成金属64可以通过选择性蚀刻去除。

[0034] 如图21所示，然后可以在半导体衬底10上和/或之上形成层间介电膜70。 层间介电膜70可以是金属前绝缘(PMD)膜，由硅酸磷玻璃(PSG)、硼磷硅玻璃(BPSG)或非掺杂硅酸盐玻璃(USG)组成。 根据实施例，可以通过去除第一隔离物56的第二氮化膜图案54保留栅极50之间的足够空间，以防止当形成层间介电膜70时生成空隙。 在通过选择性地蚀刻层间介电膜70形成通孔之后，然后可以在通孔中掩埋诸如钨(W)的金属，以形成接触塞。 接触塞可以电连接至栅极50和/或源极/漏极区57。 由于当形成层间介电膜70时不生成空隙，所以当形成接触塞时不生成由于空隙导致的扩散现 象，从而使得闪存装置可以执行正常操作。 而且，形成钨接触塞之后，可以防止由于空隙导致的装置之间的桥。 如上所述，根据实施例的制造闪存装置的方法保留了栅极之间的足够空间，使得当形成层间介电膜时防止空隙的产生成为可能。

[0035] 图22至图29是绘出通过影响单元性能的处理实验的最佳单元性能的实验结果。如NOR闪存单元的基本操作，存在编程处理和擦除处理。 编程操作(将在漏极周围生成的热电子注入漂移栅极的操作)使用沟道热电子注入方法。 在将10V施加至控制栅极
46，3.9V施加至漏极，以及0V被施加至源极和体衬底(bulk substrate)持续3μs的情况下，可以进行编程操作。 一部分沟道热电子可以通过栅极电场经过穿隧氧化物40(即，栅极氧化膜)被注入漂移栅极42。 擦除操作通过源极和体衬底使用福勒诺德海姆(FN)隧道效应方法擦除数据。 换句话说，漏极漂移，-9.1V可以被施加至控制栅极46，以及
7.7V可以被施加至源极和体持续100ms的时间，以将累积在漂移栅极42上的电荷取出至源极和体衬底。在这样的电压条件下，编程目标阈值电压为8V，擦除阈值电压为1.5V。
绘制出了以下将解释的实验结果，符合上述操作条件。以下将参考附图描述实验结果。 [0036] 如图22所示，提供了关于隧道氧化膜40的擦除性能的实验结果。 影响单元性能的第一处理参数是隧道氧化膜40的厚度。 隧道氧化膜40(其为在漂移栅极42和单元有源区之间形成的氧化膜)影响单元的擦除性能。 当非常高的电场被施加至隧道氧化膜
40时，在从电极的氧化膜上的导体上发生了隧道效应，使得在FN电流的情况下，氧化膜的厚度变薄时，漂移栅极42中的电荷可以被容易地取出。 如图22所示，可以想到，当减小隧道氧化膜40的厚度时，擦除阈值电压变得更低。从而，根据实施例，可以使用90 的厚度，以设置1.5V的擦除阈值电压持续100ms。 通过这样的选择，擦除阈值电压可以被设定为约1.2V达100ms，如图28和图29所示。

[0037] 如图23所示，提供了关于根据侧壁氧化物52的厚度的穿通性能的实验结果。图24是关于根据侧壁氧化物52的厚度的编程性能的实验结果。 如图23所示，如果侧壁氧化膜52的厚度从60 减小到40 ，则由于很短的温度时间导致阻止了源极和漏极之间的连接到结的扩散，使得改善穿通性能成为可能。如图24所示，可以想到，编程阈值电压增加约0.3V。

[0038] 图25示出了关于根据沟道掺杂的编程性能的实验结果。 如图25中所示，可以想到，当硼沟道掺杂更高时，单元的电流增加，以增加编程阈值电压。 作为实验结果，选择在3us具有8V阈值电压的5.8E13剂量条件。从而，通过影响单元性能的处理实验，可以选择具有90 厚度的隧道氧化膜40、具有40 厚度的侧壁氧化膜52、以及5.8E13的单元阈值电压离子注入剂量。

[0039] 图26示出了根据在3.9V的漏极电压处的栅极电压的编程速度性能。 图27示出了根据在10V的栅极电压处的漏极电压的编程速度性能。 从两个实验结果可以想到，当栅极电压为10V并且漏极电压为3.9V时，阈值电压增加至约8V持续3μm编程时间。而且，可以想到，根据栅极电压改变的编程速度性能有规律地增加，如图26所示。如图
27所示，可以想到，当漏极电压变高时，编程阈值电压一点一点地减小。 从而，可以通过增加栅极电压而非漏极电压来改善编程阈值电压。 原因在于将与由于扩展栅极电场的耦合率导致的高电压相同的栅极50的高电压精确地施加至漂移栅极42，更多的热电子可以被取出至漂移栅极42。

[0040] 图28示出了根据栅极电压的擦除速度性能，施加7.7V至源极和体衬底，并且图29示出了根据源极和体的电压而改变的擦除速度性能，施加-9.1V至栅极。 可以想到，两个条件示出了持续作为目标擦除时间的100ms的约1.2V的擦除阈值电压，其中，擦除速度 相同。 原因在于根据电场通过栅极、源极和体之间的电势差进行操作。 [0041] 图30至图33示出了测试单元可靠性的实验结果。 单元干扰是由于在连续编程期间高电场影响连接在公共漏极和栅极上的未选择单元而发生的现象。 这种现象可以被分为栅极干扰、漏极干扰、以及读取干扰。

[0042] 图30示出了栅极干扰的性能。栅极干扰是在读取操作期间当高电压被施加至连接至公共栅极的其他删除的单元的栅极时发生的干扰。 这是被编程的单元的漂移栅极42中的部分电子通过ONO绝缘体44被注入控制栅极46，且其他电子被注入衬底而导致的干扰。如图30所示，在100ms的应力时间(stress time)内，在操作单元的10V栅极电压处的阈值电压没有任何减小。 可以想到，在栅极电压为12V的高电压条件下，编程栅极电压减小约0.3V。 而且，即使栅极电压应力被施加很长时间也不会突然减小阈值电压的原因在于漂移栅极42中的电子很难通过厚ONO绝缘体44注入控制栅极。 [0043] 图31示出了漏极干扰的性能。漏极干扰是在与将被编程的单元共享漏极的被编程单元中发生的干扰。 在共享漏极的未选择的单元的漏极和栅极之间产生电场，该未选择的单元是将被编程的单元。这是由于电场导致的干扰，一些电荷从漂移栅极42被传送至漏极，以变为使阈值电压降低的原因，并且被编程的单元的漂移栅极42中的一些电子丢失。如图31所示，可以想到，持续100ms时间操作单元在3.9V的漏极处减小约0.1V。考虑到边缘(margin)，虽然施加漏极电压4.2V，阈值电压可以仅减小约0.2V。 不同于栅极干扰，漏极干扰具有随着应力时间变化的突然阈值减小性能。这是漂移栅极42中的电子能够容易地通过40至90 之间厚度的薄隧道氧化膜逃离至漏极的原因。 [0044] 图32示出了读取干扰的性能。读取干扰是在读取操作期间注入低电流时丢失漂移栅极中的电荷发生的干扰，由在读取条件下电荷不能保持10年而导致的。 如图32所示，可以保证处于1V的漏极电压10年。而且，可以保证在0.9V的漏极电压进行读取操作超过100年的时间。

[0045] 图33示出了持久性能，并示出了当编程操作和擦除操作执行了超过100000次时的阈值电压的性能。在编程时，当隧道电子从沟道部分流到漂移栅极42时，在隧道氧化膜40中发生电子陷阱。由于电子陷阱而产生热电流，并且其变为多种干扰的原因，从而影响了闪存的可靠性。换句话说，可以想到，由于氧化膜中的电子陷阱，FN电流很难流动，从而编程/擦除循环的数量增加，使得阈值电压的窗变得很窄。如图33所示，当编程/擦除超过1000次时，阈值电压的窗一点一点地变窄。 但是，当作为可靠性的估计标准的循环结果为100000次循环时，可以想到约2V的窗减小在可靠性的估计标准内。 [0046] 根据实施例，作为单元性能的实验结果，通过隧道氧化膜40、侧壁氧化膜52以及单元沟道掺杂实验施加最佳处理条件，即，影响单元性能的处理。 而且，在90nm闪存装置的处理条件下，确定了用于单元编程的边缘、擦除速度性能、以及穿透性能。 从而，尽管比130nm的单元的尺寸减小了49％，但是90nm的单元性能保留了90nm闪存单元的干扰的性能及其可靠性。从而，由于单元尺寸的减小，关于90nm闪存的技术增加了芯片的大规模生产，使得增加其销售成为可能。

[0047] 根据实施例的制造闪存装置的方法防止了当形成装置绝缘膜时的空隙的产生，并且防止了当形成层间介电膜时的空隙的产生。

[0048] 虽然已经参考多个示例性实施例描述了实施例，应该理解，本领域技术人员可以想到的多种其他修改和实施例都将落入所披露的原理的精神和范围内。 尤其是，在披露、附图和所附权利要求的范围内，主要组成配置的组成部分和/或配置可以有多种改变和修改。 除了组成部分和/或配置的改变和修改之外，本领域技术人员还可以想到选择使用。