高分辨率小面积数模转换电路转让专利
申请号 : CN200710047634.2
文献号 : CN101425805B
文献日 : 2010-11-10
发明人 : 肖广明 , 冀晋 , 沙璆
申请人 : 展讯通信(上海)有限公司
摘要 :
本发明公开一种数模转换电路，适于以N位数字码转换为一模拟电压，其包括串联在电流源与地之间的高位电阻串和低位电阻网络，该高位电阻串包括依次串联的2M个单元电阻R，且通过一高位解码单元的M位数字码解码，以输出一模拟电压；该低位电阻网络包括(N-M+2)个并联的一系列电阻器，该系列电阻器的阻值成等比例递增，其中第2个电阻器至第(N-M+2)个电阻器分别串联一开关；通过一低位解码单元的(N-M)位数字码控制低位电阻网络中的(N-M+1)个开关的导通和断开，使该低位电阻网络具有(N-M)阶阻值，作为高位电阻串的偏置。由此，本发明可产生N位分辨率的模拟电压。本发明适合构成高分辨率、小面积的数模转换电路。
权利要求 :
1.高分辨率小面积数模转换电路，用以输入N位数字码以获得一模拟电压，其中N为大于零的整数，其特征在于包括：电流源，提供一电流；
高位电阻串，其第一端连接于该电流源，该高位电阻串包括依次串联的2M个单元电阻器，并分别输出2M个电压信号，其中M为大于零的整数；
高位解码单元，以M位数字码对该高位电阻串所输出的电压解码，以输出该模拟电压；
低位电阻网络，其第一端连接于该高位电阻串的第二端，低位电阻网络的第二端接地，该低位电阻网络包括(N-M+2)个并联的一系列电阻器，该系列电阻器的阻值成等比例递增，其中第2个电阻器至第(N-M+2)个电阻器分别串联一开关，共计(N-M+1)个开关，其中(N-M+1)个开关的原始开关码对应一阶数为2(N-M+1)原始电阻序列；
低位解码单元，其包括一线性化转换表，该低位解码单元接收(N-M)位数字码，根据该线性化转换表将(N-M)位数字码转换为一组线性化开关码，以控制低位电阻网络中的(N-M+1)个开关的导通和断开，使该低位电阻网络具有不同的阻值，其中该组线性化开关码对应一阶数为2(N-M)的线性化电阻序列，其中该线性化电阻序列是由该原始电阻序列经线性化而获得的；以及一放大器，用以放大该模拟电压。
2.如权利要求1所述的高分辨率小面积数模转换电路，其特征在于，该单元电阻器的阻值为R，该低位电阻网络中，该系列电阻器的阻值分别：2R，22R，24R...2(N-M+2)R。
3.如权利要求1所述的高分辨率小面积数模转换电路，其特征在于，该高位电阻串的2M个单元电阻器分别组成2m个子电阻串，每个子电阻串包括2M-m个单元电阻器，并分别输出2M-m个电压信号，其中m为大于零的整数。
4.如权利要求3所述的高分辨率小面积数模转换电路，其特征在于，该高位解码单元包括2m个子解码电路以及一主解码电路；各子解码电路以(M-m)位数字码对各子电阻串所输出的电压信号解码，并分别输出一模拟分压，各主解码电路以m位数字码对各模拟分压解码，并输出所述模拟电压。
5.如权利要求1所述的高分辨率小面积数模转换电路，其特征在于，当N为奇数时，M＝((N+1)/2+1)，当N为偶数时，M＝N/2+2。
6.如权利要求1所述的高分辨率小面积数模转换电路，其特征在于，N＝12～24。
说明书 :
技术领域
本发明涉及一种数模转换电路，尤其涉及一种高分辨率小面积数模转换电路。
背景技术
在通用数模转换电路设计中电阻串是一种常用的方式，无论如何随着数模转换位数(即分辨率)增加，电阻串的电阻数目以2N(N是数模转换电路的位数)的比率增加。这不仅将消耗大量的半导体面积，也要求非常小的电流源。因此传统的电阻串仅适应于最高10位的数模转换电路。
为解决这一问题，有一些新型数模转换电路结构被发明，例如两级电阻串和放大器分别为高位和低位的数模转换电路。这种结构的数模转换电路能大幅减少所需的电阻串电阻数到2*2N/2个，也因此能对高分辨率应用获得小的半导体面积。但是由于放大器固有的匹配误差，这种结构有严重的INL/DNL(积分非线性/微分非线性)性能恶化。事实上一个12位的这种结构的数模转换电路只能得到十几LSB(Least Significant bit，最低比特位)的INL/DNL。并且由于这种结构需要两个或更多的放大器，因而实际的半导体面积也会受到限制。
为解决这一问题，有一些新型数模转换电路结构被发明，例如两级电阻串和放大器分别为高位和低位的数模转换电路。这种结构的数模转换电路能大幅减少所需的电阻串电阻数到2*2N/2个，也因此能对高分辨率应用获得小的半导体面积。但是由于放大器固有的匹配误差，这种结构有严重的INL/DNL(积分非线性/微分非线性)性能恶化。事实上一个12位的这种结构的数模转换电路只能得到十几LSB(Least Significant bit，最低比特位)的INL/DNL。并且由于这种结构需要两个或更多的放大器，因而实际的半导体面积也会受到限制。
发明内容
本发明所要解决的技术问题是提供一种高分辨率、小面积的数模转换电路。
本发明为解决上述技术问题而采用的技术方案是提供一种高分辨率小面积数模转换电路，用以输入N(N为大于零的整数)位数字码以获得一模拟电压，其包括：电流源，提供一电流；高位电阻串，其第一端连接于该电流源，该高位电阻串包括依次串联的2M(M为大于零的整数)个单元电阻器，并输出2M个电压信号；高位解码单元，以M位数字码对该高位电阻串所输出的电压信号解码，以输出一模拟电压；低位电阻网络，其第一端连接于该高位电阻串的第二端，低位电阻网络的第二端接地，该低位电阻网络包括(N-M+2)个并联的一系列电阻器，该系列电阻器的阻值成等比例递增，其中第2个电阻至第(N-M+2)个电阻分别串联一开关，共计(N-M+1)个开关；低位解码单元，其接收(N-M)位数字码，根据(N-M)位数字码控制低位电阻网络中的(N-M+1)个开关的导通和断开，使该低位电阻网络具有不同的阻值；以及一放大器，用以放大该模拟电压。
上述的高分辨率小面积数模转换电路中，低位解码单元包括一线性化转换表，该低位解码单元根据该线性化转换表将所述(N-M)位数字码转换为控制所述(N-M+1)个开关的一组线性化开关码。
上述的高分辨率小面积数模转换电路中，(N-M+1)个开关的原始开关码对应一阶数为2(N-M+1)原始电阻序列，而该线性化转换表中，该组线性化开关码对应一阶数为2(N-M)的线性化电阻序列，其中该线性化电阻序列是由该原始电阻序列经线性化而获得的。
上述的高分辨率小面积数模转换电路中，单元电阻器的阻值为R，而在该低位电阻网络中的该系列电阻器的阻值分别：2R，22R，24R...2(N-M+2)R。
上述的高分辨率小面积数模转换电路中，该高位电阻串的2M个单元电阻器分别组成2m个子电阻串，每个子电阻串包括2M-m个单元电阻器，并输出2M-m个电压信号，其中m为大于零的整数。
上述的高分辨率小面积数模转换电路中，该高位解码单元包括2m个子解码电路、以及一主解码电路；各子解码电路以(M-m)位数字码对各子电阻串所输出的电压信号解码，并分别输出一模拟分压，各主解码电路以m位数字码对各模拟分压解码，并输出所述模拟电压。
上述的高分辨率小面积数模转换电路中，当N为奇数时，M＝((N+1)/2+1)，当N为偶数时，M＝N/2+2。
上述的高分辨率小面积数模转换电路中，N＝12～24。
本发明由于采用以上技术方案，使之相比目前现有的数模转换电路结构，具有如下优点：
1、相比传统的电阻串，在相同的分辨率下，本发明需要更少的单元电阻(2Nvs 2M+(2+4+8+...+2(N-M+2)))，因此有更小的半导体面积；并且本发明能够达到更高的分辨率(高于12位)；
2、相比已有的两级电阻串和放大器分别为高位和低位的数模转换电路十几LSB的INL/DNL误差，本发明无疑具有更好的INL/DNL(+/-1LSB)性能。
本发明为解决上述技术问题而采用的技术方案是提供一种高分辨率小面积数模转换电路，用以输入N(N为大于零的整数)位数字码以获得一模拟电压，其包括：电流源，提供一电流；高位电阻串，其第一端连接于该电流源，该高位电阻串包括依次串联的2M(M为大于零的整数)个单元电阻器，并输出2M个电压信号；高位解码单元，以M位数字码对该高位电阻串所输出的电压信号解码，以输出一模拟电压；低位电阻网络，其第一端连接于该高位电阻串的第二端，低位电阻网络的第二端接地，该低位电阻网络包括(N-M+2)个并联的一系列电阻器，该系列电阻器的阻值成等比例递增，其中第2个电阻至第(N-M+2)个电阻分别串联一开关，共计(N-M+1)个开关；低位解码单元，其接收(N-M)位数字码，根据(N-M)位数字码控制低位电阻网络中的(N-M+1)个开关的导通和断开，使该低位电阻网络具有不同的阻值；以及一放大器，用以放大该模拟电压。
上述的高分辨率小面积数模转换电路中，低位解码单元包括一线性化转换表，该低位解码单元根据该线性化转换表将所述(N-M)位数字码转换为控制所述(N-M+1)个开关的一组线性化开关码。
上述的高分辨率小面积数模转换电路中，(N-M+1)个开关的原始开关码对应一阶数为2(N-M+1)原始电阻序列，而该线性化转换表中，该组线性化开关码对应一阶数为2(N-M)的线性化电阻序列，其中该线性化电阻序列是由该原始电阻序列经线性化而获得的。
上述的高分辨率小面积数模转换电路中，单元电阻器的阻值为R，而在该低位电阻网络中的该系列电阻器的阻值分别：2R，22R，24R...2(N-M+2)R。
上述的高分辨率小面积数模转换电路中，该高位电阻串的2M个单元电阻器分别组成2m个子电阻串，每个子电阻串包括2M-m个单元电阻器，并输出2M-m个电压信号，其中m为大于零的整数。
上述的高分辨率小面积数模转换电路中，该高位解码单元包括2m个子解码电路、以及一主解码电路；各子解码电路以(M-m)位数字码对各子电阻串所输出的电压信号解码，并分别输出一模拟分压，各主解码电路以m位数字码对各模拟分压解码，并输出所述模拟电压。
上述的高分辨率小面积数模转换电路中，当N为奇数时，M＝((N+1)/2+1)，当N为偶数时，M＝N/2+2。
上述的高分辨率小面积数模转换电路中，N＝12～24。
本发明由于采用以上技术方案，使之相比目前现有的数模转换电路结构，具有如下优点：
1、相比传统的电阻串，在相同的分辨率下，本发明需要更少的单元电阻(2Nvs 2M+(2+4+8+...+2(N-M+2)))，因此有更小的半导体面积；并且本发明能够达到更高的分辨率(高于12位)；
2、相比已有的两级电阻串和放大器分别为高位和低位的数模转换电路十几LSB的INL/DNL误差，本发明无疑具有更好的INL/DNL(+/-1LSB)性能。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是本发明数模转换电路的整体结构示意图。
图2是图1中高位电阻串及主解码电路一个实施例的结构示意图。
图3是图1中高位电阻串的子电阻串及子解码电路一个实施例的电路示意图。
图4是图1中低位电阻网络一个实施例的电路图。
图5是图1中低位解码单元一个实施例的结构框图。
图6是表示本发明的低位解码单元的线性化转换原理的编码及对应电阻数值列表。
图1是本发明数模转换电路的整体结构示意图。
图2是图1中高位电阻串及主解码电路一个实施例的结构示意图。
图3是图1中高位电阻串的子电阻串及子解码电路一个实施例的电路示意图。
图4是图1中低位电阻网络一个实施例的电路图。
图5是图1中低位解码单元一个实施例的结构框图。
图6是表示本发明的低位解码单元的线性化转换原理的编码及对应电阻数值列表。
具体实施方式
首先请参阅图1所示，本发明的高分辨率小面积数模转换电路100适于构成高分辨率(例如12位以上)的数模转换器，此数模转换电路100包括电流源10、高位电阻串20、高位解码单元30、低位电阻网络40、低位解码单元50及放大器60。电流源10例如是一恒流源，其提供一约为10uA的电流I。高位电阻串20的第一端连接于电流源10，低位电阻网络40的第一端连接于该高位电阻串20的第二端，低位电阻网络的第二端接地(Gnd)。在后面的叙述中，设数模转换器的位数为N，高位电阻串的位数为M，N，M均为大于零的整数。低位电阻网络的位数为(N-M+1)。
高位电阻串20包括依次串联的2M个单元电阻器，其阻值为R，因此从高位电阻串20可输出2M阶的电压信号，亦即，此高位电阻串20具有M位数字分辨率。高位解码单元30连接于高位电阻串20，并以M位高位数字码对高位电阻串20所输出的电压信号解码，以输出一模拟电压Vo，具体地说，以M位高位数字码产生2M种排列，以从高位电阻串20所提供2M阶的电压中选择一个，作为模拟电压Vo。举例来说，N＝15，M＝9，2M＝512，因此高位数字码共计9位。考虑到位数较多，将此高位电阻串的2M个单元电阻器分别组成2m个子电阻串，其中m为大于零的整数。每个子电阻串包括2M-m个单元电阻器，当M＝9时，m可介于3～6之间。在本实施例中，m＝4。
图2是高位电阻串及主解码电路一个实施例的结构示意图。图3是高位电阻串的子电阻串及子解码电路一个实施例的电路示意图。请参阅图2～3所示，高位电阻串20包含24＝16个依次串联的子电阻串21，各子电阻串21与其对应的一子解码电路32(参见图3)配合，可输出模拟分压Vout15～Vout0。这些模拟分压Vout15～Vout0输入至主解码电路31。在主解码电路31中，以m＝4位数字码D14～D11对模拟分压Vout15～Vout0解码，即从中选择一模拟分压作为模拟电压Vout输出。请参阅图3所示，各子电阻串21又分别包含29/4＝32个单元电阻器，自每个单元电阻器的一端引出一电压输入至其对应的一子解码电路32。在子解码电路32中，以(M-m)＝5位数字码D10～D6对电压V31～V0解码，从中选择一电压作为模拟分压Voutn输出。
请回到图1所示，模拟电压Vout输出至放大器60，用以放大此模拟电压Vout。
低位电阻网络40包括(N-M+2)个并联的一系列电阻，该系列电阻器的阻值成等比例递增，其中第2个电阻器至第(N-M+2)个电阻器分别串联一开关，共计(N-M+1)个开关。在一个实施例中，该系列电阻器的阻值分别：2R，22R，24R…2(N-M+2)R。这些开关用以控制各阻值的电阻器是否并联入低位电阻网络中。根据这些开关的变化，低位电阻网络40可产生共2(N-M+1)阶的等效电阻，在此称之为原始电阻序列。如果我们把这2(N-M+1)阶线性化处理成2(N-M)阶，一个等效的2(N-M)阶的阻值在R到2R的电阻序列将被得到，在此称之为线性化电阻序列。低位电阻网络40被作为M位高位数模转换的偏置，这样我们在放大器60的输入端得到一个N＝M+(N-M)位的数模转换电压值。低位解码单元50，将接收(N-M)位数字码，根据(N-M)位数字码控制低位电阻网络中的(N-M+1)个开关的导通和断开，使该低位电阻网络具有不同的阻值。具体地说，该低位解码单元50包括一线性化转换表51，低位解码单元50根据线性化转换表51将(N-M)位数字码转换为控制(N-M+1)个开关的一组线性化开关码。其中若将(N-M+1)个开关的状态视为一组原始开关码，该原始开关码对应上述阶数为2(N-M+1)原始电阻序列，而该线性化转换表中，该组线性化开关码对应上述阶数为2(N-M)的线性化电阻序列。
下面举一实际的例子详细描述上述低位电阻网络40及低位解码单元50的结构及原理。图4是低位电阻网络一个实施例的电路图。图5是图1中低位解码单元一个实施例的结构框图。请参阅图4及图5所示，低位电阻网络40包括(N-M+2)＝15-9+2＝8个并联的一系列电阻器，阻值分别为2R，4R，8R，...，256R。而阻值为4R，8R，...，256R的电阻器分别串联一开关，因此共计(N-M+1)＝7个开关。根据控制这些开关的一组开关码C6～C0的变化，将可产生2(N-M+1)＝128阶电阻序列，图6示出其中的128阶归一化((R～2R)/R)的原始电阻序列R0～R127，分别对应从”0000000”到”1111111”的连续的原始开关码，为简化起见，图6并未列出全部的数值。另外，图6示出介于1～2之间的归一化的理想电阻序列S0～S63，其包含64个等差的线性电阻值，对照此理想电阻序列S0～S63，便可从原始电阻序列R0～R127中选取其中线性化程度最佳的线性化电阻序列L0～L63，它们与相同序号的理想电阻序列S0～S63接近，仅存在一系列微小误差Error。此外，这些线性化电阻序列L0～L63对应至原始开关码”0000000”到”1111111”中的一组编码(64个)，在此称之为线性化开关码。因此，若以一组数字码D5～D0作为输入，经过转换后将可得到一组线性化开关码，作为低位电阻网络40的各开关的控制控制码。
上述数字码D5～D0与线性化开关码的对应关系表称为线性化转换表51，其保存在低位解码单元50中，当接收到数字码D5～D0时，低位解码单元50根据线性化转换表51将6位数字码转换为控制7个开关的一组线性化开关码。
以下参照图6说明低位电阻网络40的INL/DNL误差，图6中一系列误差值Error表示实际获得的线性化阻值L与其理想值S之间的差值，以计算式INL/DNL＝Error*128，可得一系列以LSB为单位的INL/DNL误差，如图6所示，这些误差的绝对值均不超过1LSB，因此在理论上存在线性化处理误差的情况下，低位电阻网络40的INL/DNL误差是+/-1LSB。
本发明并不限定以(N-M+2)个并联电阻来构成低位电阻网络40，当并联电阻的个数增多时，例如在图4中增加一512R电阻，上述线性化处理误差将进一步减小，从而可获得更小的INL/DNL误差。在没有线性处理误差的情况下，采用本发明的数模转换电路理论INL/DNL误差是+/-0.5LSB，实际芯片能达到+/-1LSB。
上述数模转换电路中所采用的单元电阻的个数n以如下公式计算：
n＝2M+(2+4+8+...+2(N-M+2))
以N＝15，M＝9为例，所需的单元电阻为1022个。
此外，考虑到单元电阻数量与INL/DNL误差的平衡，N，M之间较佳地满足以下关系：当N为奇数时，M＝((N+1)/2+1)；当N为偶数时，M＝N/2+2。例如15位数模转换电路中，M＝((15+1)/2+1)＝9。
数模转换电路的位数N还受到以下关系的制约：在实践中，INL/DNL误差仅取决于单元电阻的匹配精度，目前的工艺匹配精度能达到千分之一，这表示低位并联电阻不能超过10个。因此本发明的数模转换电路的位数N较佳地是介于12～24之间。
综上所述，本发明的数模转换电路由于采用了经过线性化处理的低位电阻网络，使其相比目前现有的数模转换电路结构，具有如下优点：
1、相比传统的电阻串，在相同的分辨率下，本发明需要更少的电阻(2N vs 2M+(2+4+8+...+2(N-M+2)))，因此有更小的半导体面积；并且本发明能够达到更高的分辨率(高于12位)；
2、相比已有的两级电阻串和放大器分别为高位和低位的数模转换电路十几LSB的INL/DNL误差，本发明无疑具有更好的INL/DNL(+/-1LSB)性能。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
高位电阻串20包括依次串联的2M个单元电阻器，其阻值为R，因此从高位电阻串20可输出2M阶的电压信号，亦即，此高位电阻串20具有M位数字分辨率。高位解码单元30连接于高位电阻串20，并以M位高位数字码对高位电阻串20所输出的电压信号解码，以输出一模拟电压Vo，具体地说，以M位高位数字码产生2M种排列，以从高位电阻串20所提供2M阶的电压中选择一个，作为模拟电压Vo。举例来说，N＝15，M＝9，2M＝512，因此高位数字码共计9位。考虑到位数较多，将此高位电阻串的2M个单元电阻器分别组成2m个子电阻串，其中m为大于零的整数。每个子电阻串包括2M-m个单元电阻器，当M＝9时，m可介于3～6之间。在本实施例中，m＝4。
图2是高位电阻串及主解码电路一个实施例的结构示意图。图3是高位电阻串的子电阻串及子解码电路一个实施例的电路示意图。请参阅图2～3所示，高位电阻串20包含24＝16个依次串联的子电阻串21，各子电阻串21与其对应的一子解码电路32(参见图3)配合，可输出模拟分压Vout15～Vout0。这些模拟分压Vout15～Vout0输入至主解码电路31。在主解码电路31中，以m＝4位数字码D14～D11对模拟分压Vout15～Vout0解码，即从中选择一模拟分压作为模拟电压Vout输出。请参阅图3所示，各子电阻串21又分别包含29/4＝32个单元电阻器，自每个单元电阻器的一端引出一电压输入至其对应的一子解码电路32。在子解码电路32中，以(M-m)＝5位数字码D10～D6对电压V31～V0解码，从中选择一电压作为模拟分压Voutn输出。
请回到图1所示，模拟电压Vout输出至放大器60，用以放大此模拟电压Vout。
低位电阻网络40包括(N-M+2)个并联的一系列电阻，该系列电阻器的阻值成等比例递增，其中第2个电阻器至第(N-M+2)个电阻器分别串联一开关，共计(N-M+1)个开关。在一个实施例中，该系列电阻器的阻值分别：2R，22R，24R…2(N-M+2)R。这些开关用以控制各阻值的电阻器是否并联入低位电阻网络中。根据这些开关的变化，低位电阻网络40可产生共2(N-M+1)阶的等效电阻，在此称之为原始电阻序列。如果我们把这2(N-M+1)阶线性化处理成2(N-M)阶，一个等效的2(N-M)阶的阻值在R到2R的电阻序列将被得到，在此称之为线性化电阻序列。低位电阻网络40被作为M位高位数模转换的偏置，这样我们在放大器60的输入端得到一个N＝M+(N-M)位的数模转换电压值。低位解码单元50，将接收(N-M)位数字码，根据(N-M)位数字码控制低位电阻网络中的(N-M+1)个开关的导通和断开，使该低位电阻网络具有不同的阻值。具体地说，该低位解码单元50包括一线性化转换表51，低位解码单元50根据线性化转换表51将(N-M)位数字码转换为控制(N-M+1)个开关的一组线性化开关码。其中若将(N-M+1)个开关的状态视为一组原始开关码，该原始开关码对应上述阶数为2(N-M+1)原始电阻序列，而该线性化转换表中，该组线性化开关码对应上述阶数为2(N-M)的线性化电阻序列。
下面举一实际的例子详细描述上述低位电阻网络40及低位解码单元50的结构及原理。图4是低位电阻网络一个实施例的电路图。图5是图1中低位解码单元一个实施例的结构框图。请参阅图4及图5所示，低位电阻网络40包括(N-M+2)＝15-9+2＝8个并联的一系列电阻器，阻值分别为2R，4R，8R，...，256R。而阻值为4R，8R，...，256R的电阻器分别串联一开关，因此共计(N-M+1)＝7个开关。根据控制这些开关的一组开关码C6～C0的变化，将可产生2(N-M+1)＝128阶电阻序列，图6示出其中的128阶归一化((R～2R)/R)的原始电阻序列R0～R127，分别对应从”0000000”到”1111111”的连续的原始开关码，为简化起见，图6并未列出全部的数值。另外，图6示出介于1～2之间的归一化的理想电阻序列S0～S63，其包含64个等差的线性电阻值，对照此理想电阻序列S0～S63，便可从原始电阻序列R0～R127中选取其中线性化程度最佳的线性化电阻序列L0～L63，它们与相同序号的理想电阻序列S0～S63接近，仅存在一系列微小误差Error。此外，这些线性化电阻序列L0～L63对应至原始开关码”0000000”到”1111111”中的一组编码(64个)，在此称之为线性化开关码。因此，若以一组数字码D5～D0作为输入，经过转换后将可得到一组线性化开关码，作为低位电阻网络40的各开关的控制控制码。
上述数字码D5～D0与线性化开关码的对应关系表称为线性化转换表51，其保存在低位解码单元50中，当接收到数字码D5～D0时，低位解码单元50根据线性化转换表51将6位数字码转换为控制7个开关的一组线性化开关码。
以下参照图6说明低位电阻网络40的INL/DNL误差，图6中一系列误差值Error表示实际获得的线性化阻值L与其理想值S之间的差值，以计算式INL/DNL＝Error*128，可得一系列以LSB为单位的INL/DNL误差，如图6所示，这些误差的绝对值均不超过1LSB，因此在理论上存在线性化处理误差的情况下，低位电阻网络40的INL/DNL误差是+/-1LSB。
本发明并不限定以(N-M+2)个并联电阻来构成低位电阻网络40，当并联电阻的个数增多时，例如在图4中增加一512R电阻，上述线性化处理误差将进一步减小，从而可获得更小的INL/DNL误差。在没有线性处理误差的情况下，采用本发明的数模转换电路理论INL/DNL误差是+/-0.5LSB，实际芯片能达到+/-1LSB。
上述数模转换电路中所采用的单元电阻的个数n以如下公式计算：
n＝2M+(2+4+8+...+2(N-M+2))
以N＝15，M＝9为例，所需的单元电阻为1022个。
此外，考虑到单元电阻数量与INL/DNL误差的平衡，N，M之间较佳地满足以下关系：当N为奇数时，M＝((N+1)/2+1)；当N为偶数时，M＝N/2+2。例如15位数模转换电路中，M＝((15+1)/2+1)＝9。
数模转换电路的位数N还受到以下关系的制约：在实践中，INL/DNL误差仅取决于单元电阻的匹配精度，目前的工艺匹配精度能达到千分之一，这表示低位并联电阻不能超过10个。因此本发明的数模转换电路的位数N较佳地是介于12～24之间。
综上所述，本发明的数模转换电路由于采用了经过线性化处理的低位电阻网络，使其相比目前现有的数模转换电路结构，具有如下优点：
1、相比传统的电阻串，在相同的分辨率下，本发明需要更少的电阻(2N vs 2M+(2+4+8+...+2(N-M+2)))，因此有更小的半导体面积；并且本发明能够达到更高的分辨率(高于12位)；
2、相比已有的两级电阻串和放大器分别为高位和低位的数模转换电路十几LSB的INL/DNL误差，本发明无疑具有更好的INL/DNL(+/-1LSB)性能。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。