高性能3DFET结构及其使用择优晶体蚀刻的形成方法转让专利
申请号 : CN200780014681.5
文献号 : CN101427374B
文献日 : 2010-12-15
发明人 : T·W·戴耶 , H·S·杨
申请人 : 国际商业机器公司
摘要 :
本发明涉及高性能三维(3D)场效应晶体管(FET)。具体而言，可以使用具有沿第一组等价晶面中的一个晶面取向的底表面和沿不同的第二组等价晶面取向的多个附加表面的3D半导体结构形成具有沿所述不同的第二组等价晶面取向的载流子沟道的高性能3D FET。更重要地，可以容易地在具有附加3D半导体结构的同一半导体衬底上形成这样的3D半导体结构，所述附加3D半导体结构具有均沿所述第一组等价晶面取向的底表面和多个附加表面。所述附加3D半导体结构可以用于形成附加3D FET，所述附加3D FET与上述3D FET互补并具有沿所述第一组等价晶面取向的载流子沟道。
权利要求 :
1.一种半导体器件，包括具有位于其上的三维半导体结构的衬底，所述三维半导体结构具有直接与所述衬底的上表面接触的底表面和不与所述衬底接触的多个附加表面，其中所述三维半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，并且所述三维半导体结构的所述多个附加表面沿不同的第二组等价晶面取向，其中所述三维半导体结构具有五边形截面。
2.根据权利要求1的半导体器件，其中所述衬底包括具有位于其上的绝缘体层的至少基础半导体衬底层。
3.根据权利要求1的半导体器件，其中所述三维半导体结构包括单晶硅，其中所述第一和第二组等价晶面选自硅的{100}、{110}和{111}面。
4.一种三维场效应晶体管，包括源极区域、漏极区域、沟道区域和栅极叠层，所述源极、漏极和沟道区域位于三维半导体结构中，所述三维半导体结构位于衬底之上并具有底表面和多个附加表面，其中所述三维半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，并且所述三维半导体结构的所述多个附加表面沿不同的第二组等价晶面取向，并且所述栅极叠层位于所述沟道区域之上并沿所述三维半导体结构的所述附加表面限定了所述三维场效应晶体管的载流子沟道，其中所述三维半导体结构具有五边形截面。
5.根据权利要求4的三维场效应晶体管，其中所述三维半导体结构包括单晶硅，其中所述第一和第二组等价晶面选自硅的{100}、{110}和{111}面。
6.一种半导体器件，包括位于衬底之上的第一和第二三维场效应晶体管，并且每一个场效应晶体管均包括源极区域、漏极区域、沟道区域和栅极叠层，所述第一三维场效应晶体管具有第一导电性类型，以及所述第二三维场效应晶体管具有相反的第二导电性类型，其中所述第一三维场效应晶体管的所述源极、漏极和沟道区域位于具有底表面和多个附加表面的第一三维半导体结构中，所述第一三维半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，所述第一三维半导体结构的所述附加表面沿不同的第二组等价晶面取向，并且所述第一三维场效应晶体管的所述栅极叠层位于其所述沟道区域之上并沿所述第一三维半导体结构的所述附加表面的限定了所述第一三维场效应晶体管的载流子沟道，并且其中所述第二三维场效应晶体管的所述源极、漏极和沟道区域位于具有均沿所述第一组等价晶面取向的底表面和多个附加表面的第二三维半导体结构中，并且所述第二三维场效应晶体管的所述栅极叠层位于其所述沟道区域之上并沿所述第二三维半导体结构的所述附加表面限定了所述第二三维场效应晶体管的载流子沟道，其中所述第一三维半导体结构具有五边形截面。
7.根据权利要求6的半导体器件，其中所述第二三维半导体结构具有矩形截面。
8.根据权利要求6的半导体器件，其中所述第一和第二三维半导体结构均包括单晶硅，并且所述第一和第二组等价晶面选自硅的{100}、{110}和{111}面。
9.根据权利要求6的半导体器件，其中所述第一三维场效应晶体管具有p型导电性，以及所述第二三维场效应晶体管具有n型导电性，所述第一和第二三维半导体结构均包括单晶硅，并且所述第一组等价晶面是硅的{100}面，以及其中所述不同的第二组等价晶面是硅的{110}面。
10.根据权利要求6的半导体器件，其中所述第一三维场效应晶体管具有n型导电性，以及所述第二三维场效应晶体管具有p型导电性，所述第一和第二三维半导体结构均包括单晶硅，所述第一组等价晶面是硅的{110}面，并且所述不同的第二组等价晶面是硅的{100}面。
11.一种用于形成半导体器件的方法，包括以下步骤：
形成分层的衬底，所述分层的衬底包括至少基础半导体衬底层、在所述基础半导体衬底层之上的绝缘体层和在所述绝缘体层之上的半导体器件层，其中所述半导体器件层具有沿第一组等价晶面取向的上表面和下表面；
构图所述半导体器件层以形成一个或多个三维前体半导体结构；以及
对所述三维前体半导体结构中的至少一个进行择优晶体蚀刻，其中以比沿不同的第二组等价晶面的速率快的速率沿所述第一组等价晶面蚀刻所述至少一个三维前体半导体结构，由此形成具有底表面和多个附加表面的第一三维半导体结构，其中所述第一三维半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，并且其中所述第一三维半导体结构的所述多个附加表面沿所述不同的第二组等价晶面取向，其中所述第一三维半导体结构具有五边形截面。
12.根据权利要求11的方法，其中通过沿垂直于其上表面的方向蚀刻所述半导体器件层的各向异性蚀刻来构图所述半导体器件层，并且所述一个或多个三维前体半导体结构每一个均具有矩形截面。
13.根据权利要求12的方法，其中使用干法蚀刻步骤进行所述各向异性蚀刻，并且使用湿法蚀刻步骤进行所述择优晶体蚀刻。
14.根据权利要求13的方法，其中在所述干法蚀刻步骤中使用反应离子，并且在所述湿法蚀刻步骤中使用基于氢氧化物的蚀刻溶液。
15.根据权利要求12的方法，其中在所述择优晶体蚀刻之前，通过氢退火来处理所述至少一个三维前体半导体结构。
16.根据权利要求11的方法，其中所述半导体器件层包括单晶硅，并且所述第一和第二组等价晶面选自硅的{100}、{110}和{111}面。
17.根据权利要求11的方法，还包括在所述第一三维半导体结构的至少一部分之上形成栅极叠层，从而形成具有沟道区域以及源极区域和漏极区域的第一三维场效应晶体管，所述沟道区域位于在所述栅极叠层之下的所述第一三维半导体结构中，所述源极区域和漏极区域同样位于所述第一三维半导体结构中但却在所述沟道区域的两侧。
18.根据权利要求11的方法，其中将所述半导体器件层构图为至少两个三维前体半导体结构，在随后的择优晶体蚀刻期间掩蔽一个三维前体半导体结构而暴露另一个三维前体半导体结构，择优蚀刻所述暴露的三维前体半导体结构以形成所述第一三维半导体结构，所述掩蔽的三维前体半导体结构未被蚀刻并由此形成具有均沿所述第一组等价晶面取向的底表面和多个附加表面的第二三维半导体结构。
19.根据权利要求18的方法，其中所述第二三维半导体结构具有矩形截面。
20.根据权利要求18的方法，其中所述第一和第二三维半导体结构均包括单晶硅，并且所述第一和第二组等价晶面选自硅的{100}、{110}和{111}面。
21.根据权利要求18的方法，其中所述第一三维半导体结构形成了具有第一导电性类型并具有沿所述不同的第二组等价晶面取向的载流子沟道的第一三维场效应晶体管，并且所述第二三维半导体结构形成了具有第二导电性类型并具有沿所述第一组等价晶面取向的载流子沟道的第二三维场效应晶体管。
22.根据权利要求21的方法，其中所述第一三维场效应晶体管具有p型导电性并且所述第二三维场效应晶体管具有n型导电性，所述第一和第二三维半导体结构均包括单晶硅，所述第一组等价晶面是硅的{100}面，并且所述不同的第二组等价晶面是硅的{110}面。
23.根据权利要求21的方法，其中所述第一三维场效应晶体管具有n型导电性并且所述第二三维场效应晶体管具有p型导电性，所述第一和第二三维半导体结构均包括单晶硅，所述第一组等价晶面是硅的{110}面，并且所述不同的第二组等价晶面是硅的{100}面。
说明书 :
技术领域
本发明涉及可以在互补金属氧化物半导体(CMOS)电路中使用的半导体器件。更具体而言，本发明涉及位于同一衬底上并具有混合沟道取向的三维(3D)场效应晶体管(FET)，即，这样的3D FET的沟道沿不同的半导体晶面组取向以增强各自的3D FET的载流子迁移率，以及通过择优晶体蚀刻形成这样的3D FET的方法。
背景技术
例如鳍片(fin)FET和三栅极FET的三维半导体器件与常规平面器件相比具有明显的性能优势，该优势包括但不限于：对沟道的更好的栅极控制和更低的固有栅极延迟。
然而，当3D半导体器件的尺度降低时，由于迁移率下降，更难以提高器件的性能。载流子迁移率明显依赖于沟道表面取向。更具体地，当由具有沿硅的{100}晶面取向的沟道表面的单晶硅形成沟道区域时，电子迁移率增强，但是空穴迁移率下降。可选地，当由具有沿硅的{110}晶面取向的沟道表面的单晶硅形成沟道区域时，空穴迁移率增强，但是电子迁移率下降。
由上述内容可以推断，因为沿{110}面的优异的空穴迁移率，这在3Dp-FET中导致了较高的驱动电流，所以{110}硅表面最适合形成3Dp-沟道FET器件(p-FET)。然而，这样的表面完全不适合于形成3Dn-沟道FET器件(n-FET)。相反{100}硅表面适合于形成3Dn-FET器件，因为沿{100}面电子迁移率增强，这在3Dn-FET中导致了较高的驱动电流。
由于上述原因，需要提供位于同一个衬底之上但却具有不同表面取向(即，混合表面取向)的3D半导体器件结构，该结构在各自的3D FET器件中提供了最优的载流子迁移率。
同样还需要提供一种形成集成半导体器件的方法，该器件包括具有混合沟道取向的互补3D FET，即，包括具有沿提供相对较高的电子迁移率的第一组等价晶面取向的沟道的3Dn-FET和具有沿提供相对较高的空穴迁移率的不同的第二组等价晶面取向的沟道的3Dp-FET。
然而，当3D半导体器件的尺度降低时，由于迁移率下降，更难以提高器件的性能。载流子迁移率明显依赖于沟道表面取向。更具体地，当由具有沿硅的{100}晶面取向的沟道表面的单晶硅形成沟道区域时，电子迁移率增强，但是空穴迁移率下降。可选地，当由具有沿硅的{110}晶面取向的沟道表面的单晶硅形成沟道区域时，空穴迁移率增强，但是电子迁移率下降。
由上述内容可以推断，因为沿{110}面的优异的空穴迁移率，这在3Dp-FET中导致了较高的驱动电流，所以{110}硅表面最适合形成3Dp-沟道FET器件(p-FET)。然而，这样的表面完全不适合于形成3Dn-沟道FET器件(n-FET)。相反{100}硅表面适合于形成3Dn-FET器件，因为沿{100}面电子迁移率增强，这在3Dn-FET中导致了较高的驱动电流。
由于上述原因，需要提供位于同一个衬底之上但却具有不同表面取向(即，混合表面取向)的3D半导体器件结构，该结构在各自的3D FET器件中提供了最优的载流子迁移率。
同样还需要提供一种形成集成半导体器件的方法，该器件包括具有混合沟道取向的互补3D FET，即，包括具有沿提供相对较高的电子迁移率的第一组等价晶面取向的沟道的3Dn-FET和具有沿提供相对较高的空穴迁移率的不同的第二组等价晶面取向的沟道的3Dp-FET。
发明内容
一方面，本发明提供了一种半导体器件，所述器件包括具有位于其上的3D半导体结构的衬底。所述3D半导体结构具有与所述衬底的上表面直接接触的底表面和不与所述衬底接触的多个附加表面。所述3D半导体结构的底表面沿第一组等价晶面中的一个晶面取向，而所述3D半导体结构的附加表面沿不同的第二组晶面取向。
这里使用的术语“3D”指一种结构，其具有与其宽度和长度可比较的厚度或高度，即，这种的结构的厚度或高度不小于宽度或长度的10％，任何一个都可以更大。
本发明中使用的术语“等价晶面”指通过米勒指数(Miller Index)限定的等价晶面或面的族，这将在下面更详细的描述。
优选地，所述衬底包括具有位于其上的绝缘体层的至少基础半导体衬底层。本发明的所述3D半导体结构具有三角形、五边形等等的截面。所述3D半导体结构可以包括任何适宜的单晶半导体材料。当所述3D半导体结构包括单晶硅时，第一和第二组等价晶面，优选但不必须，选自硅的{100}、{110}和{111}面。
另一方面，本发明涉及包括源极区域、漏极区域、沟道区域和栅极叠层的3D场效应晶体管(FET)。所述源极、漏极和沟道区域位于3D半导体结构中，所述3D半导体结构位于衬底上并具有底表面和多个附加表面。所述3D半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，而所述3D半导体结构的附加表面沿不同的第二组等价晶面取向。所述栅极叠层位于所述沟道区域之上并由此沿所述3D半导体结构的所述附加表面限定了所述3D FET的载流子沟道。
另一方面，本发明涉及一种半导体器件，所述半导体器件包括位于衬底之上的第一和第二3D FET并且其每一个都包括源极区域、漏极区域、沟道区域和栅极叠层。所述第一3D FET具有第一导电性类型并且所述第二3D FET具有相反的第二导电性类型。所述第一3D FET的所述源极、漏极和沟道区域位于具有底表面和多个附加表面的第一3D半导体结构中。所述第一3D半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，而所述第一3D半导体结构的所述附加表面沿不同的第二组等价晶面取向。另外，所述第一3D FET的所述栅极叠层位于其所述沟道区域之上并由此沿所述第一3D半导体结构的所述附加表面限定了所述第一3D FET的载流子沟道。所述第二3D FET的所述源极、漏极和沟道区域位于具有均沿所述第一组等价晶面取向的底表面和多个附加表面的所述第二3D半导体结构中。另外，所述第二3D FET的所述栅极叠层位于其所述沟道区域之上并由此沿所述第二3D半导体结构的所述附加表面限定了所述第二3D FET的载流子沟道。
所述第一3D半导体结构具有三角形或五边形的截面，并且所述第二3D半导体结构具有矩形截面。另外，当所述第一和第二3D半导体结构均包括单晶硅时，所述第一和第二组等价晶面选自硅的{100}、{110}和{111}面。
在本发明的一个特定的实施例中，所述第一3D FET具有p型导电性，并且所述第二3D FET具有n型导电性。以该方式，当所述第一和第二3D半导体结构两者都包括单晶硅时，优选第一组等价晶面是硅的所述{100}面，并且优选不同的第二组等价晶面是硅的所述{110}面。
在本发明的可选的实施例中，所述第一3D FET具有n型导电性，并且所述第二3D FET具有p型导电性。以该方式，当所述第一和第二3D半导体结构两者都包括单晶硅时，优选第一组等价晶面是硅的所述{110}面，并且优选不同的第二组等价晶面是硅的所述{100}面。
在又一方面中，本发明涉及一种用于形成半导体器件的方法，包括以下步骤：
形成分层的衬底，所述分层的衬底包括至少基础半导体衬底层、在所述基础半导体衬底层之上的绝缘体层和在所述绝缘体层之上的半导体器件层，其中所述半导体器件层具有沿第一组等价晶面取向的上表面和下表面；
构图所述半导体器件层以形成一个或多个3D前体半导体结构；以及
对所述3D前体半导体结构中的至少一个进行择优晶体蚀刻，其中以比沿不同的第二组等价晶面的速率快的速率沿所述第一组等价晶面蚀刻所述至少一个3D前体半导体结构，由此形成具有底表面和多个附加表面的第一3D半导体结构，其中所述第一3D半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，并且其中所述第一3D半导体结构的所述多个附加表面沿所述不同的第二组等价晶面取向。
优选但不必须，通过沿垂直于其上表面的方向蚀刻所述半导体器件层的各向异性蚀刻来构图所述半导体器件层。通过所述各向异性蚀刻形成的一个或多个3D前体半导体结构每一个都具有矩形截面。
可以使用湿法蚀刻技术或干法蚀刻技术或这两者的组合进行所述各向异性蚀刻和所述择优晶体蚀刻。优选但不必须，使用干法蚀刻步骤进行所述各向异性蚀刻，并使用湿法蚀刻步骤进行所述择优晶体蚀刻。更优选地，在所述干法蚀刻步骤中使用反应离子蚀刻，而在所述湿法蚀刻步骤中使用基于氢氧化物的蚀刻溶液。
在本发明的一个特定的实施例中，通过所述择优晶体蚀刻形成的第一3D半导体结构具有三角形截面。在本发明的可选的实施例中，在所述择优晶体蚀刻之前，通过氢气退火来处理所述至少一个3D前体半导体结构，并且其中相应地通过所述择优晶体蚀刻形成的所述第一3D半导体结构具有五边形截面。
上述第一3D FET可以用于形成第一3D FET。具体而言，可以在所述第一3D半导体结构的至少一部分之上形成栅极叠层，由此限定所述第一3D FET的沟道区域，所述沟道区域位于所述栅极叠层之下，所述源极区域和漏极区域同样位于所述第一3D半导体结构中但却在所述沟道区域的两侧。
在本发明的特定的优选实施例中，使用上文中描述的方法以形成具有混合表面取向的至少两个3D半导体结构。具体而言，将所述半导体器件层构图为至少两个3D前体半导体结构，在随后的择优晶体蚀刻期间掩蔽一个3D前体半导体结构而暴露另一个3D前体半导体结构。择优蚀刻所述暴露的3D前体半导体结构以形成所述第一3D半导体结构，而所述掩蔽的3D前体半导体没有被蚀刻并由此形成具有均沿所述第一组等价晶面取向的底表面和多个附加表面的第二3D半导体结构。以该方式，所述第一3D半导体结构可以用于形成第一3D FET，所述第一3D FET具有第一导电性类型并具有沿所述不同的第二组等价晶面取向的载流子沟道，并且其中所述第二3D半导体结构可以用于形成第二3D FET，所述第二3D FET具有第二导电性类型并具有沿所述第一组等价晶面取向的载流子沟道。
通过下列公开和所附权利要求，本发明的其它方面、特征和优点将更加显而易见。
这里使用的术语“3D”指一种结构，其具有与其宽度和长度可比较的厚度或高度，即，这种的结构的厚度或高度不小于宽度或长度的10％，任何一个都可以更大。
本发明中使用的术语“等价晶面”指通过米勒指数(Miller Index)限定的等价晶面或面的族，这将在下面更详细的描述。
优选地，所述衬底包括具有位于其上的绝缘体层的至少基础半导体衬底层。本发明的所述3D半导体结构具有三角形、五边形等等的截面。所述3D半导体结构可以包括任何适宜的单晶半导体材料。当所述3D半导体结构包括单晶硅时，第一和第二组等价晶面，优选但不必须，选自硅的{100}、{110}和{111}面。
另一方面，本发明涉及包括源极区域、漏极区域、沟道区域和栅极叠层的3D场效应晶体管(FET)。所述源极、漏极和沟道区域位于3D半导体结构中，所述3D半导体结构位于衬底上并具有底表面和多个附加表面。所述3D半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，而所述3D半导体结构的附加表面沿不同的第二组等价晶面取向。所述栅极叠层位于所述沟道区域之上并由此沿所述3D半导体结构的所述附加表面限定了所述3D FET的载流子沟道。
另一方面，本发明涉及一种半导体器件，所述半导体器件包括位于衬底之上的第一和第二3D FET并且其每一个都包括源极区域、漏极区域、沟道区域和栅极叠层。所述第一3D FET具有第一导电性类型并且所述第二3D FET具有相反的第二导电性类型。所述第一3D FET的所述源极、漏极和沟道区域位于具有底表面和多个附加表面的第一3D半导体结构中。所述第一3D半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，而所述第一3D半导体结构的所述附加表面沿不同的第二组等价晶面取向。另外，所述第一3D FET的所述栅极叠层位于其所述沟道区域之上并由此沿所述第一3D半导体结构的所述附加表面限定了所述第一3D FET的载流子沟道。所述第二3D FET的所述源极、漏极和沟道区域位于具有均沿所述第一组等价晶面取向的底表面和多个附加表面的所述第二3D半导体结构中。另外，所述第二3D FET的所述栅极叠层位于其所述沟道区域之上并由此沿所述第二3D半导体结构的所述附加表面限定了所述第二3D FET的载流子沟道。
所述第一3D半导体结构具有三角形或五边形的截面，并且所述第二3D半导体结构具有矩形截面。另外，当所述第一和第二3D半导体结构均包括单晶硅时，所述第一和第二组等价晶面选自硅的{100}、{110}和{111}面。
在本发明的一个特定的实施例中，所述第一3D FET具有p型导电性，并且所述第二3D FET具有n型导电性。以该方式，当所述第一和第二3D半导体结构两者都包括单晶硅时，优选第一组等价晶面是硅的所述{100}面，并且优选不同的第二组等价晶面是硅的所述{110}面。
在本发明的可选的实施例中，所述第一3D FET具有n型导电性，并且所述第二3D FET具有p型导电性。以该方式，当所述第一和第二3D半导体结构两者都包括单晶硅时，优选第一组等价晶面是硅的所述{110}面，并且优选不同的第二组等价晶面是硅的所述{100}面。
在又一方面中，本发明涉及一种用于形成半导体器件的方法，包括以下步骤：
形成分层的衬底，所述分层的衬底包括至少基础半导体衬底层、在所述基础半导体衬底层之上的绝缘体层和在所述绝缘体层之上的半导体器件层，其中所述半导体器件层具有沿第一组等价晶面取向的上表面和下表面；
构图所述半导体器件层以形成一个或多个3D前体半导体结构；以及
对所述3D前体半导体结构中的至少一个进行择优晶体蚀刻，其中以比沿不同的第二组等价晶面的速率快的速率沿所述第一组等价晶面蚀刻所述至少一个3D前体半导体结构，由此形成具有底表面和多个附加表面的第一3D半导体结构，其中所述第一3D半导体结构的所述底表面沿第一组等价晶面中的一个晶面取向，并且其中所述第一3D半导体结构的所述多个附加表面沿所述不同的第二组等价晶面取向。
优选但不必须，通过沿垂直于其上表面的方向蚀刻所述半导体器件层的各向异性蚀刻来构图所述半导体器件层。通过所述各向异性蚀刻形成的一个或多个3D前体半导体结构每一个都具有矩形截面。
可以使用湿法蚀刻技术或干法蚀刻技术或这两者的组合进行所述各向异性蚀刻和所述择优晶体蚀刻。优选但不必须，使用干法蚀刻步骤进行所述各向异性蚀刻，并使用湿法蚀刻步骤进行所述择优晶体蚀刻。更优选地，在所述干法蚀刻步骤中使用反应离子蚀刻，而在所述湿法蚀刻步骤中使用基于氢氧化物的蚀刻溶液。
在本发明的一个特定的实施例中，通过所述择优晶体蚀刻形成的第一3D半导体结构具有三角形截面。在本发明的可选的实施例中，在所述择优晶体蚀刻之前，通过氢气退火来处理所述至少一个3D前体半导体结构，并且其中相应地通过所述择优晶体蚀刻形成的所述第一3D半导体结构具有五边形截面。
上述第一3D FET可以用于形成第一3D FET。具体而言，可以在所述第一3D半导体结构的至少一部分之上形成栅极叠层，由此限定所述第一3D FET的沟道区域，所述沟道区域位于所述栅极叠层之下，所述源极区域和漏极区域同样位于所述第一3D半导体结构中但却在所述沟道区域的两侧。
在本发明的特定的优选实施例中，使用上文中描述的方法以形成具有混合表面取向的至少两个3D半导体结构。具体而言，将所述半导体器件层构图为至少两个3D前体半导体结构，在随后的择优晶体蚀刻期间掩蔽一个3D前体半导体结构而暴露另一个3D前体半导体结构。择优蚀刻所述暴露的3D前体半导体结构以形成所述第一3D半导体结构，而所述掩蔽的3D前体半导体没有被蚀刻并由此形成具有均沿所述第一组等价晶面取向的底表面和多个附加表面的第二3D半导体结构。以该方式，所述第一3D半导体结构可以用于形成第一3D FET，所述第一3D FET具有第一导电性类型并具有沿所述不同的第二组等价晶面取向的载流子沟道，并且其中所述第二3D半导体结构可以用于形成第二3D FET，所述第二3D FET具有第二导电性类型并具有沿所述第一组等价晶面取向的载流子沟道。
通过下列公开和所附权利要求，本发明的其它方面、特征和优点将更加显而易见。
附图说明
图1示出了具有具体用箭头所表示的特定晶向的硅晶体晶胞；
图2示出了在硅晶体晶胞中确定的特定晶面；
图3示出了根据本发明的一个实施例的通过具有三角形截面的3D半导体结构形成的3D FET器件2的截面图；
图4示出了根据本发明的一个实施例的通过具有五边形截面的3D半导体结构形成的3D FET器件4的截面图；
图5-9B示例了根据本发明的一个实施例的用于制造图3的3D FET的示例性处理步骤；
图10示出了根据本发明的一个实施例的包括图3的3D FET2和附加的3D FET6的CMOS结构的截面图，该附加的3D FET6与3D FET2位于同一衬底上但却具有不同的沟道取向；
图11-15示例了根据本发明的一个实施例的用于制造图4的3D FET2的示例性处理步骤；以及
图16是包括图4的3D FET4和附加的3D FET的互补半导体器件的截面图，该附加的3D FET与3D FET4位于同一衬底上但却具有不同的沟道取向。
图2示出了在硅晶体晶胞中确定的特定晶面；
图3示出了根据本发明的一个实施例的通过具有三角形截面的3D半导体结构形成的3D FET器件2的截面图；
图4示出了根据本发明的一个实施例的通过具有五边形截面的3D半导体结构形成的3D FET器件4的截面图；
图5-9B示例了根据本发明的一个实施例的用于制造图3的3D FET的示例性处理步骤；
图10示出了根据本发明的一个实施例的包括图3的3D FET2和附加的3D FET6的CMOS结构的截面图，该附加的3D FET6与3D FET2位于同一衬底上但却具有不同的沟道取向；
图11-15示例了根据本发明的一个实施例的用于制造图4的3D FET2的示例性处理步骤；以及
图16是包括图4的3D FET4和附加的3D FET的互补半导体器件的截面图，该附加的3D FET与3D FET4位于同一衬底上但却具有不同的沟道取向。
具体实施方式
在下面的描述中，阐明了大量的特定的细节，例如特定的结构、部件、材料、尺寸、处理步骤和技术，以提供对本发明的完全理解。然而，本领域的技术人员应该认识到，本发明可以在没有这些细节的情况下实施。在另一个实例中，为了避免模糊本发明，没有详细地描述公知的结构或处理步骤。
应该明白，当将例如层，区域或衬底的元件描述为“在另一元件上”或“在另一元件之上”时，其可以直接在其它元件上或者还可以存在中间元件。相反，当将元件称为“直接在另一元件上”或“直接在另一元件之上”时，则不存在中间元件。还应该理解，当将元件称为“在另一元件下”或“在另一元件之下”时，其可以直接在其它元件下或之下，或者可以存在中间元件。相反，当将元件称为“直接在另一元件下”或“直接在另一元件之下”时，则不存在中间元件。
本发明提供了可以在同一衬底上形成的具有混合表面取向的3D半导体结构，即，该3D半导体结构具有沿不同半导体晶面组取向的表面并且由此能够用于形成具有混合沟道取向的互补3D FET器件。
在单晶半导体材料中，可以通过称为米勒指数的数学表示来描述单晶材料的晶胞中的所有晶向和晶面。更具体而言，米勒指数中的符号[hkl]限定了晶向或取向。图1示出了为立方晶胞的单晶硅晶胞。通过立方晶胞中的箭头具体指示例如[001]、[100]、[010]、[110]和[111]的特定晶向。另外，通过米勒指数中的符号(hkl)限定单晶硅晶胞的晶面或面，该符号指示垂直于[hkl]方向的特定的晶面或面。图2示例性地示出了单晶硅晶胞的分别垂直于[100]、[110]和[111]方向的晶面(100)、(110)和(111)。
另外，因为晶胞在半导体晶体中是周期性的，所以存在等价晶向和面的族或组。因此，米勒指数中的符号限定了等价晶向或取向的族或组。例如，<100>方向包括等价晶向[100]、[010]和[001]；<110>方向包括等价晶向[110]、[011]、[101]、[-1-10]、[0-1-1]、[-10-1]、[-110]、[0-11]、[-101]、[1-10]、[01-1]和[10-1]；<111>方向包括等价晶向[111]、[-111]、[1-11]和[11-1]。类似地，符号{hkl}限定分别垂直于方向的等价晶面或面的族或组。例如{100}面包括分别垂直于<100>方向的等价晶面组。
本发明的3D半导体结构可以包括任何的单晶半导体材料，包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或II-VI族化合物半导体。在本发明的优选但非必须的实施例中，3D半导体结构包括单晶硅。一些3D半导体结构的表面沿选自硅的{100}、{110}或{111}面的第一组等价晶面取向，而其它表面沿选自{100}、{110}或{111}面的不同的第二组等价晶面取向。以该方式，具有混合表面取向的3D半导体结构可以用于制造这样的CMOS电路，该CMOS电路包括具有沿第一组等价晶面取向的沟道的n-FET和具有沿不同的第二组等价晶面取向的沟道的p-FET。因此，可以优化在n-FET和p-FET两者中的载流子迁移率。
在本发明的3D半导体结构中还可以提供表面取向的任何其它适宜的组合。例如，还可以以任何的适宜的组合来使用例如单晶硅的{211}、{311}、{511}和{711}面的其它适宜的晶面，以限定本发明的3D半导体结构的表面取向。此外，具有非立方晶胞的其它单晶半导体衬底材料，例如具有六方晶胞的单晶氮化镓，同样可以用于制造本发明的3D半导体结构，只要这样的其它单晶半导体材料包含具有不同载流子迁移率值的不同的晶面组。
图3具体示出了根据本发明的一个具体实施例的3D FET器件2的截面图，该器件位于衬底上并具有包含在3D半导体结构20中的源极、漏极和沟道区域(未示出)，该3D半导体结构20具有三角形截面。
3D半导体结构20直接位于包括基础半导体衬底层12和绝缘体层14的衬底之上。
基础半导体衬底层12可以包括任何适宜的半导体材料，该材料包括但不限于：单晶或多晶形式的Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或II-VI化合物半导体。基础半导体衬底层12还包括有机半导体或分层半导体，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。优选地，基础半导体衬底层12包括包含硅的半导体材料，即，包括硅的半导体材料。更优选地，基础半导体衬底层12由本征体单晶硅构成。可选地，基础半导体衬底层12可以包括一个或多个掩埋绝缘体层(未示出)。基础半导体衬底层12可以是掺杂的，未掺杂的或者在其中包含掺杂和未掺杂的区域(未示出)。
绝缘体层14包括任何适宜的绝缘材料，并且其典型地包括晶相或非晶相的氧化物、氮化物或氧氮化物。典型地，绝缘体层14的物理厚度范围从约10nm到约400nm，更优选从约20nm到约200nm。
3D半导体结构20可以包括任何单晶半导体材料，该材料包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或II-VI化合物半导体。优选地，3D半导体结构20由包含硅的半导体材料，即包括硅的半导体材料，构成。更优选地，3D半导体结构20基本上包括单晶硅。
3D半导体结构20包括与绝缘体层14的上表面直接接触的底表面20A，并且它还包括不与绝缘体层14接触的多个附加的表面20B。3D半导体结构20的底表面20A沿第一组等价晶面中的一个晶面取向，并且附加的表面20B沿不同的第二组等价晶面取向。
在通过图3示例的具体实施例中，3D半导体结构20包括单晶硅，3D半导体结构20的底表面20A沿硅的{100}表面中的一个表面取向(通过图3的上方右侧拐角处的箭头标出)，并且附加表面20B沿硅的{110}表面取向(从{100}表面偏移45°角)。可选地，3D半导体结构20的底表面20A可以沿硅的{110}表面中的一个表面取向，而附加表面20B沿硅的{100}表面取向。另外，3D半导体结构20的底表面20A可以沿硅的{111}表面中的一个表面取向，而附加表面20B沿硅的{100}或{110}表面取向，反之亦然。如上文所述，可以提供表面取向的任何其它的适宜的组合用于3D半导体结构20的底表面20A和附加表面20B。
包括栅极介质24和栅极导体26的栅极叠层位于3D半导体结构20的一部分上。从而，栅极叠层在3D半导体结构20中限定了FET沟道区域(未示出)。具体而言，FET沟道区域直接位于栅极叠层下并且在同样位于3D半导体结构20中的源极区域(未示出)与漏极区域(未示出)之间。
栅极介质24可以包括任何适宜的绝缘材料，包括但不限于：氧化物、氮化物、氧氮化物和/或硅酸盐(包括金属硅酸盐和氮化的金属硅酸盐(nitrided metal silicates))。在一个实施例中，优选栅极介质24包括高k氧化物，例如，SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3及其混合。栅极介质24的物理厚度可以变化，但是典型地，栅极介质层24具有从约0.5到约10nm的厚度，更典型地具有从约1到约5nm的厚度。
栅极导体26可以包括任何适宜的导电材料，例如金属、金属合金、金属硅化物、金属氮化物和掺杂的含硅的半导体材料(例如多晶硅，SiGe等)，并且其可以具有从约50nm到约150nm的厚度，更典型地从约80nm到约120nm。
以该方式，形成了完整的3D FET器件结构2，并且这样的3D FET2的载流子沟道位于直接在栅极叠层下的3D半导体结构20的沟道区域(未示出)中。更具体而言，载流子沟道位于3D半导体结构20的附加表面20B上并且由此沿硅的{110}晶面取向，如图3所示。这样的沟道取向尤为适合于增强空穴迁移率，并且因此可以使用p型源极/漏极掺杂剂种(species)注入3D FET器件结构2以形成高性能3D p-FET结构。
还可以提供一个或多个隔离区域(未示出)以隔离邻近的器件区域与p-FET器件区域。隔离区域可以是沟槽隔离区域(未示出)或场氧化物隔离区域。利用本领域的技术人员公知的常规沟槽隔离方法形成沟槽隔离区域。例如，可以使用光刻、蚀刻以及用沟槽介质填充沟槽来形成沟槽隔离区域。可选地，在沟槽填充之前，在沟槽中形成衬里，在沟槽填充之后，进行致密化步骤，并且在沟槽填充之后进行平坦化方法。可以利用硅的所谓的局域氧化的方法形成场氧化物。
图4示出了根据本发明的另一特定实施例形成的另一3D FET器件4的截面图，该实施例类似于图3示例的实施例但却略有不同。具体而言，3D FET器件4具有源极、漏极和沟道区域(未示出)，该源极、漏极和沟道区域均被包括在具有五边形(而不是三角形)截面的3D半导体结构20’中。
3D半导体结构20’同样包括与绝缘体层14的上表面直接接触的底表面20A’，并且其还包括不与绝缘体层14接触的多个附加表面20B’。3D半导体结构20’的底表面20A’沿第一组等价晶面中的一个晶面取向并且附加表面20B’沿不同的第二组等价晶面取向。在通过图4示例的特定实施例中，3D半导体结构20’包括单晶硅，3D半导体结构20’的底表面20A’沿硅的{100}表面中的一个表面取向(通过图4的上方右侧拐角处的箭头标出)，并且附加表面20B’沿硅的{110}表面取向(从{100}表面偏移45°角)。另外，如上文所述，可以容易地理解，可以提供表面取向的任何其它适宜的组合用于3D半导体结构20’的底表面20A’和附加表面20B’。
包括栅极介质24和栅极导体26的栅极叠层位于图4中的3D半导体结构20’的一部分上。从而，栅极叠层在3D半导体结构20’中限定了FET沟道区域(未示出)。具体而言，FET沟道区域直接位于栅极叠层下并且在同样位于3D半导体结构20’中的源极区域(未示出)与漏极区域(未示出)之间。以该方式，形成了完整的3D FET器件结构4，并且这样的3DFET4的载流子沟道位于直接在栅极叠层下的3D半导体结构20’的沟道区域(未示出)中。更具体而言，载流子沟道位于3D半导体结构20’的附加表面20B’上并且由此沿硅的{110}晶面取向，如图4所示。相应地，可以使用p型源极/漏极掺杂剂种容易地注入3D FET器件结构4以形成高性能3Dp-FET结构。
注意，虽然图3-4根据本发明的特定实施例示例性地证明了示例性的3D FET器件结构，但是很明显，本领域的技术人员可以容易地修改这样的器件结构以适应特定的应用要求，与上述描述一致。例如，虽然最初通过图3-4示例了单晶硅的{110}和{100}晶面，用于限定3D半导体结构20和20’的表面取向，但同样可以以任何适宜的组合来使用其它适宜的晶面用于限定3D半导体结构20和20’的表面取向。另外，虽然图3-4示出了3D半导体结构20和20’具有特定的截面形状，即三角形和五边形，应该理解，在本发明中可以容易地使用具有其它截面形状的3D半导体结构，只要这样的3D半导体结构的每一个都具有与衬底接触的底表面和不与衬底接触的多个附加表面并且只要这样的3D半导体结构的底表面和附加表面沿着不同组的等价晶面对准。本领域的技术人员可以容易地修改在图3-4中示出的器件结构以适应其它衬底结构、晶体取向或半导体材料，同时与本发明的精神和主旨一致。
如上文描述的，可以通过择优晶体蚀刻步骤容易地形成本发明的3D半导体结构。
具体地，下文通过图5-9B示例了用于制造图3的3D FET器件2的示范性处理步骤。首先提供半导体衬底10，其优选包括基础半导体衬底12、绝缘体层14和半导体器件层16。半导体器件层16可以包括任何单晶半导体材料，该材料包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或II-VI化合物半导体，并且其可以具有沿特定等价晶面组的中一个晶面取向的上和下表面16A和16B，该晶面组包括但不限于：硅的{100}、{110}和{111}面。在图5中示出的特定的实施例中，半导体器件层16包括单晶硅并具有沿硅的{100}面取向的上和下表面16A和16B(通过图5的上方右侧拐角处的箭头标出)。
然后，构图半导体器件层16以形成至少一个3D前体半导体结构18，其具有矩形截面具有都沿硅的{100}面取向的底表面18A和多个附加表面18B，如图6所示。优选地，通过沿垂至于衬底表面(即，直对衬底)的方向蚀刻半导体器件层16的各向异性蚀刻方法形成3D前体半导体结构18。
随后，进行择优晶体蚀刻以将3D前体半导体结构18转变为3D半导体结构20，该结构20具有三角形截面，具有底表面20A和多个附加表面20B，如图7中所示。具体地，3D半导体结构20的底表面20A沿硅的{100}面中的一个面取向，但附加表面20B沿硅的{110}面取向并与硅的{100}表面偏移了45°角。
这里使用的术语“择优晶体蚀刻”指一种蚀刻方法，该方法沿所有方向蚀刻单晶半导体结构，但是沿第一组等价晶面的速率比沿不同的第二组等价晶面的速率快。在图7示出的特定实施例中，择优晶体蚀刻步骤沿所有的方向蚀刻3D前体半导体结构18，但是沿{100}面的速率比沿{110}面的速率快，并由此终止在{110}面上。
如上文描述的，可以通过本领域公知的任何适宜的干法和/或湿法蚀刻技术进行各向异性和择优晶体蚀刻方法。
优选但不必须，通过例如反应离子蚀刻、溅射蚀刻、气相蚀刻、离子束蚀刻、等离子体蚀刻和激光烧蚀的一种或多种干法蚀刻方法进行半导体衬底的各向异性蚀刻。干法蚀刻方法是定向的，但是它们几乎对不同的晶面或方向没有选择性，即，它们沿所有方向以几乎相等的速率蚀刻半导体衬底。在本发明的特别优选的实施例中，使用反应离子蚀刻(RIE)方法进行干法蚀刻。
优选通过一种或多种使用例如基于氢氧化物的蚀刻溶液、基于乙二胺邻苯二酚(EDP)的蚀刻溶液等的蚀刻溶液的湿法蚀刻方法进行半导体结构的择优晶体蚀刻。典型地，这些湿法蚀刻方法沿所有的方向蚀刻半导体衬底，但是具有择优晶体选择性，即，沿不同的晶面或取向具有显著不同的蚀刻速率(这里称为“择优晶体蚀刻”)。因此，通过择优晶体蚀刻方法形成的蚀刻图形沿着蚀刻快的晶面行进并且最终通过蚀刻慢的晶面终止。
例如，包括约23.4％KOH、13.3％异丙醇(IPA)和63.3％水的蚀刻溶液，当加热到约80℃时，沿{100}面以约1.0μm/分的蚀刻速率蚀刻单晶硅，但是沿{110}面的蚀刻速率约为0.06μm/分。换句话说，该蚀刻溶液蚀刻{100}面的速率是蚀刻{110}面的约17倍。因此，这样的蚀刻溶液可以用来蚀刻硅衬底以形成终止在{110}面的凹陷。
相反，包括约44％KOH和56％水的蚀刻溶液，当加热到约120℃时，以沿{110}面约11.7μm/分，沿{100}面约5.8μm/分，沿{111}面约0.02μm/分的蚀刻速率蚀刻单晶硅。换句话说，该蚀刻溶液蚀刻{110}面和{100}面明显比{111}面快(分别大于550倍和250倍)。因此，这样的蚀刻溶液可以用来蚀刻硅衬底以形成在{111}面终止的凹陷。
注意，虽然典型地使用干法蚀刻用于各向异性蚀刻，例如RIE的特定的干法蚀刻技术还可以用于择优晶体蚀刻。在RIE中，将衬底放入其中引入了几种气体的反应器。使用射频(RF)功率源在混合气体中产生等离子体，将气体分子激发成离子。离子向被蚀刻的材料表面加速并与被蚀刻的材料表面反应，形成另外的气体材料。这称为反应离子蚀刻的化学部分，其是晶体性的，即具有沿不同的晶面或方向的晶体选择性。RIE同样具有物理方面：如果离子具有足够高的能量，离子可以将原子从被蚀刻的材料轰出而不发生化学反应。RIE的物理蚀刻方面具有高各向异性，但却没有择优结晶选择性。因此，RIE是包括化学和物理蚀刻的复杂方法。通过细心地调试化学以及RIE的化学方面与物理方面的平衡，可以使用该方法获得各向异性或择优晶体蚀刻结果。类似地，虽然湿法蚀刻典型地用于择优晶体蚀刻，但还可以使用特定的湿法蚀刻化学以获得各向异性蚀刻结果。
因此，本发明不限于使用干法蚀刻用于各向异性蚀刻方法和使用湿法蚀刻用于择优晶体蚀刻方法，而是包括可用于获得上述希望的各向异性和择优晶体结果的所有适宜的蚀刻方法和技术。
然后，在3D半导体结构20上形成栅极介质24和栅极导体26，如图8和9A所示。从而，形成完整的3D FET器件2，如图9B所示。具体地，位于3D半导体结构20的一部分上的栅极导体26为3D FET2限定了沟道区域C。源极和漏极区域S和D同样位于3D半导体结构20中，但是位于沟道区域C的两侧并且在栅极导体26的外部，如图9B所示。
以该方式，3D FET器件2的载流子沟道位于沟道区域C中并且沿着3D半导体结构20的附加表面20B延伸，该表面分别沿增强空穴迁移率的硅的{110}面取向。从而，可以容易的使用p型注入掺杂3D FET器件2的源极和漏极区域S和D以形成具有{110}沟道取向的高性能3D p-FET。
虽然图5-7的上述处理步骤示出了通过择优晶体蚀刻最初具有{100}表面的半导体结构来形成{110}表面，但容易理解，相似的方法步骤可以用于通过择优晶体蚀刻最初具有{110}表面的半导体结构来形成{100}表面。具体而言，最初的半导体器件层16可以具有沿硅的{110}面取向的上和下表面，使用蚀刻{110}面的速率比{100}面的快并由此在{100}面终止的择优晶体蚀刻步骤来形成3D半导体结构，该3D半导体结构具有沿{110}面中的一个面取向的底表面和沿{100}面取向的附加表面。这样的3D半导体结构可以用于形成具有{100}沟道取向的高性能3D n-FET(未示出)。
图10示出了根据本发明的一个实施例的包括图3的3D FET2和与3DFET2位于同一衬底上但确具有不同沟道取向的附加3D FET6的CMOS结构的截面图。
具体而言，附加3D的FET6具有位于3D半导体结构40中的源极、漏极和沟道区域(未示出)，该3D半导体结构40具有均沿硅的{100}面取向的底表面40A和多个附加表面40B。包括栅极介质44和栅极导体46的栅极叠层位于图10中的3D半导体结构40的一部分上。从而，该栅极叠层在3D半导体结构40中限定了FET沟道区域(未示出)。更具体而言，FET沟道区域直接位于栅极叠层下并在同样位于3D半导体结构40中的源极区域(未示出)与漏极区域(未示出)之间。以该方式，形成了完整的3D FET器件结构6，并且这样的3D FET6的载流子沟道位于直接在栅极叠层下的3D半导体结构40的沟道区域(未示出)中。更具体而言，载流子沟道位于3D半导体结构40的附加表面40B上并由此沿硅的{100}晶面取向，如图10所示。
相应地，可以容易地使用n型源极/漏极掺杂剂种注入3D FET器件结构6以形成高性能3D n-FET结构，该结构与通过3D FET器件结构2形成的高性能3D p-FET结构互补。
可以通过将图5的半导体器件层16构图为至少两个前体3D半导体结构18以容易地形成图10中示出的3D半导体结构20和40，其中两个前体3D半导体结构18中的一个用于通过择优晶体蚀刻形成3D半导体结构20，而在择优晶体蚀刻期间掩蔽另一个并由此形成3D半导体结构40。
以该方式，首先在同一衬底之上形成具有不同表面取向的两个3D半导体结构20和40，然后使用两个3D半导体结构20和40形成具有不同沟道取向的互补FET器件。
图11-15示例了用于形成图4的可选的3D FET器件结构4的示例性处理步骤。首先形成至少一个具有矩形截面的3D前体半导体结构18，该结构18具有均沿硅的{100}面取向的底表面18A和多个附加表面18B，如图11所示。优选地，通过各向异性蚀刻方法形成3D前体半导体结构18，如上文描述的。
接下来，进行氢退火步骤以将矩形截面3D前体半导体结构18转变为具有部分圆形截面的3D半导体结构18’，如图12所示。优选地，在氢气环境中在约1000℃到约1200℃，更优选约1050℃到约1150℃的温度范围内进行氢退火步骤。在氢退火期间，3D前体半导体结构18的表面原子迁移以形成具有最低自由能的新结构，即具有圆形拐角而不是尖锐拐角的新的3D前体半导体结构18’。
然后，进行择优晶体蚀刻以将圆形截面3D半导体结构18’转变为3D半导体结构20’，该半导体结构20’具有五边形截面，具有底表面20A’和多个附加表面20B’，如图13中所示。具体而言，3D半导体结构20’的底表面20A’沿硅的{100}面中的一个面取向，而附加表面20B’沿硅的{110}面取向并且与硅的{100}面偏移了45°角。
然后，在3D半导体结构20’上形成栅极介质24和栅极导体26，如图14和15所示。从而，形成完整的3D FET器件4，如图15所示。具体而言，位于3D半导体结构20’的一部分上的栅极导体26为3D FET4限定了沟道区域C。源极和漏极区域S和D同样位于3D半导体结构20’中，但却位于沟道区域C的两侧并在栅极导体26的外部，如图15所示。
以该方式，3D FET器件4的载流子沟道位于沟道区域C中并沿着3D半导体结构20’的附加表面20B’延伸，该表面分别沿增强空穴迁移率的硅的{110}面取向。因此，可以容易的使用p型注入来掺杂3D FET器件4的源极和漏极区域S和D以形成具有{110}沟道取向的高性能3D p-FET4。
图16示出了根据本发明的一个实施例的包括图4的3D FET4和与3DFET4位于同一衬底上但却具有不同沟道取向的附加3D FET6的CMOS结构的截面图。
如上所述，附加3D FET6具有位于3D半导体结构40中的源极、漏极和沟道区域(未示出)，该半导体结构40具有均沿硅的{100}面取向的底表面40A和多个附加表面40B。包括栅极介质44和栅极导体46的栅极叠层位于3D半导体结构40的一部分之上，并且因此，该栅极叠层在3D半导体结构40中描绘出了FET沟道区域(未示出)。具体而言，FET沟道区域直接位于栅极叠层下并在同样位于3D半导体结构40中的源极区域(未示出)与漏极区域(未示出)之间。以该方式，就形成了完整的3D FET器件结构6，该器件结构的载流子沟道位于3D半导体结构40的附加表面40B上并沿硅的{100}晶面取向，如图16所示。
相应地，可以容易地使用n型源极/漏极掺杂剂种注入3D FET器件结构6以形成高性能3D n-FET结构，该结构与通过3D FET器件结构4形成的高性能3D p-FET结构互补。
可以通过将图5的半导体器件层16构图为至少两个前体3D半导体结构18以容易地形成图16中示出的3D半导体结构20’和40，其中两个前体3D半导体结构18中的一个用于通过择优晶体蚀刻形成3D半导体结构20’而在氢退火和择优晶体蚀刻步骤期间掩蔽另一个，由此形成3D半导体结构40。
以该方式，首先在同一衬底上形成具有不同表面取向的两个3D半导体结构20’和40，然后使用两个3D半导体结构20’和40形成具有不同沟道取向的互补FET器件。
注意，提供本发明的附图用于说明目的，因此没有按比例绘制。
虽然这里参考特定的实施例，特征和方面描述了本发明，但是应该认识到，本发明没有因此受到限制而是有在效用上延伸到其它修改、变化、应用和实施例，并且因此认为所有这样的其它修改、变化、应用和实施例在本发明的精神和范围内。
应该明白，当将例如层，区域或衬底的元件描述为“在另一元件上”或“在另一元件之上”时，其可以直接在其它元件上或者还可以存在中间元件。相反，当将元件称为“直接在另一元件上”或“直接在另一元件之上”时，则不存在中间元件。还应该理解，当将元件称为“在另一元件下”或“在另一元件之下”时，其可以直接在其它元件下或之下，或者可以存在中间元件。相反，当将元件称为“直接在另一元件下”或“直接在另一元件之下”时，则不存在中间元件。
本发明提供了可以在同一衬底上形成的具有混合表面取向的3D半导体结构，即，该3D半导体结构具有沿不同半导体晶面组取向的表面并且由此能够用于形成具有混合沟道取向的互补3D FET器件。
在单晶半导体材料中，可以通过称为米勒指数的数学表示来描述单晶材料的晶胞中的所有晶向和晶面。更具体而言，米勒指数中的符号[hkl]限定了晶向或取向。图1示出了为立方晶胞的单晶硅晶胞。通过立方晶胞中的箭头具体指示例如[001]、[100]、[010]、[110]和[111]的特定晶向。另外，通过米勒指数中的符号(hkl)限定单晶硅晶胞的晶面或面，该符号指示垂直于[hkl]方向的特定的晶面或面。图2示例性地示出了单晶硅晶胞的分别垂直于[100]、[110]和[111]方向的晶面(100)、(110)和(111)。
另外，因为晶胞在半导体晶体中是周期性的，所以存在等价晶向和面的族或组。因此，米勒指数中的符号
本发明的3D半导体结构可以包括任何的单晶半导体材料，包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或II-VI族化合物半导体。在本发明的优选但非必须的实施例中，3D半导体结构包括单晶硅。一些3D半导体结构的表面沿选自硅的{100}、{110}或{111}面的第一组等价晶面取向，而其它表面沿选自{100}、{110}或{111}面的不同的第二组等价晶面取向。以该方式，具有混合表面取向的3D半导体结构可以用于制造这样的CMOS电路，该CMOS电路包括具有沿第一组等价晶面取向的沟道的n-FET和具有沿不同的第二组等价晶面取向的沟道的p-FET。因此，可以优化在n-FET和p-FET两者中的载流子迁移率。
在本发明的3D半导体结构中还可以提供表面取向的任何其它适宜的组合。例如，还可以以任何的适宜的组合来使用例如单晶硅的{211}、{311}、{511}和{711}面的其它适宜的晶面，以限定本发明的3D半导体结构的表面取向。此外，具有非立方晶胞的其它单晶半导体衬底材料，例如具有六方晶胞的单晶氮化镓，同样可以用于制造本发明的3D半导体结构，只要这样的其它单晶半导体材料包含具有不同载流子迁移率值的不同的晶面组。
图3具体示出了根据本发明的一个具体实施例的3D FET器件2的截面图，该器件位于衬底上并具有包含在3D半导体结构20中的源极、漏极和沟道区域(未示出)，该3D半导体结构20具有三角形截面。
3D半导体结构20直接位于包括基础半导体衬底层12和绝缘体层14的衬底之上。
基础半导体衬底层12可以包括任何适宜的半导体材料，该材料包括但不限于：单晶或多晶形式的Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或II-VI化合物半导体。基础半导体衬底层12还包括有机半导体或分层半导体，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。优选地，基础半导体衬底层12包括包含硅的半导体材料，即，包括硅的半导体材料。更优选地，基础半导体衬底层12由本征体单晶硅构成。可选地，基础半导体衬底层12可以包括一个或多个掩埋绝缘体层(未示出)。基础半导体衬底层12可以是掺杂的，未掺杂的或者在其中包含掺杂和未掺杂的区域(未示出)。
绝缘体层14包括任何适宜的绝缘材料，并且其典型地包括晶相或非晶相的氧化物、氮化物或氧氮化物。典型地，绝缘体层14的物理厚度范围从约10nm到约400nm，更优选从约20nm到约200nm。
3D半导体结构20可以包括任何单晶半导体材料，该材料包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或II-VI化合物半导体。优选地，3D半导体结构20由包含硅的半导体材料，即包括硅的半导体材料，构成。更优选地，3D半导体结构20基本上包括单晶硅。
3D半导体结构20包括与绝缘体层14的上表面直接接触的底表面20A，并且它还包括不与绝缘体层14接触的多个附加的表面20B。3D半导体结构20的底表面20A沿第一组等价晶面中的一个晶面取向，并且附加的表面20B沿不同的第二组等价晶面取向。
在通过图3示例的具体实施例中，3D半导体结构20包括单晶硅，3D半导体结构20的底表面20A沿硅的{100}表面中的一个表面取向(通过图3的上方右侧拐角处的箭头标出)，并且附加表面20B沿硅的{110}表面取向(从{100}表面偏移45°角)。可选地，3D半导体结构20的底表面20A可以沿硅的{110}表面中的一个表面取向，而附加表面20B沿硅的{100}表面取向。另外，3D半导体结构20的底表面20A可以沿硅的{111}表面中的一个表面取向，而附加表面20B沿硅的{100}或{110}表面取向，反之亦然。如上文所述，可以提供表面取向的任何其它的适宜的组合用于3D半导体结构20的底表面20A和附加表面20B。
包括栅极介质24和栅极导体26的栅极叠层位于3D半导体结构20的一部分上。从而，栅极叠层在3D半导体结构20中限定了FET沟道区域(未示出)。具体而言，FET沟道区域直接位于栅极叠层下并且在同样位于3D半导体结构20中的源极区域(未示出)与漏极区域(未示出)之间。
栅极介质24可以包括任何适宜的绝缘材料，包括但不限于：氧化物、氮化物、氧氮化物和/或硅酸盐(包括金属硅酸盐和氮化的金属硅酸盐(nitrided metal silicates))。在一个实施例中，优选栅极介质24包括高k氧化物，例如，SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3及其混合。栅极介质24的物理厚度可以变化，但是典型地，栅极介质层24具有从约0.5到约10nm的厚度，更典型地具有从约1到约5nm的厚度。
栅极导体26可以包括任何适宜的导电材料，例如金属、金属合金、金属硅化物、金属氮化物和掺杂的含硅的半导体材料(例如多晶硅，SiGe等)，并且其可以具有从约50nm到约150nm的厚度，更典型地从约80nm到约120nm。
以该方式，形成了完整的3D FET器件结构2，并且这样的3D FET2的载流子沟道位于直接在栅极叠层下的3D半导体结构20的沟道区域(未示出)中。更具体而言，载流子沟道位于3D半导体结构20的附加表面20B上并且由此沿硅的{110}晶面取向，如图3所示。这样的沟道取向尤为适合于增强空穴迁移率，并且因此可以使用p型源极/漏极掺杂剂种(species)注入3D FET器件结构2以形成高性能3D p-FET结构。
还可以提供一个或多个隔离区域(未示出)以隔离邻近的器件区域与p-FET器件区域。隔离区域可以是沟槽隔离区域(未示出)或场氧化物隔离区域。利用本领域的技术人员公知的常规沟槽隔离方法形成沟槽隔离区域。例如，可以使用光刻、蚀刻以及用沟槽介质填充沟槽来形成沟槽隔离区域。可选地，在沟槽填充之前，在沟槽中形成衬里，在沟槽填充之后，进行致密化步骤，并且在沟槽填充之后进行平坦化方法。可以利用硅的所谓的局域氧化的方法形成场氧化物。
图4示出了根据本发明的另一特定实施例形成的另一3D FET器件4的截面图，该实施例类似于图3示例的实施例但却略有不同。具体而言，3D FET器件4具有源极、漏极和沟道区域(未示出)，该源极、漏极和沟道区域均被包括在具有五边形(而不是三角形)截面的3D半导体结构20’中。
3D半导体结构20’同样包括与绝缘体层14的上表面直接接触的底表面20A’，并且其还包括不与绝缘体层14接触的多个附加表面20B’。3D半导体结构20’的底表面20A’沿第一组等价晶面中的一个晶面取向并且附加表面20B’沿不同的第二组等价晶面取向。在通过图4示例的特定实施例中，3D半导体结构20’包括单晶硅，3D半导体结构20’的底表面20A’沿硅的{100}表面中的一个表面取向(通过图4的上方右侧拐角处的箭头标出)，并且附加表面20B’沿硅的{110}表面取向(从{100}表面偏移45°角)。另外，如上文所述，可以容易地理解，可以提供表面取向的任何其它适宜的组合用于3D半导体结构20’的底表面20A’和附加表面20B’。
包括栅极介质24和栅极导体26的栅极叠层位于图4中的3D半导体结构20’的一部分上。从而，栅极叠层在3D半导体结构20’中限定了FET沟道区域(未示出)。具体而言，FET沟道区域直接位于栅极叠层下并且在同样位于3D半导体结构20’中的源极区域(未示出)与漏极区域(未示出)之间。以该方式，形成了完整的3D FET器件结构4，并且这样的3DFET4的载流子沟道位于直接在栅极叠层下的3D半导体结构20’的沟道区域(未示出)中。更具体而言，载流子沟道位于3D半导体结构20’的附加表面20B’上并且由此沿硅的{110}晶面取向，如图4所示。相应地，可以使用p型源极/漏极掺杂剂种容易地注入3D FET器件结构4以形成高性能3Dp-FET结构。
注意，虽然图3-4根据本发明的特定实施例示例性地证明了示例性的3D FET器件结构，但是很明显，本领域的技术人员可以容易地修改这样的器件结构以适应特定的应用要求，与上述描述一致。例如，虽然最初通过图3-4示例了单晶硅的{110}和{100}晶面，用于限定3D半导体结构20和20’的表面取向，但同样可以以任何适宜的组合来使用其它适宜的晶面用于限定3D半导体结构20和20’的表面取向。另外，虽然图3-4示出了3D半导体结构20和20’具有特定的截面形状，即三角形和五边形，应该理解，在本发明中可以容易地使用具有其它截面形状的3D半导体结构，只要这样的3D半导体结构的每一个都具有与衬底接触的底表面和不与衬底接触的多个附加表面并且只要这样的3D半导体结构的底表面和附加表面沿着不同组的等价晶面对准。本领域的技术人员可以容易地修改在图3-4中示出的器件结构以适应其它衬底结构、晶体取向或半导体材料，同时与本发明的精神和主旨一致。
如上文描述的，可以通过择优晶体蚀刻步骤容易地形成本发明的3D半导体结构。
具体地，下文通过图5-9B示例了用于制造图3的3D FET器件2的示范性处理步骤。首先提供半导体衬底10，其优选包括基础半导体衬底12、绝缘体层14和半导体器件层16。半导体器件层16可以包括任何单晶半导体材料，该材料包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III-V或II-VI化合物半导体，并且其可以具有沿特定等价晶面组的中一个晶面取向的上和下表面16A和16B，该晶面组包括但不限于：硅的{100}、{110}和{111}面。在图5中示出的特定的实施例中，半导体器件层16包括单晶硅并具有沿硅的{100}面取向的上和下表面16A和16B(通过图5的上方右侧拐角处的箭头标出)。
然后，构图半导体器件层16以形成至少一个3D前体半导体结构18，其具有矩形截面具有都沿硅的{100}面取向的底表面18A和多个附加表面18B，如图6所示。优选地，通过沿垂至于衬底表面(即，直对衬底)的方向蚀刻半导体器件层16的各向异性蚀刻方法形成3D前体半导体结构18。
随后，进行择优晶体蚀刻以将3D前体半导体结构18转变为3D半导体结构20，该结构20具有三角形截面，具有底表面20A和多个附加表面20B，如图7中所示。具体地，3D半导体结构20的底表面20A沿硅的{100}面中的一个面取向，但附加表面20B沿硅的{110}面取向并与硅的{100}表面偏移了45°角。
这里使用的术语“择优晶体蚀刻”指一种蚀刻方法，该方法沿所有方向蚀刻单晶半导体结构，但是沿第一组等价晶面的速率比沿不同的第二组等价晶面的速率快。在图7示出的特定实施例中，择优晶体蚀刻步骤沿所有的方向蚀刻3D前体半导体结构18，但是沿{100}面的速率比沿{110}面的速率快，并由此终止在{110}面上。
如上文描述的，可以通过本领域公知的任何适宜的干法和/或湿法蚀刻技术进行各向异性和择优晶体蚀刻方法。
优选但不必须，通过例如反应离子蚀刻、溅射蚀刻、气相蚀刻、离子束蚀刻、等离子体蚀刻和激光烧蚀的一种或多种干法蚀刻方法进行半导体衬底的各向异性蚀刻。干法蚀刻方法是定向的，但是它们几乎对不同的晶面或方向没有选择性，即，它们沿所有方向以几乎相等的速率蚀刻半导体衬底。在本发明的特别优选的实施例中，使用反应离子蚀刻(RIE)方法进行干法蚀刻。
优选通过一种或多种使用例如基于氢氧化物的蚀刻溶液、基于乙二胺邻苯二酚(EDP)的蚀刻溶液等的蚀刻溶液的湿法蚀刻方法进行半导体结构的择优晶体蚀刻。典型地，这些湿法蚀刻方法沿所有的方向蚀刻半导体衬底，但是具有择优晶体选择性，即，沿不同的晶面或取向具有显著不同的蚀刻速率(这里称为“择优晶体蚀刻”)。因此，通过择优晶体蚀刻方法形成的蚀刻图形沿着蚀刻快的晶面行进并且最终通过蚀刻慢的晶面终止。
例如，包括约23.4％KOH、13.3％异丙醇(IPA)和63.3％水的蚀刻溶液，当加热到约80℃时，沿{100}面以约1.0μm/分的蚀刻速率蚀刻单晶硅，但是沿{110}面的蚀刻速率约为0.06μm/分。换句话说，该蚀刻溶液蚀刻{100}面的速率是蚀刻{110}面的约17倍。因此，这样的蚀刻溶液可以用来蚀刻硅衬底以形成终止在{110}面的凹陷。
相反，包括约44％KOH和56％水的蚀刻溶液，当加热到约120℃时，以沿{110}面约11.7μm/分，沿{100}面约5.8μm/分，沿{111}面约0.02μm/分的蚀刻速率蚀刻单晶硅。换句话说，该蚀刻溶液蚀刻{110}面和{100}面明显比{111}面快(分别大于550倍和250倍)。因此，这样的蚀刻溶液可以用来蚀刻硅衬底以形成在{111}面终止的凹陷。
注意，虽然典型地使用干法蚀刻用于各向异性蚀刻，例如RIE的特定的干法蚀刻技术还可以用于择优晶体蚀刻。在RIE中，将衬底放入其中引入了几种气体的反应器。使用射频(RF)功率源在混合气体中产生等离子体，将气体分子激发成离子。离子向被蚀刻的材料表面加速并与被蚀刻的材料表面反应，形成另外的气体材料。这称为反应离子蚀刻的化学部分，其是晶体性的，即具有沿不同的晶面或方向的晶体选择性。RIE同样具有物理方面：如果离子具有足够高的能量，离子可以将原子从被蚀刻的材料轰出而不发生化学反应。RIE的物理蚀刻方面具有高各向异性，但却没有择优结晶选择性。因此，RIE是包括化学和物理蚀刻的复杂方法。通过细心地调试化学以及RIE的化学方面与物理方面的平衡，可以使用该方法获得各向异性或择优晶体蚀刻结果。类似地，虽然湿法蚀刻典型地用于择优晶体蚀刻，但还可以使用特定的湿法蚀刻化学以获得各向异性蚀刻结果。
因此，本发明不限于使用干法蚀刻用于各向异性蚀刻方法和使用湿法蚀刻用于择优晶体蚀刻方法，而是包括可用于获得上述希望的各向异性和择优晶体结果的所有适宜的蚀刻方法和技术。
然后，在3D半导体结构20上形成栅极介质24和栅极导体26，如图8和9A所示。从而，形成完整的3D FET器件2，如图9B所示。具体地，位于3D半导体结构20的一部分上的栅极导体26为3D FET2限定了沟道区域C。源极和漏极区域S和D同样位于3D半导体结构20中，但是位于沟道区域C的两侧并且在栅极导体26的外部，如图9B所示。
以该方式，3D FET器件2的载流子沟道位于沟道区域C中并且沿着3D半导体结构20的附加表面20B延伸，该表面分别沿增强空穴迁移率的硅的{110}面取向。从而，可以容易的使用p型注入掺杂3D FET器件2的源极和漏极区域S和D以形成具有{110}沟道取向的高性能3D p-FET。
虽然图5-7的上述处理步骤示出了通过择优晶体蚀刻最初具有{100}表面的半导体结构来形成{110}表面，但容易理解，相似的方法步骤可以用于通过择优晶体蚀刻最初具有{110}表面的半导体结构来形成{100}表面。具体而言，最初的半导体器件层16可以具有沿硅的{110}面取向的上和下表面，使用蚀刻{110}面的速率比{100}面的快并由此在{100}面终止的择优晶体蚀刻步骤来形成3D半导体结构，该3D半导体结构具有沿{110}面中的一个面取向的底表面和沿{100}面取向的附加表面。这样的3D半导体结构可以用于形成具有{100}沟道取向的高性能3D n-FET(未示出)。
图10示出了根据本发明的一个实施例的包括图3的3D FET2和与3DFET2位于同一衬底上但确具有不同沟道取向的附加3D FET6的CMOS结构的截面图。
具体而言，附加3D的FET6具有位于3D半导体结构40中的源极、漏极和沟道区域(未示出)，该3D半导体结构40具有均沿硅的{100}面取向的底表面40A和多个附加表面40B。包括栅极介质44和栅极导体46的栅极叠层位于图10中的3D半导体结构40的一部分上。从而，该栅极叠层在3D半导体结构40中限定了FET沟道区域(未示出)。更具体而言，FET沟道区域直接位于栅极叠层下并在同样位于3D半导体结构40中的源极区域(未示出)与漏极区域(未示出)之间。以该方式，形成了完整的3D FET器件结构6，并且这样的3D FET6的载流子沟道位于直接在栅极叠层下的3D半导体结构40的沟道区域(未示出)中。更具体而言，载流子沟道位于3D半导体结构40的附加表面40B上并由此沿硅的{100}晶面取向，如图10所示。
相应地，可以容易地使用n型源极/漏极掺杂剂种注入3D FET器件结构6以形成高性能3D n-FET结构，该结构与通过3D FET器件结构2形成的高性能3D p-FET结构互补。
可以通过将图5的半导体器件层16构图为至少两个前体3D半导体结构18以容易地形成图10中示出的3D半导体结构20和40，其中两个前体3D半导体结构18中的一个用于通过择优晶体蚀刻形成3D半导体结构20，而在择优晶体蚀刻期间掩蔽另一个并由此形成3D半导体结构40。
以该方式，首先在同一衬底之上形成具有不同表面取向的两个3D半导体结构20和40，然后使用两个3D半导体结构20和40形成具有不同沟道取向的互补FET器件。
图11-15示例了用于形成图4的可选的3D FET器件结构4的示例性处理步骤。首先形成至少一个具有矩形截面的3D前体半导体结构18，该结构18具有均沿硅的{100}面取向的底表面18A和多个附加表面18B，如图11所示。优选地，通过各向异性蚀刻方法形成3D前体半导体结构18，如上文描述的。
接下来，进行氢退火步骤以将矩形截面3D前体半导体结构18转变为具有部分圆形截面的3D半导体结构18’，如图12所示。优选地，在氢气环境中在约1000℃到约1200℃，更优选约1050℃到约1150℃的温度范围内进行氢退火步骤。在氢退火期间，3D前体半导体结构18的表面原子迁移以形成具有最低自由能的新结构，即具有圆形拐角而不是尖锐拐角的新的3D前体半导体结构18’。
然后，进行择优晶体蚀刻以将圆形截面3D半导体结构18’转变为3D半导体结构20’，该半导体结构20’具有五边形截面，具有底表面20A’和多个附加表面20B’，如图13中所示。具体而言，3D半导体结构20’的底表面20A’沿硅的{100}面中的一个面取向，而附加表面20B’沿硅的{110}面取向并且与硅的{100}面偏移了45°角。
然后，在3D半导体结构20’上形成栅极介质24和栅极导体26，如图14和15所示。从而，形成完整的3D FET器件4，如图15所示。具体而言，位于3D半导体结构20’的一部分上的栅极导体26为3D FET4限定了沟道区域C。源极和漏极区域S和D同样位于3D半导体结构20’中，但却位于沟道区域C的两侧并在栅极导体26的外部，如图15所示。
以该方式，3D FET器件4的载流子沟道位于沟道区域C中并沿着3D半导体结构20’的附加表面20B’延伸，该表面分别沿增强空穴迁移率的硅的{110}面取向。因此，可以容易的使用p型注入来掺杂3D FET器件4的源极和漏极区域S和D以形成具有{110}沟道取向的高性能3D p-FET4。
图16示出了根据本发明的一个实施例的包括图4的3D FET4和与3DFET4位于同一衬底上但却具有不同沟道取向的附加3D FET6的CMOS结构的截面图。
如上所述，附加3D FET6具有位于3D半导体结构40中的源极、漏极和沟道区域(未示出)，该半导体结构40具有均沿硅的{100}面取向的底表面40A和多个附加表面40B。包括栅极介质44和栅极导体46的栅极叠层位于3D半导体结构40的一部分之上，并且因此，该栅极叠层在3D半导体结构40中描绘出了FET沟道区域(未示出)。具体而言，FET沟道区域直接位于栅极叠层下并在同样位于3D半导体结构40中的源极区域(未示出)与漏极区域(未示出)之间。以该方式，就形成了完整的3D FET器件结构6，该器件结构的载流子沟道位于3D半导体结构40的附加表面40B上并沿硅的{100}晶面取向，如图16所示。
相应地，可以容易地使用n型源极/漏极掺杂剂种注入3D FET器件结构6以形成高性能3D n-FET结构，该结构与通过3D FET器件结构4形成的高性能3D p-FET结构互补。
可以通过将图5的半导体器件层16构图为至少两个前体3D半导体结构18以容易地形成图16中示出的3D半导体结构20’和40，其中两个前体3D半导体结构18中的一个用于通过择优晶体蚀刻形成3D半导体结构20’而在氢退火和择优晶体蚀刻步骤期间掩蔽另一个，由此形成3D半导体结构40。
以该方式，首先在同一衬底上形成具有不同表面取向的两个3D半导体结构20’和40，然后使用两个3D半导体结构20’和40形成具有不同沟道取向的互补FET器件。
注意，提供本发明的附图用于说明目的，因此没有按比例绘制。
虽然这里参考特定的实施例，特征和方面描述了本发明，但是应该认识到，本发明没有因此受到限制而是有在效用上延伸到其它修改、变化、应用和实施例，并且因此认为所有这样的其它修改、变化、应用和实施例在本发明的精神和范围内。