一种高稳定性D触发器结构转让专利
申请号 : CN200710047996.1
文献号 : CN101431320B
文献日 : 2010-12-15
发明人 : 杨家奇 , 许胜国
申请人 : 中芯国际集成电路制造(上海)有限公司
摘要 :
本发明提供了一种高稳定性D触发器结构，此D触发器除了包括由两个相互串联结构相同的触发单元，每个触发单元均包括一个传输门、一个反馈传输电路和一个反相器，它还包括：电平偏置电路，此电平偏置电路与反馈传输电路并联。通过两个NMOS管或PMOS管串联组成的结构简单且普适性好的电平偏置电路可降低或升高D触发器亚稳态电平，从而使D触发器中触发单元的输出电位迅速偏向逻辑高电位或逻辑低电位，消除此时D触发器亚稳态状态，很大程度降低D触发器亚稳态的出现机率，从而可提高D触发器的稳定性。
权利要求 :
1.一种高稳定性D触发器结构，所述D触发器由两个相同结构的触发单元串联而成，每个触发单元均包括一个传输门、一个反相器、一个反馈传输电路，传输门和反馈传输电路均连接有时钟控制信号，其特征在于，它还包括：电平偏置电路，所述电平偏置电路与反馈传输电路并联，用于降低或升高所述触发单元的亚稳态输出电平。
2.如权利要求1所述的D触发器结构，其特征在于：所述反馈传输电路由一个反馈传输门和一个反馈反相器组成。
3.如权利要求1所述的D触发器结构，其特征在于：所述反馈传输电路由一个反馈反相器，一个PMOS管和NMOS管组成。
4.如权利要求2或3所述的D触发器结构，其特征在于：所述反相器和所述反馈反相器均是CMOS类型反相器，包括PMOS的负载管和NMOS的输入管。
5.如权利要求1所述的D触发器结构，其特征在于：用于降低所述触发单元的亚稳态输出电平的电平偏置电路由两个相互串联的NMOS管组成。
6.如权利要求5所述的D触发器结构，其特征在于：所述两个相互串联的NMOS管均包括三端：漏端、源端和栅极，其中一个NMOS管的漏端与反馈传输电路的输出端连接，栅极与反馈传输电路的输入端相连，源端与另一个NMOS管漏端相连；所述另一个NMOS管的源端接地，栅极接延迟时钟信号。
7.如权利要求1所述的D触发器结构，其特征在于：用于升高所述触发单元的亚稳态输出电平的电平偏置电路由两个相互串联的PMOS管组成。
8.如权利要求7所述的D触发器结构，其特征在于：所述两个相互串联的PMOS管均包括三端：漏端、源端和栅极，其中一个PMOS管的漏端与反馈传输电路的输出端连接，栅极与反馈传输电路的输入端相连，源端与另一个PMOS管的漏端相连；所述另一个PMOS管的源端接电源，栅极接延迟时钟信号。
9.如权利要求6或8所述的D触发器结构，其特征在于：所述延迟时钟信号相对传输门的时钟控制信号有预设时间的延迟。
说明书 :
技术领域
本发明涉及D触发器设计领域，尤其涉及可降低亚稳态几率的高稳定性D触发器结构。
背景技术
对于数字电路而言，整个电路系统应该工作在稳定的状态。D触发器单元是数字电路中时序逻辑电路常用的电路单元。对于时序逻辑电路，电路单元工作的稳定性直接影响着整个系统的稳定。因此，D触发器单元的设计必须满足一定的时序限制，以使整个数字时序电路工作在稳定状态。也就是说，如果D触发器的设计满足时序限制，就可以保证在输入信号确定的情况下，时序逻辑电路的输出信号是确定的；如果D触发器不符合时序限制，则D触发器内部第一级触发单元的信号可能处于亚稳态，D触发器的最终输出信号可能延迟为0，或者为1，这样的输出信号有可能造成信号传输的延迟，直接导致数据在传输的过程中出错或者使得数字时序电路失效。
典型D触发器的内部结构如图1所示，包括两个结构相同的触发单元7和8，触发单元7称作第一级触发单元，触发单元8称作第二级触发单元。A、B为触发单元7输入和输出节点；C、D分别为触发单元8的输入和输出节点，11、21、31、41分别连接同一时钟信号(CK)，12、22、32、42分别连接同一反相时钟控制信号(CKN)，反相时钟控制信号(CKN)与时钟信号(CK)是两个反相的时钟信号，3连接D触发器输入信号，4为D触发器的输出信号。其中触发单元反馈电路61和62均是由一个反馈传输门和一个反馈反相器组成，只是两个反馈电路的时钟控制信号反相。反馈电路61或62实现的功能也可采用相同功能的其他形式电路替代，例如如图2或图3所示反馈传输电路反馈传输电路由反馈反相器2，一个PMOS管1和NMOS管0组成，管1的栅极20接时钟控制信号或反相时钟信号，管0栅极21接反相时钟信号或时钟信号。根据反馈传输电路位于的触发单元时，栅极20和21接相应的时钟信号。Vin为反馈传输电路输入端，Vout为反馈传输电路输出端。
D触发器单元在时序逻辑电路的应用中有两个重要的时序限制，如图4所示：建立时间(setup)Ts和保持时间Th(hold)。建立时间定义为从D触发器输入信号(Din)稳定到时钟信号(Clk)触发沿之间的最小时间间隔Ts。也就说D触发器的时钟信号触发沿前一段时间内，D触发器的输入信号必须是稳定的。保持时间定义为从时钟信号触发沿到D触发器输入信号稳定之间的最小时间间隔Th。也就是说时钟信号触发沿的后一段时间内，D触发器的输入信号是稳定的。在时钟信号触发沿前后的一定时间之内，输入信号是必须保持稳定的，这段时间称之为建立-保持时间Ts-h。如果输入信号在Ts-h时间内发生了变化，亚稳态就会不可避免的产生。此时D触发器内部第一级触发单元输出的信号既不是逻辑“1”，也不是逻辑“0”而是处于中间状态一个值，经过一段时间之后，有可能回升到高电平，也有可能降低到低电平。
这类型的D触发器均存在亚稳态问题。传统降低亚稳态出现几率的办法有通过串联两个D触发器来降低亚稳态出现几率，也有另一种做法是针对测试反映出来的亚稳态具体特征，设计一些专门的逻辑电路来降低亚稳态出现几率，这种方法比串联D触发器的方法效果好，但是该方法缺乏普遍性，而且使得设计上比较复杂。
典型D触发器的内部结构如图1所示，包括两个结构相同的触发单元7和8，触发单元7称作第一级触发单元，触发单元8称作第二级触发单元。A、B为触发单元7输入和输出节点；C、D分别为触发单元8的输入和输出节点，11、21、31、41分别连接同一时钟信号(CK)，12、22、32、42分别连接同一反相时钟控制信号(CKN)，反相时钟控制信号(CKN)与时钟信号(CK)是两个反相的时钟信号，3连接D触发器输入信号，4为D触发器的输出信号。其中触发单元反馈电路61和62均是由一个反馈传输门和一个反馈反相器组成，只是两个反馈电路的时钟控制信号反相。反馈电路61或62实现的功能也可采用相同功能的其他形式电路替代，例如如图2或图3所示反馈传输电路反馈传输电路由反馈反相器2，一个PMOS管1和NMOS管0组成，管1的栅极20接时钟控制信号或反相时钟信号，管0栅极21接反相时钟信号或时钟信号。根据反馈传输电路位于的触发单元时，栅极20和21接相应的时钟信号。Vin为反馈传输电路输入端，Vout为反馈传输电路输出端。
D触发器单元在时序逻辑电路的应用中有两个重要的时序限制，如图4所示：建立时间(setup)Ts和保持时间Th(hold)。建立时间定义为从D触发器输入信号(Din)稳定到时钟信号(Clk)触发沿之间的最小时间间隔Ts。也就说D触发器的时钟信号触发沿前一段时间内，D触发器的输入信号必须是稳定的。保持时间定义为从时钟信号触发沿到D触发器输入信号稳定之间的最小时间间隔Th。也就是说时钟信号触发沿的后一段时间内，D触发器的输入信号是稳定的。在时钟信号触发沿前后的一定时间之内，输入信号是必须保持稳定的，这段时间称之为建立-保持时间Ts-h。如果输入信号在Ts-h时间内发生了变化，亚稳态就会不可避免的产生。此时D触发器内部第一级触发单元输出的信号既不是逻辑“1”，也不是逻辑“0”而是处于中间状态一个值，经过一段时间之后，有可能回升到高电平，也有可能降低到低电平。
这类型的D触发器均存在亚稳态问题。传统降低亚稳态出现几率的办法有通过串联两个D触发器来降低亚稳态出现几率，也有另一种做法是针对测试反映出来的亚稳态具体特征，设计一些专门的逻辑电路来降低亚稳态出现几率，这种方法比串联D触发器的方法效果好，但是该方法缺乏普遍性，而且使得设计上比较复杂。
发明内容
本发明的目的在于提供一种高稳定性D触发器结构，可有效降低D触发器出现亚稳态机率，提高D触发器工作的稳定性。
为了达到上述的目的，本发明提供的高稳定性D触发器结构，D触发器由两个相同结构的触发单元串联而成，每个触发单元均包括一个传输门、一个反相器、一个反馈传输电路，传输门和反馈传输电路均连接有时钟控制信号，其特征在于，它还包括：电平偏置电路，所述电平偏置电路与反馈传输电路并联，用于降低或升高所述触发单元的亚稳态输出电平。反馈传输电路由一个反馈传输门和一个反馈反相器组成，或反馈传输电路由一个反馈反相器，一个PMOS管和一个NMOS管组成。反相器和反馈反相器均是CMOS类型反相器，包括PMOS的负载管和NMOS的输入管。
当偏置电路用于降低触发单元的亚稳态输出电平，所述偏置电路由两个相互串联的NMOS管组成。两个NMOS管均包括三端：漏端、源端和栅极，其中一个NMOS管的漏端与反馈传输电路的输出端连接，栅极与反馈传输电路的输入端相连，源端与另一个NMOS管漏端相连；另一个管子的源端接地，栅极接所述延迟时钟信号。此延迟时钟信号相对传输门的时钟信号有预设时间的延迟。
当偏置电路用于升高触发单元的亚稳态输出电平，所述偏置电路由两个相互串联PMOS管组成。两个PMOS管均包括三端：漏端、源端和栅极，其中一个PMOS管的漏端与反馈传输电路的输出端连接，栅极与反馈传输电路的输入端相连，源端与另一个PMOS管的漏端相连；另一个PMOS源端接电源，栅极接延迟时钟信号。此延迟时钟信号相对传输门的时钟信号有预设时间的延迟。
本发明的高稳定性D触发器结构，当D触发器出现亚稳态时，通过结构简单且普适性好的电平偏置电路可降低或升高D触发器亚稳态电平，从而使D触发器中触发单元的输出电位迅速偏向逻辑高电位或逻辑低电位，消除此时D触发器亚稳态状态，很大程度降低D触发器亚稳态的出现机率，从而可提高D触发器的稳定性。
为了达到上述的目的，本发明提供的高稳定性D触发器结构，D触发器由两个相同结构的触发单元串联而成，每个触发单元均包括一个传输门、一个反相器、一个反馈传输电路，传输门和反馈传输电路均连接有时钟控制信号，其特征在于，它还包括：电平偏置电路，所述电平偏置电路与反馈传输电路并联，用于降低或升高所述触发单元的亚稳态输出电平。反馈传输电路由一个反馈传输门和一个反馈反相器组成，或反馈传输电路由一个反馈反相器，一个PMOS管和一个NMOS管组成。反相器和反馈反相器均是CMOS类型反相器，包括PMOS的负载管和NMOS的输入管。
当偏置电路用于降低触发单元的亚稳态输出电平，所述偏置电路由两个相互串联的NMOS管组成。两个NMOS管均包括三端：漏端、源端和栅极，其中一个NMOS管的漏端与反馈传输电路的输出端连接，栅极与反馈传输电路的输入端相连，源端与另一个NMOS管漏端相连；另一个管子的源端接地，栅极接所述延迟时钟信号。此延迟时钟信号相对传输门的时钟信号有预设时间的延迟。
当偏置电路用于升高触发单元的亚稳态输出电平，所述偏置电路由两个相互串联PMOS管组成。两个PMOS管均包括三端：漏端、源端和栅极，其中一个PMOS管的漏端与反馈传输电路的输出端连接，栅极与反馈传输电路的输入端相连，源端与另一个PMOS管的漏端相连；另一个PMOS源端接电源，栅极接延迟时钟信号。此延迟时钟信号相对传输门的时钟信号有预设时间的延迟。
本发明的高稳定性D触发器结构，当D触发器出现亚稳态时，通过结构简单且普适性好的电平偏置电路可降低或升高D触发器亚稳态电平，从而使D触发器中触发单元的输出电位迅速偏向逻辑高电位或逻辑低电位，消除此时D触发器亚稳态状态，很大程度降低D触发器亚稳态的出现机率，从而可提高D触发器的稳定性。
附图说明
本发明的高稳定性D触发器结构由以下实施例和附图给出。
图1为典型D触发器内部结构示意图。
图2为反馈传输电路另一种结构示意图。
图3为反馈传输电路另一种结构示意图。
图4为D触发器时序限制示意图。
图5为触发单元增加降电平偏置电路示意图。
图6为降电平偏置电路与反馈反相器并联示意图。
图7为触发单元增加升电平偏置电路示意图。
图8为升电平偏置电路与反馈反相器并联示意图。
图1为典型D触发器内部结构示意图。
图2为反馈传输电路另一种结构示意图。
图3为反馈传输电路另一种结构示意图。
图4为D触发器时序限制示意图。
图5为触发单元增加降电平偏置电路示意图。
图6为降电平偏置电路与反馈反相器并联示意图。
图7为触发单元增加升电平偏置电路示意图。
图8为升电平偏置电路与反馈反相器并联示意图。
具体实施方式
以下将结合附图对本发明的高稳定D触发器作进一步的详细描述。
如图1所示，D触发器包括两个结构相同的触发单元7和8，A、B和C、D分别为两触发单元的输入和输出节点。本发明提供的高稳定性D触发器结构可以调整D触发器触发单元7或8的亚稳态输出电平。反馈传输电路61和反馈电路62结构相同，只是反馈传输电路61和62时钟控制信号反相。以反馈传输电路一个反馈传输门和反馈反相器组成为例对本发明进行描述。
首先以在触发单元7上增加用于降低触发单元亚稳态输出电平的电平偏置电路。如图5所示，以在触发单元7上增加降电平偏置电路为例，TG1为传输门，反馈传输电路61由反馈传输门TG2和反馈反相器9组成，反相器10输出端为B节点，输入端为A节点。TG1具有两个时钟信号控制端11和12，TG2为反馈传输门，TG2也具有时钟信号控制端21和22。11和21输入接时钟信号(CK)，12和22输入端接反相时钟信号(CKN)。CK与CKN是反相的两个时钟信号。反馈反相器9和反相器10均是CMOS反相器类型。此CMOS类型反相器是以PMOS为负载管，NMOS为输入管。增加的降电平偏置电路16分别与触发单元7的A点和B点连接，与反馈传输电路61并联。降电平偏置电路16与反馈反相器9并联。
降电平偏置电路16主要由两个NMOS管NM1和NM2组成，且NM1与NM2相互串联，NM1和NM2均具有三端：漏端、源端、栅极。NM1的源端与NM2的漏端相连，NM2的源端接地，NM1的栅极接反馈传输电路61的输入端B，NM1的漏端接反馈传输电路61的输出端，NM2的栅极接延迟时钟信号14。此延迟时钟信号相对传输门TG1和TG2连接的时钟信号有预设时间的延迟。降电平偏置电路16的通与断受延迟时钟信号限制。
当该触发单元7接收外部数据时，图5中时钟信号输入端11和21为低电平，反相时钟信号输入端12和22为高电平，反馈传输门TG2关闭。通过对延迟时钟信号的上升和下降沿的适当控制，可以使得所增加的降电平偏置电路17的通与断均不影响触发单元接收数据。
当触发单元7传输数据时，时钟信号输入端11和21为高电平，时钟信号输入端12和22为低电平，反馈传输门TG2导通，降电平偏置电路16与反馈反相器9并联。若触发单元7满足建立时间和保持时间的时序限制，降电平偏置电路的通与断均不影响数据传输。然而当触发单元7不满足建立时间和保持时间的时序限制时，则触发单元7就会出现亚稳态，通过延时时钟信号导通降电平偏置电路。降电平偏置电路16与反馈反相器9并联的详细示意如请参阅图6。由于NM1与NM2与反馈反相器9中NMOS输入管并联，导致反馈反相器9的输入管尺寸变大，由此可降低触发单元7的B点的亚稳态电平。同时由于反馈反相器的放大作用，A点电平会下降，B点电平会上升，因而使得B点电平偏离此时亚稳态电平更大幅度，从而可以更快的速度使触发单元7的输出电位恢复到逻辑高电平。所述延迟时钟相对时钟信号1有预设时间延迟，此预设时间延迟可根据D触发器工作速度进行调整，以保证在触发单元在出现亚稳态时，降电平偏置电路可导通。
再以在触发单元上增加用于升高触发单元亚稳态电平的电平偏置电路为例。如图7所示，以在触发单元8增加升电平偏置电路为例，TG3为传输门，反馈传输电路62由反馈传输门TG4和反馈反相器17组成，反相器18输入节点为C，输出节点为D。TG3具有两个时钟信号控制端31和32，TG4为反馈传输门，具有两个时钟信号控制端41和42，31和41控制端接时钟信号(CK)与触发单元7中11和21所接时钟信号相同，32和42接反相时钟信号(CKN)与触发单元7中12和22所接时钟信号相同。反馈反相器17和反相器18均是CMOS类型反相器。C和D是触发单元8的输入和输出节点，增加的升电平偏置电路15与反馈传输电路62并联。升电平偏置电路15由两个PMOS管PM1和PM2组成，且PM1与PM2相互串联，PM1和PM2均具有三端：漏端、源端、栅极。PM2漏端与反馈传输电路62的输出端D连接，PM2的栅极与反馈传输电路62的输入端D相连，PM2的源端与PM1的漏端相连，PM2的源端接电源，PM2的栅极接延迟时钟信号19。升电平偏置电路15的通与断受延迟时钟信号限制。
当该触发单元8接收数据时，图7中时钟信号输入端11、21为低电平，反相时钟信号输入端12、22为高电平，反馈传输门TG4关闭。通过对延迟时钟信号的上升和下降沿的控制，升电平偏置电路15的通与断均不影响触发单元接收数据。
当触发单元8传输数据时，时钟信号输入端31、41为开启信号，时钟信号输入端32、42为关闭信号，反馈传输门TG4导通，升电平偏置电路与反馈反相器17并联。若触发单元8满足建立时间和保持时间的时序限制，降电平偏置电路的通与断均不影响数据传输。然而当触发单元8不满足建立时间和保持时间的时序限制时，则触发单元8就会出现亚稳态。通过延时时钟信号导通升电平偏置电路。升电平偏置电路15与反馈反相器17并联的详细示意如请参阅图8。由于PM1与PM2与反馈反相器17中PMOS负载管并联，导致反馈反相器17的输入管尺寸变大，由此可升高触发单元8的D点的亚稳态电平。同时由于反馈反相器17的放大作用，C点电平会上升，D点电平会下降，因而使得D点电平偏离此时亚稳态电平更大幅度，从而可以更快的速度使触发单元8的输出电位恢复到逻辑低电平。所述延迟时钟信号19相对时钟信号有预设时间延迟。
当触发单元7加上降电平偏置电路，同时触发单元8加上升电平偏置电路时，延时时钟信号14和延时时钟信号19可采用相对时钟信号有预设时间延迟信号即可有效排除此时D触发器出现的亚稳态。
高稳定性D触发器的结构可只将降电平偏置电路加在触发单元7或触发单元8上；或只将升电平偏置电路加在触发单元7或8上；或触发单元7加降电平偏置电路，同时触发单元8加上升电平偏置电路；或触发单元7加上升电平偏置电路，同时触发单元8加上降电平偏置电路；或触发单元7同时加上升电平偏置电路和降电平偏置电路；或触发单元8同时加上降电平偏置电路和升电平偏置电路，或两个触发单元均加降电平偏置电路；或两个触发单元均加升电平偏置电路；或一个触发单元加多个偏置电路等，以上看出电平偏置电路与触发单元可有多种组合，以上多种组合均在本发明的保护范围内。
以上这些组合需要值得注意的是不能使升电平偏置电路对触发单元亚稳态电平的上升调整与降电平偏置电路对触发单元亚稳态电平的下降调整相抵消，否则将不能起到降低D触发器亚稳态出现机率的作用，从而不能提高D触发器的稳定性。
同样，若D触发器触发单元中的反馈传输电路61或62采用如图2或图3所示结构由反馈反相器，一个PMOS管和一个NMOS管组成，所述降或升电平偏置电路同样能用于降低或升高触发单元的亚稳态输出电平。
如图1所示，D触发器包括两个结构相同的触发单元7和8，A、B和C、D分别为两触发单元的输入和输出节点。本发明提供的高稳定性D触发器结构可以调整D触发器触发单元7或8的亚稳态输出电平。反馈传输电路61和反馈电路62结构相同，只是反馈传输电路61和62时钟控制信号反相。以反馈传输电路一个反馈传输门和反馈反相器组成为例对本发明进行描述。
首先以在触发单元7上增加用于降低触发单元亚稳态输出电平的电平偏置电路。如图5所示，以在触发单元7上增加降电平偏置电路为例，TG1为传输门，反馈传输电路61由反馈传输门TG2和反馈反相器9组成，反相器10输出端为B节点，输入端为A节点。TG1具有两个时钟信号控制端11和12，TG2为反馈传输门，TG2也具有时钟信号控制端21和22。11和21输入接时钟信号(CK)，12和22输入端接反相时钟信号(CKN)。CK与CKN是反相的两个时钟信号。反馈反相器9和反相器10均是CMOS反相器类型。此CMOS类型反相器是以PMOS为负载管，NMOS为输入管。增加的降电平偏置电路16分别与触发单元7的A点和B点连接，与反馈传输电路61并联。降电平偏置电路16与反馈反相器9并联。
降电平偏置电路16主要由两个NMOS管NM1和NM2组成，且NM1与NM2相互串联，NM1和NM2均具有三端：漏端、源端、栅极。NM1的源端与NM2的漏端相连，NM2的源端接地，NM1的栅极接反馈传输电路61的输入端B，NM1的漏端接反馈传输电路61的输出端，NM2的栅极接延迟时钟信号14。此延迟时钟信号相对传输门TG1和TG2连接的时钟信号有预设时间的延迟。降电平偏置电路16的通与断受延迟时钟信号限制。
当该触发单元7接收外部数据时，图5中时钟信号输入端11和21为低电平，反相时钟信号输入端12和22为高电平，反馈传输门TG2关闭。通过对延迟时钟信号的上升和下降沿的适当控制，可以使得所增加的降电平偏置电路17的通与断均不影响触发单元接收数据。
当触发单元7传输数据时，时钟信号输入端11和21为高电平，时钟信号输入端12和22为低电平，反馈传输门TG2导通，降电平偏置电路16与反馈反相器9并联。若触发单元7满足建立时间和保持时间的时序限制，降电平偏置电路的通与断均不影响数据传输。然而当触发单元7不满足建立时间和保持时间的时序限制时，则触发单元7就会出现亚稳态，通过延时时钟信号导通降电平偏置电路。降电平偏置电路16与反馈反相器9并联的详细示意如请参阅图6。由于NM1与NM2与反馈反相器9中NMOS输入管并联，导致反馈反相器9的输入管尺寸变大，由此可降低触发单元7的B点的亚稳态电平。同时由于反馈反相器的放大作用，A点电平会下降，B点电平会上升，因而使得B点电平偏离此时亚稳态电平更大幅度，从而可以更快的速度使触发单元7的输出电位恢复到逻辑高电平。所述延迟时钟相对时钟信号1有预设时间延迟，此预设时间延迟可根据D触发器工作速度进行调整，以保证在触发单元在出现亚稳态时，降电平偏置电路可导通。
再以在触发单元上增加用于升高触发单元亚稳态电平的电平偏置电路为例。如图7所示，以在触发单元8增加升电平偏置电路为例，TG3为传输门，反馈传输电路62由反馈传输门TG4和反馈反相器17组成，反相器18输入节点为C，输出节点为D。TG3具有两个时钟信号控制端31和32，TG4为反馈传输门，具有两个时钟信号控制端41和42，31和41控制端接时钟信号(CK)与触发单元7中11和21所接时钟信号相同，32和42接反相时钟信号(CKN)与触发单元7中12和22所接时钟信号相同。反馈反相器17和反相器18均是CMOS类型反相器。C和D是触发单元8的输入和输出节点，增加的升电平偏置电路15与反馈传输电路62并联。升电平偏置电路15由两个PMOS管PM1和PM2组成，且PM1与PM2相互串联，PM1和PM2均具有三端：漏端、源端、栅极。PM2漏端与反馈传输电路62的输出端D连接，PM2的栅极与反馈传输电路62的输入端D相连，PM2的源端与PM1的漏端相连，PM2的源端接电源，PM2的栅极接延迟时钟信号19。升电平偏置电路15的通与断受延迟时钟信号限制。
当该触发单元8接收数据时，图7中时钟信号输入端11、21为低电平，反相时钟信号输入端12、22为高电平，反馈传输门TG4关闭。通过对延迟时钟信号的上升和下降沿的控制，升电平偏置电路15的通与断均不影响触发单元接收数据。
当触发单元8传输数据时，时钟信号输入端31、41为开启信号，时钟信号输入端32、42为关闭信号，反馈传输门TG4导通，升电平偏置电路与反馈反相器17并联。若触发单元8满足建立时间和保持时间的时序限制，降电平偏置电路的通与断均不影响数据传输。然而当触发单元8不满足建立时间和保持时间的时序限制时，则触发单元8就会出现亚稳态。通过延时时钟信号导通升电平偏置电路。升电平偏置电路15与反馈反相器17并联的详细示意如请参阅图8。由于PM1与PM2与反馈反相器17中PMOS负载管并联，导致反馈反相器17的输入管尺寸变大，由此可升高触发单元8的D点的亚稳态电平。同时由于反馈反相器17的放大作用，C点电平会上升，D点电平会下降，因而使得D点电平偏离此时亚稳态电平更大幅度，从而可以更快的速度使触发单元8的输出电位恢复到逻辑低电平。所述延迟时钟信号19相对时钟信号有预设时间延迟。
当触发单元7加上降电平偏置电路，同时触发单元8加上升电平偏置电路时，延时时钟信号14和延时时钟信号19可采用相对时钟信号有预设时间延迟信号即可有效排除此时D触发器出现的亚稳态。
高稳定性D触发器的结构可只将降电平偏置电路加在触发单元7或触发单元8上；或只将升电平偏置电路加在触发单元7或8上；或触发单元7加降电平偏置电路，同时触发单元8加上升电平偏置电路；或触发单元7加上升电平偏置电路，同时触发单元8加上降电平偏置电路；或触发单元7同时加上升电平偏置电路和降电平偏置电路；或触发单元8同时加上降电平偏置电路和升电平偏置电路，或两个触发单元均加降电平偏置电路；或两个触发单元均加升电平偏置电路；或一个触发单元加多个偏置电路等，以上看出电平偏置电路与触发单元可有多种组合，以上多种组合均在本发明的保护范围内。
以上这些组合需要值得注意的是不能使升电平偏置电路对触发单元亚稳态电平的上升调整与降电平偏置电路对触发单元亚稳态电平的下降调整相抵消，否则将不能起到降低D触发器亚稳态出现机率的作用，从而不能提高D触发器的稳定性。
同样，若D触发器触发单元中的反馈传输电路61或62采用如图2或图3所示结构由反馈反相器，一个PMOS管和一个NMOS管组成，所述降或升电平偏置电路同样能用于降低或升高触发单元的亚稳态输出电平。