一种差分数据读出和捕获电路，包括差分输入级电路，用于接收所述差分数据信号，并具有第一和第二输出节点。提供一种锁存单元，具有耦合的第一和第二互补输入端，以从所述各个第一和第二输出节点接收信号。选通电路响应允许信号，动态地允许或禁止时钟信号输出到差分输入级，所以可以节省在所述差分输入级的功耗。在另一实施例中，允许信号是互补时钟输入信号。
1.一种用于半导体存储器中的差分输入锁存器，包括：(a)差分输入级电路，用于接收输入数据信号对的各个信号，以在各个第一和第二输出节点上产生表示所述输入数据信号对之间的差的输出信号对；
(b)放大电路，用于在所述第一和第二输出节点上放大所述的输出信号；
(c)锁存器电路，用于锁存在所述第一和第二输出节点处的各个放大的输出信号；
(d)第一供电电压电路，用于响应于时钟输入信号，将第一电源电压提供给所述差分输入级电路；以及(e)第二供电电压电路，用于响应于时钟输入信号的互补输入，将第二电源电压提供给所述差分输入级电路。
(a)在差分输入级电路接收差分数据信号的各个信号，所述差分输入级电路具有第一和第二输出节点；
(c)将所述第一和第二输出节点处放大的信号耦合到具有第一和第二互补输入的锁存器电路上；
(d)响应于时钟输入信号，将第一电源电压提供给所述差分输入级电路；以及(e)响应于时钟输入信号的互补输入，将第二电源电压提供给所述差分输入级电路。
3.如权利要求1所述的差分输入锁存器，其特征在于所述差分输入级电路包括一对交叉耦合的N沟道晶体管，所述晶体管的源极与所述时钟输入信号的互补输入耦合以及漏极与用于接收所述输入数据信号的各个信号的其他N沟道晶体管耦合。
4.如权利要求1所述的差分输入锁存器，其特征在于所述锁存器电路包括一对交叉耦合的“与非”门。
5.一种用于半导体存储器中的差分输入锁存器，包括：(a)差分输入级电路，用于接收输入数据信号对的各个信号，以在各个第一和第二输出节点上产生表示所述输入数据信号对之间的差的输出信号对；
(b)放大电路，用于在所述第一和第二输出节点上放大所述的输出信号；
(c)锁存器电路，用于锁存在所述第一和第二输出节点处的各个放大的输出信号；
(d)第一供电电压电路，用于响应于时钟输入信号，将第一电源电压提供给所述差分输入级电路；以及(e)第二供电电压电路，用于响应于所述时钟输入信号和一启用信号两者，将第二电源电压提供给所述差分输入级电路。
6.一种在第一节点和第二节点上提供互补逻辑电平的差分输入锁存器，包括：预充电电路，用于响应在第一逻辑电平处的时钟信号或启用信号将第一节点和第二节点预充电到第一供电电压；
与第一节点和第二节点耦合的差分输入级，用于响应互补输入数据信号对将第一节点和第二节点之一耦合到第二供电电压；
锁存型放大电路，用于放大第一节点和第二节点上的电压以提供互补逻辑电平；以及启用电路，用于当时钟信号和启用信号处于与第一逻辑电平互补的第二逻辑电平处时，将第二供电电压耦合到差分输入级和锁存型放大电路。
7.如权利要求6所述的差分输入锁存器，其特征在于所述差分输入级包括：在第一节点和启用电路之间串联的第一晶体管和第二晶体管，第一晶体管具有接收所述互补输入数据信号对之一的栅极端子，而第二晶体管具有与第二节点相连的栅极端子；
在第二节点和启用电路之间串联的第三晶体管和第四晶体管，第三晶体管具有接收所述互补输入数据信号对中的另一个的栅极端子，而第四晶体管具有与第一节点相连的栅极端子。
8.如权利要求6所述的差分输入锁存器，其特征在于所述启用电路包括在锁存型放大电路和第二供电电压之间串联的第一晶体管和第二晶体管，第一晶体管的栅极端子接收时钟信号，而第二晶体管的栅极端子接收启用信号。
9.如权利要求6所述的差分输入锁存器，其特征在于所述预充电电路包括：与第一节点并联的第一晶体管对，第一晶体管对中的晶体管具有用于接收时钟信号和启用信号的栅极端子，以及与第二节点并联的第二晶体管对，第二晶体管对中的晶体管具有用于接收时钟信号和启用信号的栅极端子。
10.一种在第一节点和第二节点上提供互补逻辑电平的差分输入锁存器，包括：预充电电路，用于在预充电操作阶段期间将第一节点和第二节点预充电到第一逻辑电平；
与第一节点和第二节点耦合的数据输入电路，用于在预充电操作阶段之后的正常操作阶段，响应互补输入数据信号对改变第一节点或第二节点的电压电平；
锁存型放大电路，用于在正常操作阶段，放大第一节点和第二节点上的电压以提供互补逻辑电平；所述互补逻辑电平是第一逻辑电平和第二逻辑电平。
11.如权利要求10所述的差分输入锁存器，其特征在于当至少时钟信号处于第二逻辑电平时，所述预充电电路将与第一逻辑电平相对应的第一供电电压与第一节点和第二节点耦合。
12.如权利要求11所述的差分输入锁存器，其特征在于还包括：启用电路，用于当至少时钟信号处于第一逻辑电平时，将第二供电电压与数据输入电路和锁存型放大电路耦合。
13.如权利要求12所述的差分输入锁存器，其特征在于当时钟信号或启用信号处于第二逻辑电平时，所述预充电电路将与第一逻辑电平相对应的第一供电电压与第一节点和第二节点耦合，以及当时钟信号和启用信号处于第一逻辑电平时，所述启用电路将第二供电电压与数据输入电路和锁存型放大电路耦合。
用于半导体存储器的差分输入锁存器以及用于差分数据读
出的方法
[0001] 本申请是申请人“睦塞德技术公司”于2000年7月31日递交的申请号为00819833.0的发明名称为“用于高速存储器的同时差分数据读出和捕获的方法与装置”的专利申请的分案申请。
技术领域
[0002] 本发明涉及半导体存储器领域，特别地，本发明涉及一种用于降低高速存储器中的读操作路径延迟的系统和方法。
[0003] 技术背景
[0004] 在半导体存储器中，通常通过长数据总线将在存储阵列的位线上读出和再存入的读取数据传输到半导体存储器的输出引脚或衰减器。所述总线通过列存取装置与位线连接。这些列存储装置通常是n沟道通过晶体管。读取的数据从位线传输到总线上的延迟的降低受列存取装置的低驱动能力和数据总线干线的繁重的电容性负载的限制。列存取装置的大小与驱动受若干因素的限制。第一是需要防止位线上的过度的电容性负载，特别在DRAM的位线电容限制了读出速度的情况下更要防止上述情形。第二，需要避免当试着读数据时由于错误状态而触发读出放大器的机率，其中所述数据的值在起动列存取装置之前是数据总线初始状态的互补(complementary)值。
[0005] 为了避免数据总线上缓慢的电压转变而引起的过长的读等待时间，典型地将数据总线分组为通过各个列存取装置与各个互补位线对连接的互补对。由差分放大器(differential amplifier)(数据总线读出放大器)放大从相关位线对上读出数据而引起的数据总线对上的电压差。在具有同步接口的存储器中，在放大的读数据被传输到如图1(a)所述的输出引脚或衰减器之前，典型地由单端输入D型触发器锁存该放大的读信号。
这种方法的缺点在于：读处理过程的连续性和使用差分放大器的常规方法需要的连续时间给读操作增加了限制周期时间的、不需要的延迟，其中所述差分放大器介于数据总线对DB和 和单端输入触发器之间。鉴于上述缺点，需要加速存储器读操作。
发明内容
[0006] 本发明寻求解决同步半导体存储器的读操作中不需要存在的延迟问题。
[0007] 本发明的优点是组合了常规数据总线读出放大器的差分信号放大与D型触发器的数据捕获功能的电路单元。
[0008] 本发明的另一个优点在于：在非读取期间降低不需要的功耗。
[0009] 根据本发明，提供一种差分数据读出和捕获电路，包括：
[0010] (a)差分输入级电路，用于接收所述差分数据信号的各个信号并具有第一和第二输出节点；
[0011] (b)锁存器单元，具有耦合的第一和第二互补输入端，以从所述的各个第一和第二输出节点接收信号；和
[0012] (c)选通电路，用于响应允许信号来动态地允许和禁止时钟信号输入到所述差分输入级，因此节省了所述差分输入级的功耗。
附图说明
[0013] 根据下面参考附图的详细说明，本发明优选实施例的这些和其它特征将会变得更明确，其中
[0014] 图1a是根据已有技术的数据读出和捕获电路的示意图；
[0015] 图1b是根据本发明的数据读出和捕获电路的示意图；
[0016] 图2是单输入D型触发器的示意图；
[0017] 图3a是根据本发明实施例的差分输入触发器电路的示意图；
[0018] 图3b是根据本发明的时钟选通电路的示意图；
[0019] 图4是用于图3(b)的定时波形图；
[0020] 图5是本发明另一实施例的示意图；和
[0021] 图6a和6b是本发明另一实施例的示意图。
具体实施方式
[0022] 在下列说明中，相同的数字指示附图中相同的结构。参考图1a，示出了根据已有技术用于半导体存储器的数据输出电路100的一部分的示意图。所述输出电路包括存储单元102，该存储单元102包括通过存取晶体管106耦合到位线BLT上的存储电容器104。存取晶体管106的栅极沿着字线耦合，并被X地址解码器108产生的信号激活。位线读出放大器110耦合在互补位线对之间。存储单元102的列或位线通过各个列存取装置112与数据总线DB和 耦合。通常由来自Y地址解码器114的信号激活列存取装置112。差分输入数据总线读出放大器116的输出驱动单输入端D型触发器118，并读出数据总线DB和。触发器118具有耦合在读数据输出线上的Q输出端。数据总线读出放大器读出总线上的数据，然后，由时钟控制触发器118来锁存所述数据。
[0023] 参考图1b，示出了根据本发明实施例的数据输出电路150。在这个电路设置中，除了没有如图1a所示的独立数据总线读出放大器116和单输入端D型触发器118之外，使用了具有直接耦合到数据总线DB和 上的差分输入D+和D-的单个差分输入D型触发器300。触发器300降低不需要的读操作延迟并在空闲(非读取)周期内节省功耗。下面详细地描述触发器300。
[0024] 参考图2，示出图1a所示类型的常规D型触发器118的示意图。触发器电路118具有单个D输入端、时钟输入CLK和一对互补输出端Q和 。如图1a所示，这一D型触发器118通常与数据总线读出放大器116的输出端连接，并且包含一个与图1a的示意性读数据路径连接的输出端。在本发明的技术背景中已经讨论了这种电路设置的不利之处。触发器118具有包括一对交叉耦合的n沟道晶体管N4和N5的数据输入电路，其中通过n沟道晶体管N3将所述n沟道晶体管N4和N5的源极耦合到接地端。将各个交叉耦合的晶体管N4和N5的漏极耦合在各个输入晶体管N1和N2上，这样依次将晶体管N4和N5通过各个p沟道晶体管P1和P2耦合到电源电压VCC上。D输入端与晶体管N1的栅极耦合，而D输入端的反相输入(version)通过反相器I1与晶体管N2的栅极耦合。尽管电路118适用于单输入，但要用于差分数据输入必须修改该电路。
[0025] 因此，参考图3a，示出了根据本发明实施例的适用于差分数据输入的触发器电路300。与触发器118相同，触发器300也包含数据输入电路，所述电路包括一对交叉耦合晶体管N4和N5，通过n沟道晶体管N3将所述晶体管N4和N5的源极与接地端耦合。将各个交叉耦合的晶体管N4和N5的漏极耦合在各个输入晶体管N1和N2上，这样依次将晶体管N4和N5通过各个p沟道晶体管P1和P2耦合到电源电压VCC上。锁存型放大器电路耦合到环绕p沟道晶体管P3、P4，n沟道晶体管N6、N7和交叉耦合“与非”门电路308和310形成的节点ID和 。在电路300中，不使用图2中给晶体管N2提供输入的反相器I1，相反地，第二差分输入D-被直接提供给晶体管N2的栅极。因此，现在将互补数据输入表示为耦合在晶体管N1和N2的各个栅极上的D+和D-。此外，移走晶体管N3，并在时钟输出CLK是逻辑‘1’时增加时钟输入CLK的互补型CLKN，以提供接地电压；这通过将CLKN信号与下拉(pull down)晶体管N4和N5的漏极连接而获得。因此，为了降低不需要的功耗，当没有执行读操作时，时钟输入允许选通差分触发器300，以使之无效。这种修改也限制了对存储器的读数据输出定时的时钟的负面影响。
[0026] 现在参考图3b，示出根据本发明实施例的、存储器中与数据总线对耦合的两个差分输入D型触发器300的示意图380。如电路配置380所示，时钟选通电路382包括具有选通时钟GCLK输入和允许输入ENN的两个输入“或非”门。“或非”门的输出端与差分输入触发器300的CLKN输入端耦合(图3a所示提供给晶体管N4和N5的漏极的输入CLKN)，并且该输出的反相与触发器300的CLK输入端连接(图3a所示提供给晶体管P1和P2的栅极的输入CLK)。因此，正如图所示，时钟选通电路382有选择地使触发器300接收差分输入数据并提供单端读数据输出端RD1和RD2。
[0027] 现在参考图4，示出与时钟选通电路382和差分输入触发器300相关的时序波形。可以看出，虽然这一序列不是为实现本发明所要求的次序，示出了GCLK时钟信号的三个描述性的周期，包括“读0”，然后是“空闲”，然后是“读1”操作。在读操作期间，激活的低电平允许信号ENN信号是低电平，因此起动时钟选通电路382中的“与非”门。随着起动“与非”门，在GCLK的随后的下降沿，“与非”门的输出产生CLKN脉冲，以及时钟选通电路382的反相器的输出产生CLK脉冲。随着CLK脉冲变低，图3a的晶体管P1和P2导通，并预充电ID和 信号为高电平，同时由于CLKN为高电平，使包括晶体管N1、N2、N4、N5的输入级无效。随着在互补数据总线对上的差分电压的发展，读出到差分输入D+和D-，并由触发器
300在产生Q和 输出的CLKN的下降沿锁存所述差分输入D+和D。“空闲”周期维持ENN高电平，由此使时钟选通电路382无效，并在Q和 上维持相同的输出。当在第三周期读到“0”时，再次确定ENN信号，由此起动时钟选通电路382。与读“1”的情况类似，在CLK信号的下降沿预充电ID和 信号为高电平。然后，CLKN信号的下降沿读出并锁存依次产生触发器300的Q和 的输出的差分数据。因此，当没有执行读操作时，差分输入触发器300通过选通输入到差分触发器的时钟并禁止该时钟而降低了不必要的功耗。
[0028] 参考图5，示出了差分输入触发器电路300的另一实施例，所述触发器电路300支持有限的动态电源管理，而不使用外部时钟选通电路或互补时钟输入。在电路500中，由允许信号控制一对p沟道装置，以及附加晶体管N8与同样是被允许信号驱动的晶体管N3连接。因此，在电路500中，不使用CLKN信号。
[0029] 参考图6a和6b，示出了适用于短位线DRAM阵列的本发明的另一实施例。在这种设置中，差分输入触发器300与位线耦合，以直接地读出并捕获用于电压电平的读出的存储单元。这种配置最适用于小型存储阵列，所述的小型存储阵列的布线图规则允许触发器电路装配在位线间，或允许触发器电路交错地装配在位线之间。由于省略了所有与数据总线读出和锁存相关的控制和定时电路，这样会实现非常快的电路操作。在图6a，示出了结合常规位线读出放大器的相关的差分输入触发器300，在图6b，示出替换了常规位线读出放大器的差分输入触发器300。需要注意在图6b所示的配置中，必须将电路捕获的数据写回(或者使用正常操作电路或者使用特定目的复原电路)，以复原存储单元电压电平。当结合图6a所示的常规读出放大器而使用差分输入触发器时，该电路通过常规读出放大器允许在位线上所读的数据在全抖动电压电平的复原过程之前被捕获，或在全摆动(full swing)电压电平的复原过程中被捕获。
[0030] 本发明也适用于在同步系统中的差分干线或双干线上使用长线对传输数据的情形。包括在数字信号处理器和微处理器的数据路径中的高性能同步SRAM、具有记录的输出的其它类型的电子存储器，和长的、繁重的负载的差分或双干线数据总线。
[0031] 虽然，参考特定实施例已经描述了本发明，但是会有各种对于本领域的普通技术人员来说是显而易见的更改，而这些更改不偏离本发明所附权利要求的精神和范围。
