晶片级半导体封装及其制造方法

摘要

本发明公开了一种晶片级半导体封装及其制造方法。该晶片级半导体封装包含具有电路部的半导体芯片。结合焊垫组设置于半导体芯片内，且结合焊垫组内包括有电气上连接至电路部的电源焊垫。内部电路图案设置于结合焊垫组一侧。补充电源焊垫设置于结合焊垫组一侧，且补充电源焊垫电气上连接至该电路部分。绝缘层图案设置于该半导体芯片之上，且该绝缘层包括暴露该电源焊垫、该内部电路图案、及该补充电源焊垫的开口。再配线设置于该绝缘层图案之上，且该再配线电气上连接至该电源焊垫、内部电路图案、及补充电源焊垫中至少两个。

权利要求

1.一种晶片级半导体封装，包括：

具有电路部的半导体芯片；

设置在该半导体芯片中的结合焊垫组，该结合焊垫组包括电气上连接于该电路部的电源焊垫，其中该电源焊垫提供电源至该半导体芯片；

在由该结合焊垫组占据的位置的外部的位置设置于该半导体芯片中的内部电路图案；

在由该结合焊垫组占据的位置的外部的位置设置于该半导体芯片中的补充电源焊垫，该补充电源焊垫电气上连接于该电路部，其中该补充电源焊垫提供电源至该半导体芯片；

设置于该半导体芯片之上的绝缘层图案，该绝缘层图案具有暴露该电源焊垫、该内部电路图案、及该补充电源焊垫的开口；及设置于该绝缘层图案之上且电气上连接该电源焊垫、该内部电路图案、及该补充电源焊垫中至少两个的再配线。

2.如权利要求1所述的晶片级半导体封装，其中该半导体芯片包括多个该电源焊垫、多个该内部电路图案，及多个该补充电源焊垫。

3.如权利要求1所述的晶片级半导体封装，其中该结合焊垫组排列并设置于该半导体芯片中央部分，且该内部电路图案及该补充电源焊垫分别设置于该结合焊垫组的两侧。

4.如权利要求1所述的晶片级半导体封装，其中该再配线电气上连接于该电源焊垫及该内部电路图案。

5.如权利要求1所述的晶片级半导体封装，其中该再配线电气上连接于该电源焊垫及该补充电源焊垫。

6.如权利要求1所述的晶片级半导体封装，其中该再配线电气上连接于该补充电源焊垫及该内部电路图案。

7.如权利要求1所述的晶片级半导体封装，其中该再配线电气上连接于该电源焊垫、该补充电源焊垫、及该内部电路图案。

8.如权利要求1所述的晶片级半导体封装，其中该再配线包括球焊盘图案和附着于该球焊盘图案的焊料球。

9.如权利要求1所述的晶片级半导体封装，还包括夹在该半导体芯片和该绝缘层图案之间的保护层，该保护层包括用于暴露该结合焊垫组、该内部电路图案、及该补充电源焊垫的开口。

10.如权利要求1所述的晶片级半导体封装，还包括：设置在该半导体芯片之上的覆盖层图案，该覆盖层图案具有用于暴露该再配线的一部分的开口；

设置在该覆盖层图案之上的球焊盘图案，其中该球焊盘图案通过该开口电气上连接于该再配线；及附着于该球焊盘图案的焊料球。

11.如权利要求1所述的晶片级半导体封装，其中该再配线包括金层、铜/镍/金层、铜/金层及镍/金层至少之一。

12.一种晶片级半导体封装的制造方法，包括步骤：

提供半导体芯片，该半导体芯片包括：

结合焊垫组，包括电气上连接于该半导体芯片的电路部的位置的电源焊垫；

设置于由该结合焊垫组占据的位置的外部的位置的内部电路图案；及设置于由该结合焊垫组占据的位置的外部的位置的补充电源焊垫，该补充电源焊垫电气上连接于该电路部的位置；

在该半导体芯片之上形成绝缘层，该绝缘层具有用于暴露该补充电源焊垫、该内部电路图案、及该结合焊垫组的开口；及在该绝缘层之上形成再配线以电气上连接该电源焊垫、该内部电路图案、及该补充电源焊垫中至少两个。

13.如权利要求12所述的晶片级半导体封装的制造方法，其中具有暴露该结合焊垫组的开口的保护层图案设置于该半导体芯片之上，且该保护层图案被构图来暴露该内部电路图案和该补充电源焊垫。

14.如权利要求12所述的晶片级半导体封装的制造方法，其中该半导体芯片包括多个补充电源焊垫，且该多个补充电源焊垫设置于该结合焊垫组的两侧。

15.如权利要求12所述的晶片级半导体封装的制造方法，其中形成该再配线的步骤包括形成球焊盘图案的步骤，该球焊盘图案设置于该绝缘层之上并连接于该再配线。

16.如权利要求12所述的晶片级半导体封装的制造方法，在形成该再配线的步骤后，还包括步骤：形成覆盖该再配线并具有用于暴露该再配线的一部分的开口的覆盖层；及在该覆盖层之上形成球焊盘图案，使得该球焊盘图案通过该开口电气上连接于该再配线。

说明书

晶片级半导体封装及其制造方法

技术领域

[0001] 本发明一般涉及一种晶片级半导体封装及其制造方法。

背景技术

[0002] 近来研发工作已经得到了具有高数据集成密度且快数据处理速度的半导体芯片。这些半导体芯片必须找到途径防止具有高数据集成密度且快数据处理速度的半导体芯片运行时引起的热量产生，因为该热量引起半导体芯片性能的下降。为了防止热量产生，对最近所开发的大部分半导体芯片，都要求其应具有低电压运行特性。

[0003] 为了满足半导体芯片的低电压运行特性，半导体芯片需要有更多的电源供应焊垫。然而，半导体芯片具有有限的面积，很难形成较多数目的电源供应焊垫。而且，当半导体芯片中形成较多的电源供应焊垫时，半导体芯片的尺寸增加。

[0004] 另外，半导体芯片的内部配线用于提供电源给半导体芯片的特定部分，例如半导体芯片的边缘部分。在这种情况下，因为充足的电源不能通过半导体芯片的内部配线提供给半导体芯片的边缘部分，问题就产生了。

发明内容

[0005] 本发明的实施例涉及一种晶片级半导体封装，其能充分地提供半导体芯片所需要的电源。

[0006] 此外，本发明的实施例涉及晶片级半导体封装的制造方法。

[0007] 在一个实施例中，晶片级半导体封装包括具有电路部的半导体芯片；设置于该半导体芯片中并包括与该电路部电气上连接的电源焊垫的结合焊垫组，其中电源焊垫提供电源给半导体芯片；设置于除了由结合焊垫组占据的位置之外的位置处的半导体芯片中的内部电路图案；设置于除了由结合焊垫组占据的位置之外的位置处的半导体芯片中并与该电路部电气上连接的补充电源焊垫；设置于该半导体芯片之上的绝缘层图案，其中该绝缘层图案具有暴露电源焊垫、内部电路图案、及补充电源焊垫的开口；及设置于该绝缘层图案之上并通过该开口电气上连接于电源焊垫、该内部电路图案、及该补充电源焊垫中至少两个的再配线(redistribution)。

[0008] 该电源焊垫、该内部电路图案、及该补充电源焊垫的数目分别至少为两个。

[0009] 该结合焊垫组排列并设置于该半导体芯片的中央部分中，而该内部电路图案及该补充电源焊垫分别设置于该结合焊垫组的两侧。

[0010] 该再配线可以电气上连接于该电源焊垫及该内部电路图案。

[0011] 同样，该再配线可以电气上连接于该电源焊垫及该补充电源焊垫。

[0012] 此外，该再配线可以电气上连接于该补充电源焊垫及该内部电路图案。

[0013] 此外，该再配线可以电气上连接于该电源焊垫、该补充电源焊垫及该内部电路图案。

[0014] 该再配线含有球焊盘图案(ball land pattern)及附着于该球焊盘图案的焊料球。

[0015] 晶片级半导体封装还包括夹在半导体芯片和绝缘层图案之间的保护层；该保护层包括用于暴露结合焊垫组、内部电路图案和补充电源焊垫的开口。

[0016] 具有用于暴露再配线的一部分的开口的覆盖层图案设置在半导体芯片之上，球焊盘图案设置在覆盖层图案之上并通过该开口与再配线电气上连接，以及焊料球附着于球焊盘图案。

[0017] 该再配线含有金(Au)，铜/镍/金(Cu/Ni/Au)层、铜/金(Cu/Au)层及镍/金(Ni/Au)层至少之一。

[0018] 在另一个实施例中，晶片级半导体封装的制造方法包括的步骤有：制造半导体芯片，该半导体芯片包括具有电气上连接于电路部的第一位置的电源焊垫的结合焊垫组，设置于除了由结合焊垫组占据的位置之外的位置的内部电路图案，设置于除了由结合焊垫组占据的位置之外的位置并电气上连接于电路部的位置的补充电源焊垫；在半导体芯片之上形成绝缘层，该绝缘层具有用于暴露补充电源焊垫、内部电路图案和结合焊垫组的开口；及在绝缘层之上形成再配线，用于电气上连接该电源焊垫、该内部电路图案和该补充电源焊垫中至少两个。

[0019] 具有暴露结合焊垫组的保护层图案设置在半导体芯片之上，且该保护层图案被构图为暴露内部电路图案和补充电源焊垫。

[0020] 该补充电源焊垫设置于该结合焊垫组的两侧。

[0021] 形成该再配线的步骤包括形成球焊盘图案的步骤，该球焊盘图案设置于该绝缘层之上并连接于该再配线。

[0022] 形成该再配线的步骤之后，该方法还包括形成覆盖层的步骤，该覆盖层覆盖该再配线并具有暴露该再配线的一部分的开口；及形成设置于该覆盖层之上并电气上连接于该再配线的球焊盘图案的步骤。

附图说明

[0023] 图1为示出根据本发明的实施例的晶片级半导体封装的平面图。

[0024] 图2为沿图1中I-I’线剖取的截面图。

[0025] 图3为示出根据本发明另一个实施例的晶片级半导体封装的截面图。

[0026] 图4～图8为说明根据本发明的实施例的晶片级半导体封装制造方法的步骤的平面图及截面图。

具体实施方式

[0027] 图1为示出根据本发明的实施例的晶片级半导体封装的平面图。图2为沿图1中I-I’线段剖取的截面图。

[0028] 参照图1和2，晶片级半导体封装100包含有半导体芯片10，结合焊垫组20，内部电路图案30，补充电源焊垫40，绝缘层图案50及再配线60。

[0029] 半导体芯片10例如具有长方体的形状。具有长方体的形状的半导体芯片10具有上表面及与上表面相对的下表面。

[0030] 半导体芯片10包含有图2所示的电路部15及保护层图案18。

[0031] 电路部15包含有包括用于存储数据的晶体管及电容器的数据存储部(未图示)及用于处理数据存储部中的数据的周边部(未图示)。

[0032] 保护层图案18保护半导体芯片10免于外部冲击及振动的影响。保护层图案18可以是氧化层和/或氮化层。保护层图案18中的开口将结合焊垫组20、内部电路图案30和补充电源焊垫40(这将在后面描述)暴露到外部。

[0033] 结合焊垫组20包括：数据焊垫22，通过数据焊垫22输入或输出地址信号、数据信号及控制信号；电源焊垫24，用于运行半导体芯片10的电源被施加到电源焊垫24。在本实施例中，结合焊垫组20可以包含多个数据焊垫22及多个电源焊垫24。

[0034] 包含在结合焊垫组20中的电源焊垫24使用半导体芯片10内部的内部配线(未图示)，提供电源给图2所示的电路部15。内部配线(其与包含在结合焊垫组20中的电源焊垫24电气上连接)使用薄膜加工工艺制造，因此内部配线具有相对高的电阻。

[0035] 内部电路图案30可以设置于结合焊垫组20的一侧或两侧。例如，至少一个内部电路图案30可以设置于半导体芯片10的本体中。

[0036] 内部电路图案30电气上连接于半导体芯片10的本体的内部的电路部15，且内部电路图案30与连接于包含在结合焊垫组20中的电源焊垫24的内部电路相比，具有相对低的电阻。

[0037] 内部电路图案30(具有相对低的电阻)电气上连接于再配线60(这在后面描述)，并提供足够的电源，而不必增加包含在结合焊垫组20中的电源焊垫24的数目。

[0038] 虽然通过内部电路图案30提供给电路部15充足的电源，但是，在半导体芯片10中具有增强的数据集成密度和数据处理速度的情况，提供给特定部分例如半导体芯片10的边缘部分的电源是不足的。

[0039] 当然，可以通过增加内部电路图案30的数目或增加内部电路30的长度来提供充足的电源。然而，在设计方面，存在其中难于形成内部电路图案30的半导体芯片10的特定部分，使得难于仅使用内部电路图案30给半导体芯片10的特定部分提供充足的电源。

[0040] 补充电源焊垫40可为半导体芯片10的特定部分提供充足的电源，而仅通过内部电路图案30不能给该特定部分提供充足的电源。

[0041] 补充电源焊垫40可以设置于结合焊垫组20的一侧或两侧。例如，至少一个补充电源焊垫40可以设置于半导体芯片10的本体中。

[0042] 预定数目的补充电源焊垫40可形成于半导体芯片10的本体的预定位置(除了结合焊垫组20的位置之外)。换言之，补充电源焊垫40可自由形成于不易形成内部电路图案30的位置，因此能提供充足的电源给需要电源的电路部15。

[0043] 参照图2，绝缘层图案50设置于形成在半导体芯片10之上的保护层图案18之上。绝缘层图案50可以是例如含有有机物的有机层。

[0044] 再配线60设置于绝缘层图案50之上。再配线60可具有单层结构。例如再配线60可以为金层。作为替换，再配线60可以具有多层结构。例如再配线60可以具有铜/镍/金层(Cu/Ni/Au)、铜/金层(Cu/Au)及镍/金层(Ni/Au)之一。

[0045] 再配线60可含有种子金属图案62。可用作种子金属图案62的材料的实例包括钛、镍及钒等。

[0046] 设置于绝缘层图案50之上的再配线60电气上连接包含在结合焊垫组20中的电源焊垫24、内部电路图案30、及补充电源焊垫40中至少两个。

[0047] 例如再配线60可以电气上连接包含在结合焊垫组20中的电源焊垫24及内部电路图案30。此时，球焊盘图案(未图示)设置在电气上连接于电源焊垫24及内部电路图案30的再配线60中，并也设置于补充电源焊垫40。因此，电源独立地提供给再配线60及补充电源焊垫40。有机层图案86设置在绝缘层图案50之上以覆盖再配线60且有机层图案86具有暴露每个球焊盘图案的开口。焊料球90通过有机层图案86的开口电气上连接于球焊盘图案。附着于球焊盘图案的焊料球90电气上连接于印刷电路板(其提供电源)。

[0048] 同时，设置于绝缘层图案50之上的再配线60，可电气上连接包含在结合焊垫组20中的电源焊垫24及补充电源焊垫40。同时，球焊盘图案(未图示)设置于电气上连接至电源焊垫24与补充电源焊垫40的再配线60中，并设置于内部电路图案30。因此，电源独立地提供给再配线60及内部电路图案30。焊料球90可以附着于球焊盘图案以将印刷电路板(其提供电源)电气上连接于球焊盘图案。

[0049] 同时，设置于绝缘层图案50之上的再配线60，可电气上连接于补充电源焊垫40及内部电路图案30。同时，球焊盘图案(未图示)设置于电气上连接补充电源焊垫40及内部电路图案30的再配线60中，并也设置于包含在结合焊垫组20中的电源焊垫24。因此，电源独立地提供给再配线60及电源焊垫24。焊料球90可附着于球焊盘图案以将印刷电路板(其提供电源)电气上连接至球焊盘图案。

[0050] 同时，设置于绝缘层图案50之上的再配线60，可电气上连接于包含在结合焊垫组20中的电源焊垫24、内部电路图案30、及补充电源焊垫40。此时，球焊盘图案(未图示)设置在各个再配线60中，因此电源提供给再配线60。焊料球90可附着于球焊盘图案以将印刷电路板(其提供电源)电气上连接于球焊盘图案。

[0051] 电源施加至电气上连接至电源焊垫24、内部电路图案30、及补充电源焊垫40的再配线60。因此，足以驱动电路部15的电源能提供给半导体芯片10的本体中的电路部15。

[0052] 图3为示出根据本发明另一个实施例的晶片级半导体封装的截面图。

[0053] 参照图3，半导体芯片10可包含有覆盖层图案80、球焊盘图案85、有机层图案83、及焊料球90。

[0054] 覆盖层图案80具有暴露设置在绝缘层图案50之上的再配线60的一部分的开口。球焊盘图案85设置于覆盖层图案80和开口之上，球焊盘图案85通过该开口电气上连接于再配线60。有机层图案83设置在球焊盘图案85之上且有机层图案83具有暴露球焊盘图案85的一部分的开口。焊料球90通过有机层图案83的开口电气上连接于球焊盘图案85。

[0055] 图4至图8为说明根据本发明的实施例的晶片级半导体封装制造方法的步骤的平面图及截面图。

[0056] 图4为根据本发明的实施例的半导体芯片的平面图。图5为沿图4中II-II’线剖取的截面图。

[0057] 参照图4及图5，为了制造晶片级半导体封装，首先使用半导体器件制造工艺来制造半导体芯片10。

[0058] 在半导体器件制造工艺中，半导体芯片10形成有电路部15，其包含用于存储数据的数据存储部及用于处理数据的数据处理部。半导体芯片10也在其上中央表面形成有结合焊垫组20。结合焊垫组20包含有：数据焊垫22，通过数据焊垫22输入或输出地址信号、数据信号及控制信号；以及电源焊垫24，用于运行半导体芯片10的电源被施加给电源焊垫24。电气上连接于电路部15的内部电路图案30形成在结合焊垫组20的两侧。补充电源焊垫40也形成在结合焊垫组20的两侧。

[0059] 另外，在半导体器件制造工艺中，保护层图案18形成在半导体芯片10的上表面之上。保护层图案18可以为氧化层和/或氮化层，且保护层图案18含有选择地暴露结合焊垫组20的开口。

[0060] 半导体芯片10(其由半导体器件制造工艺制造)包含限制数目的电源焊垫24，因此难于充足地提供电源给具有增加的数据的集成密度和增加的数据处理速度的半导体芯片中的电路部15。

[0061] 图6为说明绝缘层图案形成在图5所示的保护层图案之上的截面图。

[0062] 参照图6，为了对电路部15提供充足的电源，具有暴露包含在结合焊垫组20中的数据焊垫22及电源焊垫24的开口的保护层图案18再次被构图以将内部电路图案30及补充电源焊垫40暴露到外部。该内部电路图案30及补充电源焊垫40分别电气上连接至电路部15，以便提供充足的电源给电路部15。

[0063] 将保护层图案18构图以暴露内部电路图案30及补充电源焊垫40后，绝缘层(未图示)形成在保护层图案18之上。该绝缘层例如可为有机层。

[0064] 形成绝缘层后，光致抗蚀剂图案使用光刻工艺和显影工艺形成在绝缘层之上。绝缘层利用光致抗蚀剂图案作为蚀刻掩模而被构图，以形成暴露内部电路图案30，补充电源焊垫40，及结合焊垫组20的绝缘层图案50。

[0065] 图7为说明在绝缘层图案之上形成种子金属层的截面图。

[0066] 参照图7，形成绝缘层图案50后，具有相对薄的厚度的种子金属层64形成在绝缘层图案50之上。可用作种子金属图案62的材料的实例包含钛，镍，及钒等。

[0067] 形成种子金属层64后，在种子金属层64之上形成光致抗蚀剂图案66。光致抗蚀剂图案66含有用于暴露种子金属层64的一部分的开口68。

[0068] 光致抗蚀剂图案66的开口68，可以具有例如在将电源焊垫24连接于内部电路图案30的区域中延伸的线形状。

[0069] 另外，光致抗蚀剂图案66的开口68，可以具有例如在将电源焊垫24连接至补充电源焊垫40的区域中延伸的线形状。

[0070] 另外，光致抗蚀剂图案66的开口68，可以具有例如在将补充电源焊垫40连接至内部电路图案30的区域中延伸的线形状。

[0071] 另外，光致抗蚀剂图案66的开口68，可以具有例如在连接电源焊垫24、补充电源焊垫40、及内部电路图案30的区域中延伸的线形状。

[0072] 图8为说明根据本发明的实施例的再配线的截面图。

[0073] 参照图8，具有开口68的光致抗蚀剂图案66形成在种子金属层64之上后，利用种子金属层64进行镀覆工艺，因此再配线60形成于种子金属层64之上。

[0074] 在本实施例中，再配线60可电气上连接电源焊垫24及内部电路图案30。作为替换，再配线60可电气上连接电源焊垫24及补充电源焊垫40。作为替换，再配线60可电气上连接补充电源焊垫40及内部电路图案30。作为替换，再配线60可电气上连接电源焊垫24、补充电源焊垫40、及内部电路图案30。

[0075] 同时，当形成再配线60时，球焊盘图案(未图示)可在与再配线60的同一平面上形成。要提供给电路部15的电源通过球焊盘图案提供。

[0076] 再配线60形成在绝缘层图案50之上后，从种子金属层64除去光致抗蚀剂图案66，且种子金属层64利用再配线60作为蚀刻掩模进行构图，因此种子金属图案62形成于再配线60之下。

[0077] 再配线60形成在绝缘层图案50之上后，具有开口的有机层图案63形成在绝缘层图案50之上，该开口暴露再配线60的球焊盘图案，且然后焊料球65可通过有机层图案63的开口电气上连接于球焊盘图案。

[0078] 另外，如图3所示，可以形成暴露再配线60的一部分的覆盖层图案80。球焊盘图案85可以形成在该覆盖层图案80之上，且然后焊料球可附着于球焊盘图案85。

[0079] 从上述说明可以清楚的是，本发明具有满足半导体芯片的低电压运行特性的优点，同时提供充足的电源到半导体芯片。而且，本发明又大大提高半导体芯片的性能。虽然，本发明的特定实施例已为说明性的目的进行了描述，但本领域的技术人员应理解各种修改、添加和替换是可以的，只要不偏离所附的权利要求中揭示的本发明的范围和精神。

[0080] 本发明专利申请要求于2007年11月30日提交的韩国专利申请第10-2007-0123755号的优先权，将其全部内容引用结合于此。