本发明是一种静电放电防护半导体装置，至少包括一高电压寄生硅控整流器及一二极管。高电压硅控整流器包括阳极与阴极，且高电压硅控整流器的阴极是接地。二极管是以串联方式耦接至高电压硅控整流器且亦包括阳极与阴极。二极管的阳极耦接至高电压硅控整流器的阳极，且二极管的阴极耦接至施加有正电压的一端子。二极管具有一第二导电态区域，且该区域具有数个彼此相隔的长条或小区块导电态区域。所述小区块可为任何形状并规则或随机地排列。
1.一种静电放电防护半导体装置，其特征在于，包括：
多个第一及第二导电态掺杂区域，交错且连续地形成于第一导电态的一第一阱中，该寄生硅控整流器的第一阱中的第二导电态掺杂区域彼此耦接；及一第二导电态掺杂区域，是接地并配置于两个第一导电态掺杂区域之间，三个掺杂区域是与该第一阱相隔并形成于第二导电态的一基板中，与该第一阱相隔的寄生硅控整流器的第一导电态掺杂区域彼此耦接；以及一二极管，形成于第二导电态的该基板中并以串联方式耦接至该寄生硅控整流器，该二极管包括：一第二导电态区域，形成于第一导电态的一第二阱中且耦接至该第一阱中的所述第一导电态掺杂区域之一；及一第一导电态掺杂区域，形成于第一导电态的该第二阱中且与该第二导电态区域相隔，其中该二极管的第一导电态掺杂区连接至施加有一正电压的一端子。
2.根据权利要求1所述的静电放电防护半导体装置，其特征在于，该二极管的该第二导电态区域包括彼此相隔的多个长条，所述长条共同耦接至该第一阱中的所述第一导电态掺杂区域之一。
3.根据权利要求1所述的静电放电防护半导体装置，其特征在于，该二极管的该第二导电态区域包括彼此相隔的多个小区块，且所述小区块共同耦接至该第一阱中的所述第一导电态掺杂区域之一。
4.根据权利要求3所述的静电放电防护半导体装置，其特征在于，每一所述小区块具有一矩形剖面。
5.根据权利要求3所述的静电放电防护半导体装置，其特征在于，每一所述小区块具有一菱形剖面。
6.根据权利要求3所述的静电放电防护半导体装置，其特征在于，每一所述小区块具有一圆形剖面。
7.根据权利要求3所述的静电放电防护半导体装置，其特征在于，所述小区块排列为一矩阵。
8.根据权利要求3所述的静电放电防护半导体装置，其特征在于，所述小区块排列为一棋盘状图案。
9.根据权利要求3所述的静电放电防护半导体装置，其特征在于，所述小区块排列为一蜂巢状图案。
10.根据权利要求3所述的静电放电防护半导体装置，其特征在于所述小区块是分布为一细胞状图案。
11.根据权利要求3所述的静电放电防护半导体装置，其特征在于，所述小区块排列为平行的多行。
12.根据权利要求11所述的静电放电防护半导体装置，其特征在于，所述行中每一行的所述小区块是与相邻该行的所述小区块交错配置。
13.根据权利要求11所述的静电放电防护半导体装置，其特征在于，所述行中每一行的所述小区块是彼此邻接。
14.根据权利要求11所述的静电放电防护半导体装置，其特征在于，所述行中每一行的所述小区块是彼此分隔。
15.根据权利要求11所述的静电放电防护半导体装置，其特征在于，该第一及该第二导电态分别为N型导电态及P型导电态。
16.一种静电放电防护半导体装置，其特征在于，包括：
多个N型及P型掺杂区域，交错且连续地形成于一第一N型阱中，该高压电硅控整流器的第一N型阱中的P型掺杂区域彼此耦接；
一P型掺杂区域，配置于两个N型掺杂区域之间，且三个掺杂区域是与该第一阱相隔且形成于一P型基板中，该P型掺杂区域耦接至接地端，第一N型阱外的该高压电硅控整流器的N型掺杂区域彼此耦接；
一二极管，包括形成于一第二N型阱中的一P型区及一N型掺杂区域，该二极管的P型区耦接至该高电压硅控整流器的第一阱中的N型掺杂区域之一；该二极管的N型掺杂区域是形成于该第二N型阱中且与该P型区相隔，并且连接至施加有一正电压的一端子。
17.根据权利要求16所述的静电放电防护半导体装置，其特征在于，该二极管的P型区包括彼此相隔的多个P型条，且所述P型条是共同耦接至该第一N型阱中的N型掺杂区域之一。
18.根据权利要求16所述的静电放电防护半导体装置，其特征在于，该二极管的P型区包括多个彼此相隔的P型小区块，且所述P型小区块共同耦接至该第一N型阱中的所述N型掺杂区域之一。
19.根据权利要求18所述的静电放电防护半导体装置，其特征在于，每一所述P型小区块具有一矩形剖面。
20.根据权利要求18所述的静电放电防护半导体装置，其特征在于，每一所述P型小区块具有一菱形剖面。
21.根据权利要求18所述的静电放电防护半导体装置，其特征在于，每一所述P型小区块具有一圆形剖面。
22.根据权利要求18所述的静电放电防护半导体装置，其特征在于，所述P型小区块排列为一矩形。
23.根据权利要求18所述的静电放电防护半导体装置，其特征在于，所述P型小区块排列为一棋盘状图案。
24.根据权利要求18所述的静电放电防护半导体装置，其特征在于，所述P型小区块排列为一蜂巢状图案。
25.根据权利要求18所述的静电放电防护半导体装置，其特征在于，所述P型小区块分布为一细胞状图案。
26.根据权利要求18所述的静电放电防护半导体装置，其特征在于，所述P型小区块排列为平行的多行。
27.根据权利要求26所述的静电放电防护半导体装置，其特征在于，所述行中每一行的所述P型小区块是与相邻该行的所述小区块交错配置。
28.根据权利要求26所述的静电放电防护半导体装置，其特征在于，所述行中每一行的所述P型小区块是彼此邻接。
29.根据权利要求26所述的静电放电防护半导体装置，其特征在于，所述行中每一行的所述P型小区块是彼此相隔。
30.根据权利要求17～29之任意一项所述的静电放电防护半导体装置，其特征在于，所述高电压硅控整流器的高电压为超过30伏特。
静电放电防护半导体装置
技术领域
[0001] 本发明有关一种静电放电防护半导体装置，且特别是有关一种用以保护于高电压下操作的电子设备的集成电路的静电放电防护半导体装置。
背景技术
[0002] 一般来说，集成电路(integrated circuits，ICs)非常容易受静电放电(electrostaticdischarge，ESD)的影响而受损，例如是电子设备中的高压瞬变。在某些电子设备中，高压瞬变可能具有正值及/或负值的尖峰，范围由数百伏特至数千伏特(静电压)，且时间长达数微秒。高电压静电放电瞬变可能由使用者的静电放电所造成，例如是由摩擦力或感应并接触集成电路(例如是设备控制)的端子或电路的设备机壳所造成。因此，由于疏忽所造成的静电电压可能导致输入晶体管的毁损。
[0003] 集成电路通常都需要静电放电防护设计以保护内部的电子组件。一种典型的静电放电防护是将寄生硅控整流器(silicon controlled rectifier，SCR)连接至输入晶体管的栅极。硅控整流器通常是做为高效静电放电防护箝，且硅控整流器防护结构已于美国专利字号4,400,711、4,405,933、4,631，567及4,692,781中所揭露。这些硅控整流器防护结构主要的优点为具有吸收高能量的能力。
[0004] 高电压硅控整流器(high-voltage silicon controlled rectifier，HVSCR)是用以保护电子设备的集成电路于高电压(例如是30伏特或是更高的电压)下操作而不受损害。图1绘示高电压硅控整流器的典型电流-电压曲线。图1中，点A代表崩溃电压(breakdown voltage)，点B代表保持电压(holding voltage)。然而，在一些特定的应用中，例如在高电压下操作的电子设备，需使用具有较高崩溃电压及保持电压的静电放电防护装置，方能适当地发挥其防护效果。
发明内容
[0005] 本发明的目的是提供一种静电放电防护半导体装置，特别可对于高电压下操作的电子设备的集成电路的装置进行有效的保护。
[0006] 本发明的一一方面提供一种静电放电防护装置。此装置至少包括一高电压寄生硅控整流器(high-voltage parasite silicon controlled rectifier，HVSCR)及一二极管。高电压硅控整流器具有阳极及阴极，且高电压硅控整流器的阴极接地。以串联方式耦接至高电压硅控整流器的二极管亦具有阳极与阴极。二极管的阳极耦接至高电压硅控整流器的阳极，且二极管的阴极耦接至一施加有正电压的端子。
[0007] 本发明提供另一种静电放电防护半导体装置，包括一寄生硅控整流器及一二极管，形成于第二导电态基板中，且二极管以串联方式耦接至硅控整流器。硅控整流器至少包括数个第一及第二导电态掺杂区域，所述第一及第二导电态掺杂区域是交错且连续地形成于第一导电态的第一阱中。第二导电态掺杂区域接地，且配置于两个第一导电态掺杂区域之间。三个掺杂区域是与第一阱相隔且形成于第二导电态基板中。二极管包括第二导电态区域及第一导电态掺杂区域。第二导电态区域形成于第一导电态的第二阱中，且第二导电态区域耦接至第一阱中的第一导电态掺杂区域之一。此外，二极管的第一导电态掺杂区域形成于第一导电态的第二阱中且与第二导电态区域相隔。第一导电态掺杂区域连接至一施加有正电压的端子。在实施例中，第一及第二导电态可为N型及P型。
[0008] 此外，在实施例中，二极管的第二导电态区域可建构成具有彼此相隔的多个长条或小区块。所述小区块可为任意形状且规则地或随机地排列。
附图说明
[0009] 为让本发明的上述内容能更明显易懂，下面将配合附图对本发明的较佳实施例作详细说明，其中：
[0010] 图1绘示高电压硅控整流器的典型电流-电压曲线；
[0011] 图2绘示本发明的静电放电防护半导体装置；
[0012] 图3A绘示根据本发明的第一实施例的静电放电防护半导体装置的俯视图；
[0013] 图3B绘示图3A的半导体装置沿着剖面线3A-3A的剖面图；
[0014] 图4绘示根据本发明的第一实施例的静电放电防护半导体装置的特性曲线，此装置包括高电压硅控整流器及二极管，且二极管包括数个正P型条；
[0015] 图5绘示本发明的第二实施例的静电放电防护半导体装置的俯视图；
[0016] 图6绘示图5中的本发明的第二实施例的静电放电防护半导体装置的特性曲线，此装置包括高电压硅控整流器及二极管，且二极管包括数个具有矩形剖面的正P型小区块；
[0017] 图7绘示依照本发明的第二实施例的另一种静电放电防护半导体装置的俯视图；
[0018] 图8绘示依照本发明的第二实施例的另一种静电放电防护半导体装置的俯视图；
[0019] 图9绘示依照本发明的第二实施例的另一种静电放电防护半导体装置的俯视图；以及
[0020] 图10绘示依照本发明的第二实施例的另一种静电放电防护半导体装置的俯视图。
具体实施方式
[0021] 本发明提供的静电放电(electrostatic discharge，ESD)防护半导体装置适合用以保护于高电压下操作的电子设备的集成电路。图2绘示本发明的静电放电防护半导体装置。静电放电防护半导体装置10至少包括一高电压寄生硅控整流器(high-voltage parasite silicon controlled rectifier)11及一二极管12。二极管12的阴极121耦接至施加有高电压的端子14，且二极管12的阳极123耦接至高电压硅控整流器11的阳极112。高电压硅控整流器11的阴极114耦接至没有施加电压的接地端子16。与使用单独的高电压硅控整流器的静电放电防护装置相较，本发明的半导体装置10(亦即包括高电压硅控整流器及二极管)的崩溃电压(breakdownvoltage)及保持电压(holding voltage)有显著的增加，且半导体装置10可适当地做为于高电压(例如是超过30伏特)下操作的电子设备的防护装置。
[0022] 以下提供二实施例以说明本发明的静电放电防护半导体装置。所述实施例说明二极管及高电压硅控整流器之间的电子连接。此外，所述实施例亦说明本发明的二极管结构的不同的可实施设计。然而，此处揭露的实施例是用以说明本发明，而非用以限制本发明的范围。
[0023] 再者，本发明所属技术领域中具有通常知识者当可明白本发明的基本的技术，例如是P型阱、P型区域、N型阱、N型区域、深N型阱及N型埋藏层(buried layer)等的形成，因而不详细叙述。此外，本发明所属技术领域中具有通常知识者当可明白所述实施例及附图中的高电压硅控整流器的结构在本发明的精神下可稍做修改。因此，附图及说明是视为说明之用，而非限制本发明的范围。用以说明本发明的所述实施例及应用的附图仅绘示主要的特征元件，以避免混淆本发明。
[0024] 第一实施例
[0025] 图3A绘示根据本发明的第一实施例的静电放电防护半导体装置之俯视图。图3B绘示图3A的半导体装置沿着剖面线3A-3A的剖面图。
[0026] 如图3A所示，高电压硅控整流器31耦接于二极管32。一般来说，二极管包括形成于一正N型阱中的一正P型区，且正P型区及正N型阱间的接口会发生接面崩溃(junction breakdown)。此外，接面崩溃首先发生于正P型区及正N型阱间的接口的边缘(由于尖端放电效应)。因此，为了增加边缘数目，本发明的第一实施例的二极管32的正P型区是设计为数个正P型条323，且所述正P型条是彼此相隔并实质上平行设置。对每一个正P型条323而言，接面崩溃首先发生在靠近区域323a的边缘，区域323a是围绕正P型条323的两端。
[0027] 图3B绘示图3A的半导体装置沿着剖面线3A-3A的剖面图。如图3B所示，静电放电防护半导体装置至少包括形成于基板30中的高电压硅控整流器31及二极管32。
[0028] 高电压硅控整流器31至少包括数个第一导电态掺杂区域(first conductivitytype doping region)(312a/312b/312c)及第二导电态掺杂区域(second conductivitytype doping region)(313a/313b)，第一导电态掺杂区域及第二导电态掺杂区域是交错且连续地形成于第一导电态的第一阱311中。另外，高电压硅控整流器的第一阱311中的第二导电态掺杂区域(313a/313b)彼此耦接。高电压硅控整流器31还包括第二导电态掺杂区域315，且第二导电态掺杂区域315是连接至接地端子及两个第一导电态掺杂区域(317a/317b)。其中第二导电态掺杂区域315是配置于第一导电态掺杂区域317a及317b之间。高电压硅控整流器31的第一导电态掺杂区域317a及317b是与第一阱311相隔，且第一导电态掺杂区域317a及317b是彼此耦接。形成于基板30中的掺杂区域315、317a及317b是相隔于第一阱311，并位于第一阱311之外。
[0029] 本发明的第一导电态及第二导电态分别为N型及P型。因此，第一阱311是N型阱，掺杂区域312a、312b、312c、317a及317b为正N型区域，且掺杂区域313a、313b及315为正P型区域。本实施例的基板30是第二导电态，也就是P型(以下称P型基板)。
[0030] 二极管32是形成于P型基板30中且以串联方式耦接于高电压硅控整流器31。二极管32具有形成于第一导电态(亦即N型)的第二阱321中的第二导电态区域(亦即P型)，且第二导电态区域耦接至第一阱311中的第一导电态掺杂区域(312a/312b/312c)之一。根据第一实施例，二极管32的第二导电态区域包括数个正P型条323以产生更多接面崩溃边缘，且所述正P型条323并非连续形成。每一个正P型条323电性连接至一端子T，且端子T耦接至第一阱311中的第一导电态掺杂区域312b。
[0031] 图4绘示根据本发明的第一实施例的静电放电防护半导体装置的特性曲线，此装置包括高电压硅控整流器及二极管，且二极管包括数个正P型条。图4中，点C代表崩溃电压，点D代表保持电压。此外，半导体装置的保持电流(holdingcurrent)是根据L1线的斜率所决定的。与仅使用高电压硅控整流器做为防护的静电放电装置相较，第二实施例的半导体装置(亦即高电压硅控整流器及二极管)的崩溃电压及保持电压较高，使得此装置适合做为于高电压下操作的电子设备的防护装置。
[0032] 第二实施例
[0033] 图5绘示本发明的第二实施例的静电放电防护半导体装置的俯视图。图5的半导体装置沿着剖面线5-5的剖面图是与图3B相同。第二实施例的半导体装置是相似于第一实施例的半导体装置。请同时参照图3B及相关图式以了解装置结构的详细说明。第一实施例及第二实施例的结构差异在于二极管的第二导电态区域的设计。
[0034] 第一实施例中，半导体32的第二导电态区域形成为数个长条，例如是如图3A所示的正P型条323。第二实施例中，半导体52的第二导电态区域可形成数个彼此相隔的小区块(例如是具有正方形剖面的区块521)。其中小区块共同耦接至第一阱中的第一导电态掺杂区域(例如是第一阱311中的区域312b)。第二实施例中，所述小区块可为任何形状且为规则或随机地排列。可了解的是，其形状及排列方式可依照实施的应用及工艺能力而修改。
[0035] 如图5所示，每一个小区块521(正P型区块)具有矩形剖面，且实质上为正方形剖面。此外，小区块521排列为矩阵。
[0036] 根据第二实施例，二极管52的第二导电态区域包括数个小区块521，用以形成更多数量的接面崩溃边缘。
[0037] 为了增加接面崩溃边缘的数量，本发明的第二实施例的二极管52的正P型区设计为数个正P型小区块521。所述正P型小区块521是彼此相隔。接面崩溃首先发生于靠近区域521R的边缘，且区域521R是包围正P型小区块521的四边。与正P型条(图3A)的设计相较，正P型小区块521可大幅增加接面崩溃面积(即小区块521四个边都可迅诉产生接面崩溃)，因而减少二极管的阻抗。具有低阻抗的静电放电防护半导体装置可具有相当的竞争力。
[0038] 图6绘示图5中的本发明的第二实施例的静电放电防护半导体装置的特性曲线。此装置包括高电压硅控整流器及二极管，且二极管包括数个具有正方形剖面的正P型小区块。图6中，点E代表崩溃电压，点F代表保持电压。此外，半导体装置的保持电流是根据L2线的斜率所决定的。L2线的斜率代表二极管及高电压硅控整流器的总阻抗。
[0039] 请参照图4及图6。与第一实施例(二极管32的正P型条323)的静电放电装置相较，第二实施例(二极管52的正P型小区块521)的静电放电装置的崩溃电压及保持电压的值较高，因此第二实施例的装置适合做为于高电压下操作的电子设备的防护装置。由于第二实施例的装置具有较大的接面崩溃面积(亦即具有更多接近区域521R的边缘)，因而降低了二极管的阻抗，使得L2线的斜率大于L1线的斜率。因此，第二实施例的半导体装置的保持电流高于第一实施例的半导体装置的保持电流。在实际应用时，如此具有高保持电流的静电放电防护半导体装置，其保持电流是较佳地超过内部/外部电流能力(current source capability)，以达到优良的静电放电防护效果。
[0040] 二极管52的做为第二导电态区域的正P型小区块的其它种可实施的形状及排列方式是绘示于图7至图10。然而，本发明并不以此为限。本发明所属技术领域中具有通常知识者当可更动本发明所揭露的小区块的形状或排列方式。
[0041] 图7绘示依照本发明的第二实施例的静电放电防护半导体装置的俯视图。如图7所示，二极管包括数个具有实质上为正方形剖面形状的第二导电态(例如是正P型)小区块621(形成于第二阱321中)，且小区块621排列为平行的数行。每一行/列的正P型小区块621是彼此相隔，且相邻行/列的正P型小区块621亦彼此相隔。每一个正P型小区块621是类似岛状，不与其它区块相连。
[0042] 图8绘示依照本发明的第二实施例的另一种静电放电防护半导体装置的俯视图。如图8所示，二极管包括具有实质上为正方形的剖面形状的正P型小区块721(形成于第二阱321中)，且正P型小区块721是排列为平行的数行。每一行的正P型小区块721彼此相隔，且相邻行的正P型小区块721是彼此相隔。此外，每一行的正P型小区块721与相邻行的正P型小区块是实质上交错排列，且正P型小区块721的角落可与其它区块相接。如图
8所示，所述小区块是排列为棋盘状图案。
[0043] 图9绘示依照本发明的第二实施例的另一种静电放电防护半导体装置的俯视图。如图9所示，二极管包括具有实质上为正方形的剖面形状的正P型小区块821(形成于第二阱321中)，且正P型小区块821排列为平行的数行。每一行的正P型小区块821彼此邻接，且相邻行的正P型小区块821是彼此相隔。此外，每一行的正P型小区块821与相邻行的正P型小区块是实质上交错排列。
[0044] 图10绘示依照本发明的第二实施例的另一种静电放电防护半导体装置的俯视图。如图10所示，二极管包括具有数个剖面形状实质上为菱形的正P型小区块921(形成于第二阱321中)。正P型小区块921排列为平行的数行。每一行的正P型小区块921是彼此相隔，且相邻行的正P型小区块921亦彼此相隔。此外，每一行的正P型小区块921与相邻行的正P型小区块是实质上交错排列。
[0045] 除了图3A、图5及图7至图10的图案之外，第二实施例的小区块亦可排列为蜂巢状、细胞状或其它可实施的图案。再者，小区块可具有不同的剖面形状，例如是圆形剖面、蜂巢状剖面或其它种几何形状的剖面。所述实施例与此处揭露的内容仅为说明之用，而非用以限制本发明的范围。
[0046] 根据上面的叙述，本发明的静电放电防护半导体装置至少包括一高电压寄生硅控整流器及一二极管，且此静电放电防护半导体装置具有高崩溃电压及高保持电压，使得此装置适合用以保护于高电压下操作的电子设备的集成电路。此外，本发明的装置的二极管的正P型区可较佳地为形成于N型阱中的数个正P型条或正P型小区块，用以大幅增加接面崩溃边缘的数量。当接面崩溃边缘的数量越多时，静电放电防护半导体装置的阻抗越低。
[0047] 综上所述，虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种等同的改变或替换。因此，本发明的保护范围当视后附的本申请权利要求范围所界定的为准。
