用于小线宽和下降的线宽的JFET的可扩展工艺和结构

摘要

一种用于形成具有45纳米或更小线宽的常闭型JFET的可扩展器件结构和工艺。通过在衬底上形成一层厚度小于1000埃优选地为500埃或更小的氧化物而形成到源极区域、漏极区域和栅极区域的接触。在氧化物上形成氮化层，并且蚀刻用于源极、漏极和栅极接触的孔。然后沉积一层多晶硅从而填充所述孔，并且所述多晶硅被抛光到使其与氮化层平齐。然后向多晶硅接触注入所需要的晶体管的沟道类型所需要的杂质，并且所述杂质被置入到半导体衬底之下，从而形成源极区域、漏极区域和栅极区域。

权利要求

1.一种用于形成结型场效应晶体管的方法，包括在半导体衬底上形成绝缘材料层；

在所述绝缘材料层的表面上形成氮化物层；

在所述绝缘材料层和所述氮化物层中蚀刻孔从而限定用于源极、漏极和栅极的区域；

沉积未掺杂的多晶硅以填充所述孔；和

抛光所述多晶硅，使得其与所述氮化物层的表面平齐。

2.如权利要求1所述的方法，还包括在用于所述源极和所述漏极的所述孔中掺杂多晶硅，以形成第一导电类型。

3.如权利要求2所述的方法，还包括在用于所述栅极的所述孔中掺杂多晶硅，以形成第二导电类型。

4.如权利要求3所述的方法，还包括：将杂质从所述源极置入到所述衬底中以形成源极区域；

将杂质从所述漏极置入到所述衬底中以形成漏极区域；和将杂质从所述栅极置入到所述衬底中以形成栅极区域。

5.如权利要求1所述的方法，其中，所述绝缘材料包括低介电常数材料。

6.如权利要求1所述的方法，其中，所述绝缘材料包括氧化物。

7.如权利要求1所述的方法，还包括在形成所述绝缘材料层之前在所述半导体衬底的活性区外形成不同的氮化物层。

8.如权利要求1所述的方法，还包括在蚀刻孔之前形成光刻胶掩模，该光刻胶掩模限定用于所述源极、漏极和栅极的区域。

9.如权利要求1所述的方法，还包括在掺杂用于所述源极和所述漏极的多晶硅之前形成光刻胶掩模以覆盖用于所述栅极的多晶硅。

10.如权利要求3所述的方法，还包括在掺杂用于所述栅极的多晶硅之前形成光刻胶掩模以覆盖用于所述源极和所述漏极的多晶硅。

11.如权利要求1所述的方法，其中，所述绝缘材料层的深度为50纳米。

12.如权利要求1所述的方法，其中，所述氮化物层的深度为10纳米。

13.如权利要求1所述的方法，其中，抛光的所述多晶硅厚度按比例减小到为所述绝缘材料层的厚度。

14.如权利要求7所述的方法，其中，所述不同的氮化物层停止所述绝缘材料的蚀刻，使得在所述孔的位置处，蚀刻不会进行到所述半导体衬底的表面之下。

15.如权利要求4所述的方法，还包括在多晶硅源极、漏极和栅极上形成硅化物层。

16.一种结型场效应晶体管，包括：

源极区域，其形成于半导体衬底中并具有第一导电类型；

漏极区域，其形成于所述半导体衬底中并具有所述第一导电类型；

沟道区域，其形成于所述半导体衬底中并具有所述第一导电类型；

栅极区域，其形成于所述半导体衬底中并具有所述第二导电类型；

绝缘材料层，其形成于所述半导体衬底中；

氮化物层，其形成在所述绝缘材料上并在所述绝缘材料层和所述氮化物层中在所述源极区域、漏极区域和栅极区域的位置上具有孔；

源极，其形成于与所述源极区域相邻上方的孔中；

漏极，其形成于与所述漏极区域相邻的孔中；和栅极，其形成于与所述栅极区域相邻的孔中；

其中，所述源极、漏极和栅极与所述氮化物层的表面平齐。

17.如权利要求16所述的结型场效应晶体管，其中，所述源极和所述漏极包括掺杂为第一导电类型的多晶硅。

18.如权利要求17所述的结型场效应晶体管，其中，所述栅极包括掺杂为第二导电类型的多晶硅。

19.如权利要求16所述的结型场效应晶体管，其中，所述绝缘材料包括低介电常数材料。

20.如权利要求16所述的结型场效应晶体管，其中，所述绝缘材料包括氧化物。

21.如权利要求16所述的结型场效应晶体管，在所述绝缘材料层和所述半导体衬底之间还包括氮化物层。

22.如权利要求16所述的结型场效应晶体管，其中，所述绝缘材料层的深度为50纳米。

23.如权利要求16所述的结型场效应晶体管，其中，所述氮化物层的深度为10纳米。

24.如权利要求16所述的结型场效应晶体管，在所述半导体衬底的活性区外还包括不同的氮化物层。

25.如权利要求24所述的结型场效应晶体管，其中，所述不同的氮化物层防止在所述孔的位置过度蚀刻到所述半导体衬底的表面之下。

说明书

用于小线宽和下降的线宽的JFET的可扩展工艺和结构

技术领域

[0001] 本发明涉及制造非常小的线宽的JFET(结型场效应晶体管)的器件结构和方法，其可以克服由于小线宽引起的某种工艺问题。

背景技术

[0002] 由于线宽稳定地下降到亚微米范围(现在的线宽是45纳米(NM)或0.045微米，其-6中1微米是10 米，1纳米是10埃)，CMOS、NMOS和PMOS电路上的所有结构——包括氧化物栅极氧化物的厚度都在下降。随着线宽下降，电压必须降低以避免击穿。线宽下降意味着氧化物栅极氧化物的厚度也必须减小，从而能够在低电压的情况下获得足以在MOS器件中引起沟道反型的电场强度。下降的氧化物栅极氧化物的厚度引起漏电流，这增大了CMOS电路和所有其它MOS电路中的功耗。不会引起漏电流的氧化物栅极氧化物的厚度的极限值是约50纳米，现有技术的45纳米线宽已经达到了这个极限值。

[0003] 在1微米的线宽时，一平方厘米集成电路的功耗是5瓦。当线宽下降到45纳米时，同样尺寸的芯片的功耗将会上升到1000瓦。这可能会破坏未合适冷却的集成电路，并且这对于例如膝上型电脑、移动电话等便携式器件明显是无法接受的。这种功耗使得设计工艺极为复杂，因为需要其它电路以使得冗余晶体管休眠从而使其不会漏电流。这种功耗仅仅是下降的线宽所引起的问题之一。

[0004] 现有技术中结型场效应晶体管可追溯到二十世纪五十年代时它们首次提出的时候。从那时起，它们已经出现在多部著作中，例如西门·泽(Simon Sze)的“Physics of Semiconductor Devices”和安迪·格娄福(Andy Grove)的“Physics and Technology of Semiconductor Devices”。结型场效应器件在元素半导体和化合物半导体中都进行了报道。已经报道了以下多种具有结型场效应晶体管的电路：

[0005] 1)Nanver and Goudena， ＂ Design Considerations for Integrated High-Frequency P-Channel JFETs＂，IEEE Transactions Electron Devices，VoI；.35，No.11，1988，pp.1924-1933.

[0006] 2)Ozawa，＂ Electrical Properties of a Triode Like Silicon Vertical ChannelJFET ＂，IEEE Transactions Electron Devices Vol.ED-27，No.11，1980，pp.2115-2123.

[0007] 3)H.Takanagi and G.Kano， ＂ Complementary JFETNegative-ResistanceDevices＂，IEEE Journal of Solid State Circuits，Vol.SC-10，No.6，December1975，pp.509-515.

[0008] 4)A.Hamade and J.Albarran， ＂ A JFET/Bipolar Eight-Channel AnalogMultiplexer ＂，IEEE Journal of Solid State Circuits，Vol.SC-16，No.6，December 1978.

[0009] 5)K.Lehovec and R.Zuleeg， ＂ Analysis of GaAs FET ′ s for IntegratedLogic＂，IEEE Transaction on Electron Devices，Vol.ED-27，No.6，June1980.

[0010] 此外，R.Zuleeg在1985年8月4日出版的名为“Complimentary GaAsLogic”的报告在此也作为现有技术引入。

[0011] 传统的N-沟道(channel)JFET的代表性结构在图1中示出。该JFET形成于N型衬底10中并被包括在P阱(well)区域12中。以14示出的JFET的主体是N型扩散区，其包括源极区域16、沟道区域18和漏极区域20。栅极区域22是扩散到衬底中形成的P型扩散区。到源极区域、漏极区域和栅极区域的接触示出为24、26和28，到这些接触的连接是示出为30、32和34的金属结构。JFET的临界尺寸是示出为38的栅极长度。该临界尺寸由以36标出的最小接触孔径加上确保栅极区域围绕栅极接触所需要的必需的重叠来确定。栅极长度38明显大于最小孔径。现有技术中JFET的这种结构特征限制了这些器件的性能，因为沟道长度明显大于最小的特征尺寸。此外，栅极扩散区的竖直侧壁40和42到源极区域和漏极区域的电容分别也相当大。栅极-漏极侧壁电容形成本领域技术人员所公知的密勒电容，并明显地限制了器件在高频时的性能。

[0012] 图1的JFET的另一问题是其为常开型器件。因而，其不能用于替换在当前的集成电路中的传统的CMOS晶体管，因为其具有由于下降的线宽带来的功率漏电流的问题。在线宽为45纳米或更小时，为了将CMOS替换成JFET而解决功耗的问题，必需具有常闭型JFET。

[0013] 在线宽下降时对于传统CMOS中功耗增大的问题的一个解决方案是常闭型结型场效应晶体管或JFET。JFET结构的一个实施例在图2中示出。该图是常闭型N沟道JFET的横截面。该JFET在衬底中具有四个端子区域，分别是：源极31(包括多晶硅接触72下的扩散区域和将该扩散区域连接到沟道区域50的注入区域)、漏极40(包括多晶硅接触74下的扩散区域和将该扩散区域连接到沟道区域50的注入区域)和P阱11，其具有示出为68的欧姆接触区域。到源极区域、漏极区域、栅极区域和P阱区域的接触通常由多晶硅制成并且分别是衬底接触71、源极接触72、栅极接触75和漏极接触74。在图2中，该JFET形成于硅衬底的区域中。该JFET与周围的半导体由绝缘区域21隔离，该绝缘区域通常为浅沟槽隔离场氧化物。源极和漏极之间的沟道示出为50。对于N型JFET，源极区域31和漏极区域40是N+区域(掺杂有大量的例如磷、砷或锑等N型施主杂质)。P阱11是具有例如硼或铟等受主杂质的P型掺杂。到P阱的接触由多晶硅接触71形成，该多晶硅接触是重度掺杂的P型，并且在置入(drive in)期间通过扩散形成栅极从而形成欧姆接触和P+区域68，在所示场氧化物区域21的构造下，该P+区域68用作P阱接触。场氧化物区域并不必须在P阱的深度下延伸到衬底结87，从而不会切断沟道区域50下从欧姆接触68到P阱部分11的导电路径。

[0014] 沟道是轻度掺杂N型的窄区域50。栅极是非常浅的P型区域(一般为10纳米(NM))，其通过例如掺杂剂从上方的重度P+掺杂多晶硅75扩散或离子注入等方法而形成于N型沟道中。

[0015] 图2的JFET形成于硅衬底15的块区(bulk region)中。JFET与周围的半导体由绝缘区域21以及反向偏置的PN结所隔离，这些绝缘区域通常是浅沟槽隔离场氧化物，所述反向偏置的PN结由层11和15形成(背栅)。源极和漏极之间的沟道以50表示。对于N沟道JFET，源极区域31和漏极区域40是N+区域(重度掺杂有N型施主杂质)。P阱11是以受主杂质掺杂的P型。利用所示场氧化物区域21的构造，到P阱的接触由多晶硅接触71和P+区域68形成，该多晶硅接触71是重度掺杂的P型，并且在置入期间通过扩散形成栅极从而形成欧姆接触，，该P+区域68用作P阱接触。场氧化物区域并不必须在P阱的深度下延伸到衬底结87，从而不会切断沟道区域50下从欧姆接触68到P阱部分11的导电路径。

[0016] 沟道是轻度掺杂N型的窄区域50。栅极是非常浅(一般为10纳米(NM))的P型区域70，其通过例如掺杂剂从上方的重度P+掺杂多晶硅75扩散或离子注入等方法而形成于N型沟道中。

[0017] 图3中示出从穿过栅极70和沟道50的表面在不同深度上晶体管的掺杂分布。形成栅极区域70的置入过程以及形成沟道区域50的注入过程都是重要的，因为这些区域的深度及其掺杂必须受到控制，使得栅极-沟道结的耗尽区域与沟道-P阱结相接触从而造成夹断。

[0018] 曲线81是典型的栅极掺杂分布，并且点85通常与衬底表面仅相距10纳米，因此栅极非常浅。曲线82、83和84分别表示沟道50、P阱11和衬底块区域15的掺杂分布。栅极-沟道结的深度在点85处。沟道-P阱结的深度在点86处并且通常与衬底表面仅相距50纳米。阱-衬底结的深度以87示出。每个结在所述结的任一侧上具有耗尽区域，即使所述结上具有零偏压。

[0019] 在以前，常闭型JFET器件允许JFET反相器替代同样的线宽的MOS反相器以规避漏电流问题。该器件的关键在于设计该器件使得围绕栅极-沟道结85的耗尽区域足够大从而向下延伸到围绕沟道-阱结86(或图6和15的实施例的情形中的沟道-衬底结86)的耗尽区域的边界。这夹断了电流流动，从而，形成常闭型器件。围绕每个结的耗尽区域在零偏压时具有固定宽度，并且所述结位于耗尽区域内部的某个位置。PN结在耗尽区域中上或下有多深，取决于结上方或下方的半导体的相对掺杂浓度。结85和86之上和之下的区域的掺杂浓度与栅极和沟道区域的尺寸是彼此协调的，使得产生夹断。为对此过程有所帮助，在一些实施例中就在沟道结86之下注入P型杂质，以迫使围绕结86的耗尽区域向上以接触(meet)围绕栅极结85的耗损区域的向下延伸；这确保所需的夹断电流。这种P型注入未在解释本发明的方法的图中示出，而是在如果需要确保夹断时使用。

[0020] 图4是示出围绕栅极-沟道结85的耗尽区域的边界90和93的栅极和沟道区域的放大视图。围绕沟道-P阱结的耗尽区域的下边界是94并且其上边界是虚线92。为了表达清楚，栅极-沟道结85在沟道区域50中的下边界93未示出，因为与围绕沟道-P阱结86的耗尽区域的上边界92重合，但是在常闭型JFET中，掺杂和结深度受到控制，使得边界92与边界93重合，从而在零栅极偏压时出现夹断。这造成夹断，于是没有电流从源极31经过沟道50流到漏极40，直到施加到栅极-沟道结的偏压改变耗尽区域状态。

[0021] 栅极-沟道结85的深度必须小，因为损耗层的宽度——即边界90和92之间的距离是固定的。为了实现夹断，大多数这种损耗层需要位于沟道区域50内从而接触(meet)围绕沟道-阱结86的损耗层。为了促成上述情形发生，栅极区域70中的杂质浓度必须被保持得比沟道区域中的杂质的浓度高得多。这是通过保持栅极区域非常薄从而保持杂质浓度非常高而实现的。如果栅极层70的厚度增大，杂质的浓度下降，耗尽区域进一步向栅极层中移动并且同样不会穿透沟道区域，于是该器件再次变成常开型器件。这种设计允许1平方厘米的芯片使用45纳米的线宽制成，并且消耗的功率比45纳米MOS消耗的要小得多。但是，栅极区域所必需的厚薄程度在构造该器件时产生了问题。

[0022] 在形成图2中的结构时的问题是必需蚀刻多晶硅接触71、72、75和74。这种蚀刻必须在衬底的表面96处停止。如果过度并蚀刻到衬底中，该器件有可能损坏，因为栅极区域70仅有10纳米厚，并且即使很小的过度也会损坏或者擦去栅极区域或者透过栅极区域的深度蚀刻到源极区域和漏极区域中。多晶硅蚀刻是等离子体蚀刻，并且在蚀刻机当到达氧化物时探测到释放的氧原子时，可以请求蚀刻机停止；然而，这种控制不够精确，因为栅极层仅有10纳米厚，并且在蚀刻机探测到氧原子时，已经太晚。当线宽减小到25纳米时，这种问题变得更严重，因为栅极层厚度在25纳米时将会更薄。

[0023] 因为形成多晶硅接触71、72、75和74的沉积在衬底表面上的多晶硅层约1500埃厚，所以非常容易出现蚀刻过度，并且因为蚀刻深度中的误差是层厚的百分比，所以难以控制这种多晶硅层的蚀刻深度。从而，具有10％的蚀刻停止误差的1500埃厚的多晶硅层可能会穿过衬底的表面150埃并且正好蚀刻到栅极区域从而损坏晶体管。因此，希望减小多晶硅层的层厚从而减小蚀刻停止误差，但是这是不可能的，因为在形成1000埃或更薄的薄型多晶硅层时，几乎不能控制，原因不得而知。因而，试图制造1000或500埃厚时将导致不规则的层厚和不规则的层厚控制。

[0024] 不希望增大栅极区域70的厚度，因为为了使该区域更厚，将会增大栅极和源极以及漏极之间的侧部结的寄生结的电容。该寄生结电容不必要地降低了器件的切换速度。

[0025] 需要更精确的控制，以在衬底表面上形成用于可靠器件构造的源极、栅极和漏极的多晶硅接触。

[0026] 从而，对于常闭型JFET和器件结构的构造方法的需要在上升，前述两种都消除了上述蚀刻问题并可扩展用于更小的线宽。

发明内容

[0027] 本发明的教导包括取消蚀刻步骤，该蚀刻步骤的控制太精确从而可能会对栅极区域造成损害。根据本发明的教导的技术的新颖性在于由场氧化物形成活性岛(active island)并注入P阱(或在P沟道JFET的情形下为N阱)后在衬底上沉积一层氧化物。通常，该氧化物为500埃厚的CVD氧化物，但是其也可以是“低K”(低介电常数)的氧化物。然后，对氧化物掩模并蚀刻从而形成孔，在这些孔的地方形成多晶硅源极、漏极、栅极和衬底接触。在CVD氧化物上使用低K氧化物的优点在于，用于源极和漏极孔的低K氧化物的蚀刻将会在场氧化物区域的热氧化物处停止并且不形成凹口。如果CVD氧化物的蚀刻发生过度，该凹口将会出现；这种凹口是不利的。该凹口是不利的其原因在于，如果蚀刻出现过度，在由场氧化物所限定的活性区外的场氧化物被蚀刻到衬底的表面之下。这导致栅极下沉并形成侧壁PN接触，其中如果深度足够，栅极区域可能缩短为栅极-衬底结。然后，在该氧化物上形成氮化物层，以用作抛光停止。氮化物非常硬并且氮化物层阻挡任何抛光步骤。
在孔蚀刻后，沉积了一层多晶硅从而填满所述孔。所述多晶硅被抛光到直到抛光步骤在氮化物层停止。由于氧化物通常仅约为500埃(50纳米)厚(在氧化物作用良好时，该层任何合理的深度都可选择)，在抛光步骤后，多晶硅接触仅为500纳米(或者与氧化物一样厚)。

[0028] 在形成多晶硅接触后，粗糙的掩模可用于使多晶硅源极和漏极接触N+掺杂并且使多晶硅栅极接触和P阱接触P+掺杂(对于N沟道JFET，其中使用相反的掺杂，对于P沟道JFET，也使用相对的衬底和沟道和阱掺杂)。

[0029] 在掺杂多晶硅后，热置入步骤用于将杂质从多晶硅中置入到衬底中从而形成栅极、源极和漏极区域。

[0030] 对于N沟道JFET，栅极多晶硅接触和P阱多晶硅接触P+掺杂并且源极和漏极多晶硅接触N+掺杂。对于P沟道JFET，栅极多晶硅接触和P阱多晶硅接触N+掺杂并且源极和漏极多晶硅接触P+掺杂。

[0031] 多晶硅接触的顶部可具有一层形成于其上的硅化物从而将多晶硅线的阻抗从约100欧姆每平方减小到小于2欧姆每平方，以极大地增大该结构的切换速度和频率响应。
当要制造反相器时，通过使多晶硅栅极接触线延伸从而将两个器件的栅极耦合到一起，使P沟道JFET连接到电压源，使P沟道JFET的源极连接到N沟道JFET的漏极并使N沟道的源极接地，使得常闭型N沟道JFET耦合到常闭型P沟道JFET。

附图说明

[0032] 图1是现有技术的JFET的横截面图。

[0033] 图2是常闭型JFET的一个实施例的横截面图。

[0034] 图3是与图2中所示类似的JFET的并且根据本发明的教导的JFET的典型的掺杂分布(示出为N沟道，对于P沟道JFET的掺杂极性相反)。

[0035] 图4是根据图2的JFET并且根据本发明的JFET的沟道和栅极区域的放大视图，示出耗尽区域如何延伸从而造成夹断。

[0036] 图5A是根据本发明的教导的抛光的JFET分布图(连接到多晶硅接触的金属线更少)。

[0037] 图5B是根据本发明的一个实施例的教导的抛光的N沟道的JFET横截面图，其沿着图5A中的剖面线A-A’，用于在浅P阱内的实施例。

[0038] 图6是根据本发明的一个实施例的教导形成的单独抛光的N沟道器件的横截面图，其用于建立上述衬底表面接触结构，并且示出在氧化物104上氮化层用作抛光停止以及在场氧化物21上用作蚀刻停止。

[0039] 图7示出P阱11和场氧化物区21已经形成为使得JFET与周围结构隔离后的构造状态。

[0040] 图8是在通过使用掩模和显影光刻胶120而形成N沟道注入50从而使得衬底的周围区域与注入物隔离后的结构的横截面图。

[0041] 图9是去除光刻胶120和氧化物104的沉积后结构的横截面图。

[0042] 图10是在掩模和蚀刻从而在氧化物中形成孔后的结构的横截面图，其中形成有多晶硅接触。

[0043] 图11是未掺杂的多晶硅层130沉积后结构的横截面图。

[0044] 图12是在执行CMP抛光步骤以去除多余的多晶硅并且使其平坦化从而使所述氮化层106的顶部平齐后结构的横截面图。

[0045] 图13是在对于栅极接触掺杂进行掩模后结构的横截面图。

[0046] 图14是在对于源极和漏极接触掺杂进行掩模后结构的横截面图。

[0047] 图15是常闭型P沟道JFET的横截面图，其具有氮化物，该氮化物形成于沉积的氧化物104的顶表面上用作抛光停止，形成于场氧化物上用作蚀刻停止。

具体实施方式

[0048] 图5A是根据本发明的教导的抛光的JFET的实施例的分布图(连接到多晶硅接触的金属线更少)。图5B是根据本发明的一个实施例的教导的抛光的N沟道的JFET横截面图，其沿着图5A中的剖面线A-A’，用于在浅P阱内的实施例。当反相器包括常闭型N沟道JFET和常闭型P沟道JFET时，这是最经常使用的构造。用于JFET反相器的常闭型P沟道JFET具有相同的构造，但是源极接触31、漏极接触40、栅极接触70和背栅接触68掺杂的极性相反，而P阱11是用于P沟道JFET的N阱(掺杂的N型)。与图2中示出的常闭型JFET不同，图5B中的实施例中的块衬底13在此实施例中掺杂有N型。在替代实施例中，衬底可由绝缘材料制成，在其上外延生长从而形成活性区的半导体。这种晶片可从市场上购得。在此实施例中，区域13是绝缘体，于是存在非P阱衬底的PN结41。由于消除了PN结41，这导致使器件变慢的寄生电容更小。同样的结构可用于图6的实施例中，其中区域13可以是P型或绝缘体。所有这些示出构造过程的图将衬底13作为P型，但是本领域技术人员应该认识到区域13可以是绝缘体。

[0049] 图6是根据本发明的一个实施例的教导形成的完成的单独N沟道器件的横截面图，其用于建立上述衬底表面接触结构，并且示出在氧化物104上氮化层用作抛光停止以及在场氧化物21上用作蚀刻停止。图6是未形成于P阱内的完成的常闭型独立的N沟道JFET沿着图5A中的剖面线A-A’的横截面图。该N沟道JFET未形成于P阱内，因为其不需要与相邻的作为JFET反相器的一部分形成于N阱内的常闭型P沟道JFET电绝缘。在图6的实施例中，P掺杂硅区域13实际是块衬底，除非要形成需要N沟道和P沟道器件的反相器。如果要形成反相器，区域13是用于N沟道器件的P阱和用于P沟道器件的N阱。下面描述的方法流程按照构造图6的结构以单独形成N沟道器件的不同阶段示出，并且区域13是P掺杂衬底。如果要形成P沟道器件，那么所有掺杂的极性相反并且区域13是N掺杂衬底。如果要形成反相器，那么每个P沟道和N沟道器件需要形成其自身的阱(用于N沟道器件的P阱或用于P沟道器件的N阱)，从而可以隔离两个器件。为了形成图5B中示出的隔离的P阱结构，仅需要将下面描述的方法流程修改为在形成场氧化区域21之前形成P阱注入11(或N阱注入)。

[0050] 在图6的非P阱实施例中，热或STI(浅沟槽隔离)场氧化物21限定活性区，其中形成有栅极区域70和沟道区域50。

[0051] 在图5B的P阱实施例中，场氧化物(参见权利要求中形成于衬底中的不导电区)在衬底中限定第一导电区和第二导电区，该第一导电区与衬底中相邻的结构电绝缘(除了衬底接触区域)，并且形成有沟道区域50和栅极区域70，该第二导电区与衬底中相邻的结构电绝缘，除了形成有沟道50的P阱之外。不导电区形成为允许第一和第二导电区的P阱部分之间导电，但是将其整个活性区与集成到衬底的周围结构隔离。该第二导电区是在图5B中形成有衬底接触区域68的区域。

[0052] 优选实施例中的栅极区域70是通过使用优选实施例中上方多晶硅栅极接触96的杂质而热置入的。栅极区域70是P+掺杂并且置入间隔的时间段保持为较短，使得栅极-沟道结85的深度仅为距衬底表面约10纳米。

[0053] 在优选实施例中，沟道区域50通常通过注入形成，并且沟道-P阱结86通常仅为距衬底表面约50纳米。掺杂的沟道区域和栅极区域及其深度被设定为使得通过在栅极-沟道结85之下的耗尽区域延伸到接触在沟道-P阱结86之上的耗尽区域的部分而出现夹断(零偏压时穿过栅极-沟道和沟道-P阱结)。多晶硅接触98和100为N+掺杂并且其内的杂质被置入到衬底中以形成源极区域31和漏极区域40，二者都是N+掺杂。这种形成源极区域和漏极区域的置入与形成栅极区域70的置入在同一烘烤炉中同时发生。

[0054] 在与图5B类似的其中P阱或N阱用于隔离的实施例中，多晶硅P阱(或在P沟道器件中的N阱)接触102是P+掺杂，并且其杂质与栅极区域置入在同一时间被置入到衬底中以形成到P阱11的P+欧姆接触68。

[0055] 图5B、图6的实施例与图2的实施例的不同在于，多晶硅接触102、98、96和100的顶表面的厚度和光滑度以及源极区域和漏极区域没有注入的延伸部。这些多晶硅接触通过首先在衬底表面上沉积一层二氧化硅104(后称氧化物)而形成。在优选实施例中，该层约为500埃厚，但其它或厚或薄的厚度也可选择。随着线宽减小，氧化物104的厚度也减小，使得多晶硅接触所需要的窄孔也可形成，不存在要形成深窄孔时出现的光学问题。在线宽低于45纳米时，低介电常数是非常优选的。

[0056] 在形成氧化物之后，在氧化物上形成氮化物层，然后，使用掩模来在多晶硅接触102、98、96和100的位置处限定对蚀刻在氧化物104中的孔的位置进行限定的光刻胶。然后，蚀刻这些孔。在与图6和15所示类似的替代实施例中，在形成氧化物104之前，在场氧化物21上形成氮化物层105。即使氧化物104不是低K氧化物，这层氮化物105也用作蚀刻停止。该蚀刻停止氮化物105在氮化层105处停止氧化物104的蚀刻，从而在氧化物中孔的位置处保护场氧化物避免凹口，当使用CVD氧化物时，在这些孔的位置处多晶硅接触将会是平齐的。图15中的氮化层在抛光多余的多晶硅时用作抛光停止，使得多晶硅接触将会具有与氮化层107相平齐的平坦化顶部。这些相同的两个氮化层105和107可结合到用于图5B的实施例的构造和器件结构的方法中，并且示出于用于N沟道器件的图6的实施例中和形成于用于绝缘衬底上的P沟道器件的图15的实施例中。

[0057] 在形成氮化层和孔后，未掺杂的多晶硅被沉积从而填充这些孔并覆盖氧化物和氮化层。这些多晶硅然后被向下抛光到氮化层的顶部，使得多晶硅与氮化层的顶部平齐。从而，多晶硅接触的顶部将较为光滑并与氮化层的顶部平齐。

[0058] 接下来，粗糙的不精确的掩模用于屏蔽多晶硅接触，使得栅极多晶硅接触96和P阱多晶硅接触102可以被P+掺杂(或者如果正在形成P沟道器件时与此相反)，并且源极和漏极多晶硅接触98和100可以被N+掺杂(或者如果正在形成P沟道，正好相反)。

[0059] 在掺杂多晶硅层后，执行置入步骤以在足够高的温度烘烤该结构从而将多晶硅中的施主杂质置入到多晶硅正下方的衬底区域中。这种烘烤的时间和温度被设定为形成浅栅极区域，该栅极区域足够浅(通常为10纳米)，从而保持施主浓度足够高，以促使围绕栅极-沟道结85的大多数耗尽区域在N沟道区域中。该沟道区域的深度及其掺杂受到控制，使得沟道-P阱结86上的耗尽区域的上部接触从栅极-沟道结85向下延伸的耗尽区域从而得到所希望的夹断效果。

[0060] N沟道JFET的构造方法

[0061] 图7示出在场氧化物区域21形成从而在100P型半导体晶片中限定活性区后构造的状态。块半导体衬底13的电阻系数优选地为100欧姆-厘米。绝缘区域21优选地为2000埃STI(浅沟槽隔离)。可选的氮化层105示出为形成于场氧化物上以用作蚀刻停止，从而防止上面提到的可能造成短路并将会促使器件不工作的过度蚀刻步骤。在图8到14的其余部分中，这层氮化物105未示出，但是在替代实施例中，其存在。

[0062] 在要形成反相器使得P阱对于N沟道器件是必需的并且N阱P沟道器件是必需的实施例中，在形成场氧化物区域21之前，首先执行P阱和N阱注入。这些P阱和N阱隔离在其内构造的JFET与周围的结构。通常，注入能量为50KEV、剂量为5E11。然后在950摄氏度N260’时，执行P阱置入。

[0063] 读者将会注意到与所述方法和结构的新颖性部分不相关的细节从图7中以及描述该方法的其余图中略去。所图示的方法将要形成单独的没有P阱或N阱的JFET。如果要形成反相器，P阱和N阱需要隔离P阱中的N沟道器件与N阱中的P沟道器件，并且到每个P阱和N阱的背栅表面接触都必需可以向背栅施加偏压。图示P阱或N阱和衬底13以及P阱或N阱接触68之间的关系以及在图2和5B中示出的第一和第二导电区之间的电连接的细节从图7及后面的图中略去，因为这些细节不是本发明的新颖之处。

[0064] 图8是通过使用掩模和显影光刻胶图案120以屏蔽衬底周围的区域与注入物而形成N沟道注入50后结构的横截面。在形成注入掩模之前，一层厚约50埃的热氧化物形成于衬底的表面上，并且一层厚约100埃的氮化物形成于该氧化物上。该层在图中未示出并且应该被认为是沟道区域注入的方法的一部分。在最初的氧化物和氮化层上形成有下面将要描述的随后的氧化物104和氮化层106。

[0065] 执行N沟道注入，从而事先约1018施主原子/立方厘米的浓度。注入能量被设定为建立约50纳米的沟道-衬底结86。也可选择其它深度和掺杂浓度，只要它们与稍后将要形成的栅极区域的深度和掺杂浓度相一致从而获得夹断和常闭型操作。通常的沟道注入是在15KEV时为1E13剂量，随后在37KEV时为4E11剂量，从而获得常闭型N沟道JFET的最优的掺杂分布。

[0066] 图9是去除光刻胶120并形成绝缘材料层104之后的结构的横截面，该绝缘材料优选地为约500到1000埃的CVD二氧化硅104(后称氧化物)。绝缘材料104形成于前面描述的预注入氧化物和氮化层上。第二氮化层106约为50埃厚，其形成于前面形成的氧化物104上。

[0067] 在一些实施例中，可使用能被蚀刻从而形成用于多晶硅的孔的其它绝缘层104。实例为氮化物和其它绝缘材料的整体替换。然而，例如500埃的薄层可形成并且绝缘层可被蚀刻从而形成用于接触的孔是必需的，并且选定的材料在活性区的形成期间或随后的步骤中不会干涉所述层下的活性区的掺杂是重要的。其它类型的绝缘材料与氧化物相比较具有较差的介电常数特性和/或较差的蚀刻特性，于是氧化物是优选的。氧化物104优选地形成有低介电常数氧化物(低K氧化物)，但是化学气相沉积(CVD)氧化物也可使用从而避免热氧化物的高温，该高温将会进一步置入沟道区域并且改变所述结的深度。图5B和6中的低K氧化物层104在线宽低于45纳米时是最优选的，从而避免栅极接触96及其相邻的源极接触98和漏极接触100之间的寄生电容升高到不可接受的程度并在这些接触紧密地形成到一起时使所述器件变慢。还有其它原因使得低K氧化物是优选的。如果使用CVD氧化物，当源极和漏极接触孔被蚀刻时，蚀刻操作不会在到达场氧化物21时立即停止。这在场氧化物中留下了所不希望的小凹口。当使用低K氧化物时，将不会出现这种蚀刻过度的凹口。

[0068] 在替代实施例中，在场氧化物形成后，氮化物层106形成于图5A中场氧化物21的顶表面上(氮化层106在图5A中未示出但在图7中示出为可选层)。该氮化层不会形成于活性区的硅之上。然后通过使用CVD沉积形成氧化物104，并且当用于多晶硅接触的孔被蚀刻时，不会出现蚀刻过度，因为场氧化物上的氮化物层停止了蚀刻并且防止场氧化物出现凹口。不希望该凹口的原因参照图5A和5B能够最佳地理解。如果在场氧化物上未形成可选氮化层106的实施例中出现蚀刻过度，那么由场氧化物所限定的活性区99之外的场氧化物被蚀刻到衬底表面之下。这使得栅极多晶硅96下沉并在多晶硅96中的施主被置入到衬底中形成栅极区域70后与沟道区域(图5B中的50)形成侧壁PN接触。如果这种侧壁PN结足够深(凹口足够深)，它们可以短路栅极-衬底结86并使得该器件不工作。

[0069] 在优选实施例中氧化物104约为500埃厚，但是在其它实施例中其可以更厚或更薄。合理地选择500埃(或低于1000埃的任何厚度)表示可实际形成低于1000埃的多晶硅接触，这在现有技术中被认为是不可能或者至少非常难达到任何程度的可靠性。现有技术中的困难在于仅能将多晶硅蚀刻的深度控制到多晶硅层厚的正负10％。所保护的本发明通过整体上取消了多晶硅蚀刻步骤并将其替换为下列步骤而消除了上述困难：形成其上具有氮化层的氧化物；蚀刻用于多晶硅接触的孔；填充多晶硅；并抛光从而去除多晶硅到氮化物顶部的步骤。多晶硅的厚度有重要性的唯一原因是因为线宽。线宽控制多晶硅接触窗口有多宽。收缩的几何形状的概念是收缩任何事物，于是更多器件可放置在同一尺寸的管芯中。更大的管芯有更多的缺陷，于是产量下降，于是业界都收缩线宽。当可实现45纳米线宽时，其缺点是形成大于45纳米的用于多晶硅接触的孔，因为这需要晶体管沟道区域更大并且浪费了空间。从而，由于多晶硅接触的孔是45纳米，氧化物和多晶硅层的厚度必需是与45纳米孔宽协调的同样的厚度。在使用光刻胶工艺时，厚层中的窄孔不具有良好的特性，于是500纳米厚的氧化物厚对于此线宽是良好的选择，但是基于上述考虑，可以选择更薄或更厚的层。

[0070] 氮化层106形成于绝缘层104上以用作抛光停止，使得下面描述的抛光一层多余的多晶硅的步骤不会去除该氧化物。

[0071] 图10是在掩模和蚀刻从而在氧化物中形成孔后的结构的横截面图，其中形成有多晶硅接触。122和124处的孔是将要形成源极和漏极多晶硅接触98和100的地方。126处的孔是将要形成栅极多晶硅接触126的地方。用于衬底接触的孔在例如图5B的实施例中未示出。在使用低K氧化物的实施例中，蚀刻自动地在场氧化物21处停止，并且不会形成凹口。在形成氧化物104之前在所述场氧化物上形成氮化物的实施例中，CVD氧化物可用于层104并且将不会有使场氧化物出现凹口的过度蚀刻的问题，因为氮化物将会在场氧化物上停止蚀刻。

[0072] 图11是未掺杂的多晶硅层130沉积后结构的横截面图。该层必须足够厚从而完全填充氧化物中的孔，并且通常为1500埃厚。在一些实施例中，多晶硅层在沉积时可能掺杂为P型或N型然后选择性地按需再次掺杂以形成与最初的掺杂具有相反掺杂类型的任何接触。

[0073] 图12是在执行CMP抛光步骤以去除多余的多晶硅并且使其平坦化从而使所述氮化层106的顶部平齐后结构的横截面图。

[0074] 图13是在对于栅极接触掺杂进行掩模后结构的横截面图。光刻胶140屏蔽除了栅极多晶硅接触96以外的任何事物，以防止P+掺杂注入(对于N沟道器件；对于P沟道器件是N+掺杂)。该P+掺杂通常为BF2，15KEV时2E15和36KEV时2E15。

[0075] 图14是在对于源极和漏极接触掺杂进行掩模后结构的横截面图。光刻胶142屏蔽栅极多晶硅接触96和场氧化物区域以防止N+掺杂注入(对于N沟道器件；对于P沟道器件是P+掺杂)。该N+掺杂通常为25KEV时1E15。

[0076] 通过剥离光刻胶并使结构在约900摄氏度时退火5秒从而同时置入源极、栅极和漏极扩散而执行形成操作性的常闭型JFET的最后步骤。然后，沉积一层100埃厚的钛、退火并蚀刻以形成硅化物连接线从而形成要形成的任何电路。

[0077] 上面描述的方法可以形成45纳米或更小的没有漏电流的常闭型JFET。为了实现更小尺寸的器件，对于兼容例如25纳米的更小线宽的厚度，将会出现向下扩展到低于500埃氧化物和多晶硅层的厚度。

[0078] 图15是形成于绝缘衬底13上的常闭型P沟道JFET的横截面图。图15的器件通过在绝缘衬底上形成外延生长层的半导体71(后称外延层)而形成于绝缘衬底13上。然后使用浅沟槽隔离方法以限定用于外延层71中每个器件的活性区。注入到外延层71中的沟道和退火步骤形成活性区中的沟道区域。通过使得杂质从重叠的多晶硅接触扩散到每个接触下的活性区半导体中而形成源极、漏极和栅极接触。如前所述地形成源极、漏极和栅极接触(如果需要还有背栅接触)。该实施例具有形成于沉积的氧化物104的顶表面上的氮化物106，以用作抛光停止，并且使用场氧化物上的氮化层105从而用作蚀刻停止，以防止可能会使沟道-P阱结缩短的在前面描述过的过度步骤。用于具有P+掺杂的源极和漏极接触多晶硅接触98和100以及N+掺杂的栅极接触96的P沟道器件。在一个实施例中每个多晶硅接触上形成有一层硅化物以降低多晶硅接触的电阻系数。在另一替代实施例中，在每个源极、漏极和栅极接触与活性区之间形成有一层硅化物从而分别形成到所述源极、漏极和栅极区域的欧姆接触，并且这可以结合多晶硅接触上的硅化物一起制成或不一起制成。

[0079] 尽管已经根据这里公开的优选和替代实施例描述了本发明，本领域技术人员将会理解修改和改进可以在不偏离本发明的范围的情况下得到。所有这些修改都应该包括在所附的权利要求的范围内。