半导体器件及其制造工艺

摘要

本发明涉及一种半导体器件及其制造工艺。半导体器件(100)包括使用后栅极工艺形成的第一栅极(210)。第一栅极(210)包括：在绝缘膜中形成的第一凹入部分中的底表面上形成的栅绝缘膜；形成在第一凹入部分中的栅绝缘膜上的栅电极；以及形成在第一凹入部分中的栅电极上的保护绝缘膜(140)。另外，该半导体器件(100)包括接触(134)，该接触(134)耦合到第一栅极(210)两侧上的N型杂质扩散区(116a)，并且掩埋在直径比第一凹入部分更大的第二凹入部分中。

权利要求

1.一种半导体器件，包括：

半导体衬底，相容地包括存储区和逻辑区；

绝缘膜，其形成在所述半导体衬底之上；

第一栅极，其形成在所述存储区中，该第一栅极包括：栅绝缘膜，其形成在所述绝缘膜中所形成的第一凹入部分中的底面中；

栅电极，其形成在所述第一凹入部分中的所述栅绝缘膜之上；

保护绝缘膜，其形成在所述第一凹入部分中的所述栅电极之上；

源-漏区，提供在所述第一栅极的侧面；以及

在第二凹入部分中形成的并且与所述源-漏区相耦合的接触，所述第二凹入部分形成在所述绝缘膜中的所述第一凹入部分的侧面并且具有比所述第一凹入部分的直径更大的直径，第二栅极，其形成在所述逻辑区中，除了不包括所述保护绝缘膜从而在所述第一凹入部分中形成凹口之外，所述第二栅极具有与所述第一栅极相同结构，以及插塞，其形成在所述第二栅极的栅电极之上且与所述栅电极电耦合，所述插塞的一部分被形成在形成于所述第一凹入部分中的所述凹口中从而与所述第二栅极的所述栅电极接触，其中，所述栅电极是由第一金属膜和涂覆所述第一金属膜的底面和侧表面的第二金属膜构成的。

2.根据权利要求1所述的半导体器件，其中，所述接触是由所述第一金属膜和涂敷在所述第一金属膜的底面和侧表面的第二金属膜构成的。

3.一种制造半导体器件的方法，包括：

在半导体衬底之上形成虚拟栅电极；

通过所述虚拟栅电极的掩模向所述半导体衬底中注入杂质，以形成源-漏区；

在所述半导体衬底之上，形成覆盖所述虚拟栅电极的第一绝缘膜；

平面化所述第一绝缘膜，以暴露所述虚拟栅电极的上表面；

选择性地去除所述第一绝缘膜，以在所述第一绝缘膜中形成耦合于所述源-漏区的接触孔；

去除所述虚拟栅电极，以在所述第一绝缘膜中形成第一凹入部分，所述第一凹入部分具有比所述接触孔小的直径；

在所述半导体衬底的整个表面之上形成金属膜，以用所述金属膜填充所述接触孔和所述第一凹入部分；

利用化学机械抛光(CMP)工艺，去除暴露在所述接触孔和所述第一凹入部分的外部的所述金属膜的各部分，以分别在所述接触孔中形成接触和在所述第一凹入部分中形成栅电极，并去除所述第一凹入部分内的上部中的所述金属膜的各部分，以在所述第一凹入部分内的上部中形成凹口；

在所述半导体衬底的整个表面之上形成第二绝缘膜，以用所述第二绝缘膜填充所述凹口；

去除暴露在所述第一凹入部分的外部的所述第二绝缘膜的各部分，以选择性地保留在所述第一凹入部分中的所述栅电极之上的所述第二绝缘膜；

在所述半导体衬底的整个表面之上形成第三绝缘膜；

选择性地去除所述第三绝缘膜，以在所述第三绝缘膜中形成耦合于所述接触的孔；以及，用导电膜填充所述孔的内部以形成插塞，所述插塞电耦合于所述接触。

说明书

半导体器件及其制造工艺

[0001] 本申请基于日本专利申请No.2007-332,717，其全部内容通过引用结合于此。

技术领域

[0002] 本发明涉及一种半导体器件及其制造方法。

背景技术

[0003] 近年来，经常采用后栅极工艺(镶嵌栅极工艺)用于形成金属栅的工艺，该后栅极工艺包括在形成源极和漏极之后形成栅电极。日本专利特开No.2006-351,580和日本专利特开No.2006-351,978公开了使用后栅极工艺制造栅极的结构。后栅极工艺包括：首先利用多晶硅层形成虚拟栅电极，然后穿过虚拟栅电极的掩模形成源极和漏极。随后，用绝缘膜覆盖该虚拟栅电极，且利用化学机械抛光(CMP)工艺等将绝缘膜的表面平面化，然后选择性去除该虚拟栅电极，以在绝缘膜中形成凹入部分。其后，该凹入部分的内部填充有金属材料，并利用CMP工艺等去除暴露在该凹入部分外部的金属材料部分，以形成栅电极。使用这种工艺允许利用以其他方式很难被图案化的金属材料作为电极材料。

[0004] 其间，在元件之间具有更窄间距的精细结构中，当在形成耦合到晶体管的源极和漏极的接触孔的工艺期间在图案中产生未对准时，接触孔与栅电极重叠，导致接触和栅电极之间的短路问题。

[0005] 日本专利特开No.2003-168,732公开了一种结构，其中导电材料和氮化硅涂层形成在半导体衬底上，并且被图案化成栅电极的形状。这提供了一种在栅电极的导电材料上提供具有绝缘氮化硅涂层的结构。因此，即使接触孔与栅电极重叠，这种结构也能防止接触和栅电极之间的短路。

[0006] 本发明人已认识到如下。由于后栅极工艺提供了通过用金属材料填充在绝缘膜中未对准的凹入部分而形成的栅电极，所以其不能够图案化绝缘涂层和组成栅电极的金属材料。例如，即使在用金属材料填充该凹入部分且然后在半导体衬底的整个表面上形成绝缘膜之后，在选择性图案化以仅部分保留凹入部分位置中的金属材料上的绝缘膜的情况下，使用精细结构导致如上所述的图案未对准，由此难以实现期望的图案。

发明内容

[0007] 根据本发明的一个方面，提供一种半导体器件，包括：半导体衬底；绝缘膜，形成在该半导体衬底上；第一栅极，包括：栅绝缘膜，在所述绝缘膜中形成的第一凹入部分中的底面中形成；栅电极，形成在第一凹入部分中的栅绝缘膜上；以及保护绝缘膜，形成在第一凹入部分中的栅电极上；源-漏区，提供在第一栅极侧面上；以及形成在第二凹入部分中的接触，形成在绝缘膜中的第一凹入部分的侧面且具有比第一凹入部分的直径更大的直径，并耦合到源-漏区，其中所述栅电极是由第一金属膜和涂覆第一金属膜的底面和侧面的第二金属膜构成。

[0008] 根据本发明的另一方面，提供一种制造半导体器件的方法，包括：在半导体衬底上形成虚拟栅电极；通过所述虚拟栅电极的掩模向半导体衬底中注入杂质以形成源-漏区；在该半导体衬底上形成覆盖该虚拟栅电极的第一绝缘膜；平面化该第一绝缘膜，以暴露所述虚拟栅电极的上表面；选择性地去除第一绝缘膜，以形成耦合至所述第一绝缘膜中的源-漏区的接触孔；去除虚拟栅电极，以在第一绝缘膜中形成第一凹入部分，该第一凹入部分具有比接触孔小的直径；在半导体衬底的整个表面上形成金属膜，以用该金属膜填充接触孔和第一凹入部分；利用化学机械抛光(CMP)工艺，去除暴露在接触孔和第一凹入部分外部的部分金属膜，以分别在接触孔中形成接触和在第一凹入部分中形成栅电极，以及去除第一凹入部分内的上部中的部分金属膜，以在第一凹入部分内的上部中形成凹口；在半导体衬底的整个表面上形成第二绝缘膜，以用该第二绝缘膜填充该凹口；去除暴露在第一凹入部分外部的部分第二绝缘膜，以选择性地保留第一凹入部分中栅电极上的第二绝缘膜；在半导体衬底的整个表面上形成第三绝缘膜；选择性地去除第三绝缘膜，以在第三绝缘膜中形成耦合到接触的孔；以及用导电膜填充该孔的内部以形成插塞，该插塞电耦合到该接触。

[0009] 本发明人发现了如下事实：在使用后栅极工艺的情况下，通过去除虚拟栅电极而在绝缘膜中形成的第一凹入部分的直径小于用作接触孔的第二凹入部分的直径，可以用来实现：通过适当控制CMP工艺的条件，该凹口仅选择性地形成在具有较小直径的第一凹入部分内部的上部中，在这些凹入部分用金属膜填充之后，其是导电的。此外，还发现：绝缘膜形成在整个表面的上方，以用该绝缘膜填充该凹口的内部，然后去除凹口外部的绝缘膜的暴露部分，以便即使使用后栅极工艺，保护绝缘膜也可以选择性地形成在栅电极上，从而完成本发明。这使得即使在用后栅极工艺形成栅结构的情况下，也能防止耦合到源-漏区的接触和栅电极之间的短路。

[0010] 这里，本发明的范畴之间的这些组成或变化的每个的组合，例如工艺、器件和利用该器件的方法等，也可以在本发明的范围内。

[0011] 根据本发明，在用后栅极工艺形成的栅结构中，可以防止耦合到源-漏区的接触和栅电极之间的短路。

附图说明

[0012] 结合附图，由下面某些优选示范性实施例的描述，本发明的上述和其他目的、优点和特征将变得更明显，其中：

[0013] 图1是半导体器件的横截面图，示出根据本发明的示范性实施例的半导体器件的结构；

[0014] 图2A至2C是半导体器件的横截面图，示出制造半导体器件的工序；

[0015] 图3A和3B是半导体器件的横截面图，示出制造半导体器件的工序；

[0016] 图4是半导体器件的横截面图，示出制造半导体器件的工序；

[0017] 图5A和5B是半导体器件的横截面图，示出制造半导体器件的工序；

[0018] 图6A和6B是半导体器件的横截面图，示出制造半导体器件的工序；

[0019] 图7A和7B是半导体器件的横截面图，示出制造半导体器件的工序；

[0020] 图8A和8B是半导体器件的横截面图，示出制造半导体器件的工序；

[0021] 图9A和9B是半导体器件的横截面图，示出在本发明的示范性实施例中在形成接触孔期间在图案中造成了未对准的结构；以及

[0022] 图10是半导体器件的横截面图，示出当在栅电极的上部不存在保护绝缘膜时在图案中造成了未对准的结构。

具体实施方式

[0023] 这里，现在将参考说明性的示范性实施例，描述本发明。本领域技术人员将认识到，利用本发明的教导可以实现许多可选的示范性实施例，并且本发明不限于这里以说明目的而示出的示范性实施例。

[0024] 如下参考附图将详细地描述根据本发明的示范性实现。在所有图中，相同的附图标记分配给在图中共同出现的元件，并且将不再重复它们的详细描述。

[0025] 图1是横截面图，示出本示范性实施例中的半导体器件100的结构。半导体器件100包括半导体衬底102，半导体衬底102可相容地包含用作存储器区(在图中表示为“DRAM”)的动态随机存取存储器区200(DRAM区)和用作逻辑区(在图中表示为“Logic”)的逻辑区202。例如，该半导体衬底102是硅衬底。另外，逻辑区202提供有P型沟道区(在图中表示为“Pch”)和N型沟道区(图中的“Nch”)。另外，DRAM区200可以设计成N型沟道区。这些区域被元件隔离绝缘膜103隔离。DRAM区200的N型沟道区和逻辑区202的N型沟道区提供有N型杂质扩散区116a，且逻辑区202的P型沟道区提供有P型杂质扩散区116b。除了上述之外，DRAM区200具有元件之间的距离比逻辑区202中的元件之间的距离更窄的精细结构。更具体地，在DRAM区200中，各个栅极之间的距离比逻辑区202中各个栅极之间的距离更窄。因此，在DRAM区200中，如果发生图案未对准，会出现导致元件之间短路的更高风险。

[0026] 在半导体衬底102上，DRAM区200提供有第一栅极210，逻辑区202的P型沟道区提供有第二栅极212，且逻辑区202的N型沟道区提供有第三栅极214。此外，分别在第一栅极210和第三栅极214的两侧上提供每个都由N型杂质扩散区116a组成的源-漏区。另外，分别在第二栅极212的两侧上提供每个都是由P型杂质扩散区116b组成的源-漏区。

[0027] 半导体器件100包括绝缘膜120、层间绝缘膜122、层间绝缘膜160、层间绝缘膜162、层间绝缘膜172、层间绝缘膜174和层间绝缘膜176，这些膜按该次序沉积在半导体衬底102上。层间绝缘膜122形成为填充形成在半导体衬底102上的第一栅极210、第二栅极
212和第三栅极214。

[0028] 在本示范性实施例中，第一栅极210、第二栅极212和第三栅极214配置成使用后栅极工艺形成。每个栅极由栅绝缘膜和栅电极构造成，其中栅绝缘膜形成在凹入部分的底面中，凹入部分则形成在由层间绝缘膜122和各个栅极的侧壁构成的绝缘膜中(如将在后面论述的凹入部分126)；栅电极形成在凹入部分中的栅绝缘膜上(如将在后面论述的栅电极133)。每个栅极的栅电极由第一金属膜(如将在后面论述的第一金属膜132)和第二金属膜(如将在后面论述的第二金属膜130)组成，第二金属膜覆盖第一金属膜的底面和侧表面，并且提供为与栅绝缘膜和凹入部分的侧壁接触。提供第二金属膜以便与凹入部分的侧壁和栅绝缘膜接触。另外，每个栅极的栅绝缘膜由多种类型膜配置成的多层膜构成。详细特征将在后面论述。

[0029] 在具有形成在凹入部分中的栅电极上的保护绝缘膜140方面，第一栅极210在构成上与第二栅极212和第三栅极214不同。

[0030] 此外，耦合至各个栅极的源-漏区的接触134提供在半导体器件100的层间绝缘膜122中。接触134可以由与各个栅极的栅电极使用的材料相同的材料构成。更具体地，每个接触134由在形成绝缘膜120和层间绝缘膜122的凹入部分(如将在后面论述的接触孔124)内部中形成的第一金属膜(如将在后面论述的第一金属膜132)和覆盖第一金属膜的底面和侧面且提供为与凹入部分的底面和侧壁接触的第二金属膜(如将在后面论述的第二金属膜130)构成。

[0031] 在DRAM区200中，耦合到各个接触134、插塞186和插塞188的位线184提供在层间绝缘膜160、162和172中。另外，层间绝缘膜174的内部提供有电容器198，其由下电极192、电容性膜194和上电极196构成。电容器198经由插塞188、插塞186和接触134电耦合到形成在第一栅极210的横向侧中的N型杂质扩散区116a中的一个。另外，在第一栅极
210的横向侧中形成的其他N型杂质扩散区116a电耦合到位线184。

[0032] 另外，在逻辑区202中，耦合到各个接触134的插塞186、插塞188和插塞190提供在层间绝缘膜160、162、172、174和176的内部。

[0033] 在本示范性实施例中，各个插塞和位线184的每个可以由阻挡金属膜180和金属膜182构成。例如，阻挡金属膜180可以由钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)或氮化钽(TaN)等构成。另外，阻挡金属膜180可以由包括例如沉积在其上的TaN和Ta的多层膜构成。例如，金属膜182可以由铜构成。位线184可以配置成具有双镶嵌结构。在逻辑区202中，第三栅极214电耦合到在其上形成的插塞186。虽然在这里没有示出，但是逻辑区202的P型沟道区中的第二栅极212也可以配置成电耦合到插塞186。

[0034] 在DRAM区200和逻辑区202中，硅化物层118形成在N型杂质扩散区116a和P型杂质扩散区116b的表面上。通过硅化物层118，各个接触134分别电耦合到N型杂质扩散区116a和P型杂质扩散区116b。在DRAM区200和漏极区202中，晶体管由各个栅极和杂质扩散区构成。

[0035] 接下来，将描述制造本示范性实施例中的半导体器件100的工序。图2A至2C、图3A和3B、图4、图5A和5B、图6A和6B、图7A和7B以及图8A和8B是横截面图，示出制造半导体器件100的工序。

[0036] 首先，使用已知的技术在半导体衬底102中形成元件隔离绝缘膜103。例如，元件隔离绝缘膜103可以由二氧化硅膜构成。另外，在元件隔离绝缘膜103的底面和侧面中，还可以配置成形成氮化硅膜等的衬垫膜。

[0037] 随后，在半导体衬底102的整个表面上顺序形成第一栅绝缘膜104、第二栅绝缘膜106和第三栅极膜108。第一栅绝缘膜104，例如可以由二氧化硅膜构成。第二栅绝缘膜106，例如可以由氮氧化铪(HfON)等的高介电常数膜构成。第三栅极膜108，例如可以由TaN构成。

[0038] 随后，形成抗蚀剂膜(未示出)，以选择性地掩蔽DRAM区200和逻辑区202的N型沟道区，通过这种抗蚀剂膜的掩模，使用湿法蚀刻工艺选择性地去除逻辑区202中P型沟道区的第三栅极膜108。其后，完全去除该抗蚀剂膜(图2A)。

[0039] 然后，在半导体衬底102的整个表面上形成蚀刻停止膜110(图2B)，该蚀刻停止膜110将在多晶硅层的蚀刻中用作蚀刻停止膜。例如，蚀刻停止膜110可以由TiN构成。

[0040] 随后，例如使用化学气相沉积(CVD)工艺在蚀刻停止膜110上形成多晶硅层112。随后，使用已知的光刻技术，将蚀刻停止膜110、第三栅极膜108、第二栅绝缘膜106、第一栅绝缘膜104和多晶硅层112顺序图案化成栅电极的形状(图2C)。这提供了由多晶硅层112构成的虚拟栅电极的形成。

[0041] 其后，在半导体衬底102上，通过用作虚拟栅电极的多晶硅层112的掩模进行离子注入，以创建N型杂质扩散区116a和P型杂质扩散区116b的轻掺杂漏极(LDD)结构。随后，在图案化成栅电极形状的多晶硅层112和栅绝缘膜的横向侧中形成侧壁114。侧壁114例如可以由氮化硅膜构成。随后，通过用作虚拟栅电极的多晶硅层112和侧壁114的掩模，在半导体衬底102上进行离子注入，形成N型杂质扩散区116a和P型杂质扩散区116b(图3A)。N型杂质扩散区116a和P型杂质扩散区116b用作各个晶体管的源-漏区。

[0042] 随后，在半导体衬底102的整个表面上形成金属膜。在本示范性实施例中，这种金属膜是镍或钴构成。金属膜可以通过溅射形成。随后，进行热处理，使金属膜与和该金属膜接触的硅反应以形成硅化物层118。这里，硅化物层118也形成在多晶硅层112上(图3B)。其后，去除未反应的金属膜部分。硅化物层118，例如，可以由硅化镍(NiSi)或硅化钴(CoSi)构成。

[0043] 随后，绝缘膜120和层间绝缘膜122(其组成侧壁114和第一绝缘膜)以该顺序沉积在半导体衬底102的整个表面上，以填充用作虚拟栅电极的多晶硅层112和侧壁114(图4)。绝缘膜120，例如可以由氮化硅膜构成。层间绝缘膜122，例如，可以由二氧化硅膜构成。

[0044] 使用CMP工艺，平面化层间绝缘膜122和绝缘膜120的表面。在这种情况下，还去除设置在多晶硅层112表面上的部分硅化物层118，然后暴露用作虚拟栅电极的多晶硅层112的上表面。然后，进行诸如使用掩模的干法蚀刻工艺，以选择性去除层间绝缘膜122和绝缘膜120，然后形成接触孔124，接触孔124耦合到用作源-漏区的P型杂质扩散区116b和N型杂质扩散区116a。这允许在接触孔124的底部上暴露已经形成在N型杂质扩散区
116a和P型杂质扩散区116b上的硅化物层118(图5A)。

[0045] 随后，使用湿法蚀刻工艺选择性去除用作虚拟栅电极的多晶硅层112，然后去除蚀刻停止膜110。因此，形成侧壁114内的各个凹入部分126(图5B)。这里，接触孔124具有比凹入部分126的宽度更大的直径。凹入部分126的宽度可以确定为例如20至50nm。

[0046] 随后，在半导体衬底102的整个表面上以该顺序沉积第二金属膜130和第一金属膜132。第二金属膜130例如可以由氮化铝钛(TiAlN)构成。另外，第二金属膜130的平坦部分的厚度可以确定为例如10nm。形成第二金属膜130，以分别覆盖凹入部分126和接触孔124的底面和侧壁，且在形成第二金属膜130之后，凹入部分仍然保留在凹入部分126和接触孔124内。在本示范性实施例中，第二金属膜130可以配置成具有形成在栅绝缘膜的上表面中形成的底表面和从凹入部分126中的该底表面的周围升起的环绕壁。另外，第二金属膜130还可以配置成具有覆盖接触孔124的底表面的底表面和甚至在接触孔124中从该底表面的周围升起的环绕壁。随后，在第二金属膜130上形成第一金属膜132，以填充凹入部分126中的凹入部分和接触孔124(图6A)。第一金属膜132可以，例如由钨(W)、铝(Al)或铜(Cu)等构成。

[0047] 然后，利用CMP，去除暴露在凹入部分126和接触孔124外部的部分第一金属膜132和第二金属膜130。这允许在接触孔124中形成接触134和在凹入部分126中形成栅电极133。在这种情况下，使用包含高浓度过氧化氢水且表现出较高氧化能力的浆液，来进行具有较高化学反应性的CMP工艺，使得在具有更小直径的凹入部分126中去除凹入部分
126中第一金属膜132和第二金属膜130的上部，以在凹入部分126内的上部中形成凹口
128(图6B)。

[0048] 随后，在半导体衬底102的整个表面上形成保护绝缘膜140(第二绝缘膜)，以用该保护绝缘膜140填充凹口128(图7A)。这里，保护绝缘膜140，例如，可以由二氧化硅膜构成。随后，使用CMP去除暴露在凹口128外部的部分保护绝缘膜140(图7B)。因此，保护绝缘膜140选择性地形成在凹入部分126中的栅电极133上。

[0049] 然后，去除在逻辑区202的栅极中形成的部分保护绝缘膜140。更具体地，形成仅选择性地掩蔽DRAM区200的抗蚀剂膜142，然后通过这种抗蚀剂膜142的掩模蚀刻，部分去除保护绝缘膜140。在这种情况下，当层间绝缘膜122由二氧化硅膜构成时，其与用作保护绝缘膜140的材料相同，层间绝缘膜122的上部也被同时去除(图8A)。

[0050] 在去除抗蚀剂膜142之后，层间绝缘膜160和层间绝缘膜162(第二绝缘膜)以该顺序沉积在半导体衬底102的整个表面上。层间绝缘膜160和层间绝缘膜162可以例如由低介电常数膜构成。虽然没有示出，但是根据需要诸如蚀刻停止膜等的其他类型的膜可以适当地提供在各个层间绝缘膜之间。

[0051] 随后，在层间绝缘膜160和层间绝缘膜162中形成用于形成插塞186的孔164和用于形成位线184的双镶嵌互连沟槽166(图8B)。孔164和双镶嵌互连沟槽166形成为耦合至接触134。另外，在逻辑区202中，孔164形成为耦合到栅电极133。然后，用阻挡金属膜180和金属膜182填充孔164和双镶嵌互连沟槽166的内部。其后，使用CMP工艺去除暴露在孔164和双镶嵌互连沟槽166外部的部分金属膜182和阻挡金属膜180，形成电耦合到接触134和栅电极133的插塞186和位线184。

[0052] 在这种情况下，在第一栅极210的栅电极133上形成保护绝缘膜140。因此，如果在DRAM区200中的孔164的图案中产生未对准，则可以防止第一栅极210的栅电极133和插塞186之间的短路。在图9A和9B中示出这种情况。图9A示出示范性实施方式，其中在DRAM区200中产生孔164的未对准，使得孔164形成为与第一栅极210重叠。如果在图案中造成这种未对准，则如图10中的围绕的虚线所示意性指示的，在栅电极133的表面上没有保护绝缘膜140就会导致栅电极133和插塞186之间的短路。然而，由于在本示范性实施例中保护绝缘膜140形成在栅电极133上，所以在发生图案未对准的情况下，可以防止其后形成的位线184或插塞186和栅电极之间的短路。图9B是示意图，示出本示范性实施例的结构中插塞186和位线184形成在孔164和双镶嵌互连沟槽166中的结构。

[0053] 除了以上之外，保护绝缘膜140可以由能够提供对于层间绝缘膜160更高的蚀刻选择性的材料构成。材料的这种选择，在蚀刻层间绝缘膜160以形成孔164和双镶嵌互连沟槽166的情况下，允许实现在栅电极133的表面上形成的保护绝缘膜140没有被蚀刻的结构。

[0054] 现在返回图1，接着在半导体衬底102的整个表面上形成层间绝缘膜172。其后，在层间绝缘膜172中形成达到插塞186的孔，并且用阻挡金属膜180和金属膜182填充该孔的内部。随后，使用CMP工艺，去除暴露在该孔外部的部分金属膜182和阻挡金属膜180，以形成插塞188。

[0055] 然后，在半导体衬底102的整个表面上形成层间绝缘膜174。随后，在DRAM区200中，形成用于形成层间绝缘膜174中的电容器198的凹入部分。然后，用下电极192、电容性膜194和上电极196填充凹入部分。因此形成了电容器198。可选地，可以通过使用其他类型的结构和工艺制造该电容器。

[0056] 其后，在半导体衬底102的整个表面上形成层间绝缘膜176，且在逻辑区202中的层间绝缘膜174和层间绝缘膜176中形成达到插塞188的孔，然后用阻挡金属膜180和金属膜182填充该孔的内部。随后，使用CMP工艺去除暴露在该孔外部的部分金属膜182和阻挡金属膜180，以形成插塞190。如上所述，获得具有图1中示出的结构的半导体器件100。

[0057] 由于在根据本示范性实施例的半导体器件100的使用后栅极工艺的结构中，保护绝缘膜140可以选择性地形成在栅电极133的上方，所以在以自对准方式形成接触134期间造成图案未对准的情况下，可以防止接触134和栅电极133之间的短路。

[0058] 尤其是，由于DRAM区200具有元件之间的距离比逻辑区202中的元件之间的距离窄的精细结构，所以在造成图案未对准的情况下，提供造成元件之间短路的更高风险。然而，由于本示范性实施例中的半导体器件100配置为在DRAM区200中栅电极133被保护绝缘膜140保护，所以可以防止接触134和栅电极133之间的短路。另外，在逻辑区202中去除保护绝缘膜140。在相容地包含DRAM区200和逻辑区202的半导体器件中，这允许防止DRAM区200中的短路，并在逻辑区202中在栅电极133上形成电耦合在其间的插塞186等。

[0059] 虽然参考附图在上文中全面地描述了本发明的示范性实施例，但是应该指出，这些示范性实施例仅是以说明本发明为目的的，并且除了上面描述的这些之外，还可以进行各种修改。

[0060] 上面的示范性实施例描述了这种结构：用抗蚀剂膜142保护DRAM区200，并且去除逻辑区202的所有保护绝缘膜140，如图8A所示。然而，可以不进行这种工艺，代替的是，在逻辑区202中形成孔164，同时保留保护绝缘膜140，并且仅DRAM区200用抗蚀剂膜保护，然后可选择性地去除逻辑区202的孔164底部中暴露的部分保护绝缘膜140。

[0061] 除了上面的之外，在上述的示范性实施例中，各个栅绝缘膜形成为基本平坦。这允许可控地减小栅绝缘膜厚度的变化，并且将各个晶体管的阈值确定为期望的值。尤其是，当由多层膜构成栅绝缘膜时，或当为P型晶体管和N型晶体管选择不同厚度或不同数目的层时，由于栅绝缘膜的形状选择为基本平坦，所以可以更容易实现阈值的控制。然而，栅绝缘膜的结构并不具体限制于这种结构，在去除了虚拟栅电极之后，栅绝缘膜可以形成在凹入部分126的底面和侧壁上。

[0062] 很明显，本发明并不限于上面的示范性实施例，并且在没有偏离本发明的范围和精神的情况下，可以进行修改和变化。