半导体器件、液晶显示板、电子设备及制造器件的方法转让专利
申请号 : CN200910006140.9
文献号 : CN101477985B
文献日 : 2010-10-06
发明人 : 田边浩 , 对田俊二
申请人 : 日本电气株式会社
摘要 :
在电路设计所要求的阈值相等的多个晶体管中，将初始阈值为所需阈值的可接受范围的下限的晶体管设置在随着操作、阈值电压的绝对值增加的电路位置处，以及将初始阈值为所需阈值的可接受范围的上限的晶体管设置在随着操作、阈值电压的绝对值减小的电路位置处。
权利要求 :
1.一种半导体器件，包括在操作过程中阈值电压变化的多个薄膜晶体管，所述半导体器件包括：第一薄膜晶体管，所述第一薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值减小的方向；以及第二薄膜晶体管，所述第二薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值增大的方向；
其中，预先设置所述第一薄膜晶体管的初始阈值电压Vth1和所述第二薄膜晶体管的初始阈值电压Vth2，以便在规定可接受的范围内满足关系：Vth1＜Vth2。
2.一种半导体器件，包括在初始状态中具有均匀特性的一组晶体管，其特征在于当在规定驱动条件下所述晶体管长时间操作时，所述晶体管的退化状态不同，并且所述晶体管的阈值电压的变化方向不同，所述半导体器件包括：第一薄膜晶体管，所述第一薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值减小的方向；以及第二薄膜晶体管，所述第二薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值增大的方向；
其中，预先设置所述第一薄膜晶体管的初始阈值电压Vth1和所述第二薄膜晶体管的初始阈值电压Vth2，以便在规定可接受的范围内满足关系：Vth1＜Vth2，以及设计所述第一薄膜晶体管和所述第二薄膜晶体管，从而在电路操作的保证范围内，所述第一薄膜晶体管和所述第二薄膜晶体管的阈值电压之间的差值不会变大。
3.根据权利要求1所述的半导体器件，其特征在于所述第一薄膜晶体管中的掺杂浓度沟道区不同于所述第二薄膜晶体管中的掺杂浓度沟道区。
4.根据权利要求1所述的半导体器件，其特征在于所述第一薄膜晶体管的沟道长度不同于所述第二薄膜晶体管的沟道长度。
5.根据权利要求1所述的半导体器件，其特征在于所述第一薄膜晶体管中衬底上的层结构不同于所述第二薄膜晶体管中衬底上的层结构；以及所述第二薄膜晶体管的多晶硅膜的晶粒小于所述第一薄膜晶体管的多晶硅膜的晶粒。
6.一种制造半导体器件的方法，所述半导体器件包括在操作过程中阈值电压变化的多个薄膜晶体管，所述半导体器件具有：第一薄膜晶体管，所述第一薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值减小的方向；以及第二薄膜晶体管，所述第二薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值增大的方向；
其中，选择性地将杂质离子注入到所述第一薄膜晶体管的有源层或第二薄膜晶体管的有源层，以便在规定可接受的范围内，所述第一薄膜晶体管的初始阈值电压Vth1和所述第二薄膜晶体管的初始阈值电压Vth2满足关系：Vth1＜Vth2。
7.一种制造半导体器件的方法，所述半导体器件包括在操作过程中阈值电压变化的多个薄膜晶体管，所述半导体器件具有：第一薄膜晶体管，所述第一薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值减小的方向；以及第二薄膜晶体管，所述第二薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值增大的方向；
其中，选择性地设置所述第一薄膜晶体管的沟道长度或第二薄膜晶体管的沟道长度，以便在规定可接受的范围内，所述第一薄膜晶体管的初始阈值电压Vth1和所述第二薄膜晶体管的初始阈值电压Vth2满足关系：Vth1＜Vth2。
8.一种制造半导体器件的方法，所述半导体器件包括在操作过程中阈值电压变化的多个薄膜晶体管，所述半导体器件具有：第一薄膜晶体管，所述第一薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值减小的方向；以及第二薄膜晶体管，所述第二薄膜晶体管的阈值电压的变化方向是所述阈值电压的绝对值增大的方向；
其中，所述第一薄膜晶体管中衬底上的层构造不同于所述第二薄膜晶体管中衬底上的层构造，以及所述第二薄膜晶体管的多晶硅膜的晶粒小于所述第一薄膜晶体管的多晶硅膜的晶粒，从而在规定可接受的范围内，所述第一薄膜晶体管的初始阈值电压Vth1和所述第二薄膜晶体管的初始阈值电压Vth2满足关系：Vth1＜Vth2。
说明书 :
技术领域
本发明涉及一种具有多个晶体管的半导体器件、一种液晶显示板和一种具有所述半导体器件的电子设备、以及一种制造半导体器件的方法。
背景技术
传统上，通过用于在硅晶片的表面上形成精细晶体管的公知工艺(此后，称为LSI工艺)，来制造包括存储器、CPU(中央处理单元)等的LSI(大规模集成电路)。
在LSI中，为了促进存储器容量的增加以及CPU速度的增加和功率消耗的降低，与已有技术相比，将晶体管制造得更小，且降低其工作电压。
另一方面，近来，为了提供具有更大屏幕、更高分辨率和更低功率消耗的液晶显示板，对薄膜晶体管进行了积极的开发。在液晶显示板中，通常，在形成了基底的绝缘衬底上形成半导体层，并将半导体层用作薄膜晶体管的有源层。
将非晶硅氢化物作为有源层或将多晶化硅(多晶硅)用作有源层的薄膜晶体管已经投入使用。
使用多晶硅作为有源层的薄膜晶体管包括高温多晶硅薄膜晶体管和低温多晶硅薄膜晶体管。高温多晶硅薄膜晶体管使用石英作为基底，并通过大约1000℃的热处理工艺(类似于上述LSI工艺)来制造。此外，作为高温多晶硅薄膜晶体管，还存在一种叠压在硅晶片上的多晶硅薄膜晶体管，类似于TFT(薄膜晶体管)加载型SRAM(静态随机存取存储器)。
另一方面，低温多晶硅薄膜晶体管使用低熔点且不含碱金属的玻璃作为基底，并通过大约500℃的热处理工艺来制造。例如，如日本专利申请未审公开No.9-116159和10-242471中所公开，低温多晶硅薄膜晶体管具有形成在绝缘衬底上的源极/漏极电极、作为沟道的多晶硅层、栅极绝缘膜和栅极电极。
在制造低温多晶硅薄膜晶体管时，执行用于激活源极/漏极区中的杂质的大约500℃的激活处理、用于氢钝化的大约300℃的氢等离子体处理、以及用于修复在干法刻蚀处理等中引起的等离子体损伤的从200℃到300℃的热处理。这种低温多晶硅薄膜晶体管实际上还用作液晶显示板的驱动器件。
但是，在上述现有技术中存在以下问题。
在低温多晶硅薄膜晶体管中，已知的是倾向于发生目前尚未理解的现象，例如，已知的是与通过传统LSI工艺制造的晶体管相比，当低温多晶硅薄膜晶体管工作较长的时间段时，其特性退化。
究其原因，可以考虑低温多晶硅薄膜晶体管与通过LSI工艺制造的晶体管在确定了元件特性的MOS(金属氧化物半导体)界面(尤其是OS(氧化物半导体)界面)上的差异。
通过LSI工艺制造的晶体管在OS界面上具有单晶硅且质量较好的热氧化物膜。另一方面，低温多晶硅薄膜晶体管在OS界面上具有其朝向随机的多晶硅和包括较多水(尤其是OH基)的二氧化硅膜。
多晶硅比单晶硅包括更多的非键合(悬空键)Si原子，而悬空键表现为载流子的收集器(trap for carrier)。
为了减少这种载流子收集器，在制造低温多晶硅薄膜晶体管时，采用以氢端接悬空键的等离子体氢处理。但是，通过等离子体氢处理形成的氢-硅键并不总是稳定的，当施加电场时，有时会发生离解或重组。
另一方面，因为OH基的存在，二氧化硅膜引起了固定电荷密度的增加。同样，当施加电场时，有时会发生Si-OH组合的离解或重组。
因此，低温多晶硅薄膜晶体管的问题在于当施加电场时，其OS界面倾向于发生退化。因此，当包括低温多晶硅薄膜晶体管在内的电路工作较长的时间段时，则存在低温薄膜晶体管的特性偏离初始特性并且电路操作变得不稳定的可能性。
在LSI中，为了促进存储器容量的增加以及CPU速度的增加和功率消耗的降低，与已有技术相比，将晶体管制造得更小，且降低其工作电压。
另一方面，近来，为了提供具有更大屏幕、更高分辨率和更低功率消耗的液晶显示板，对薄膜晶体管进行了积极的开发。在液晶显示板中，通常，在形成了基底的绝缘衬底上形成半导体层，并将半导体层用作薄膜晶体管的有源层。
将非晶硅氢化物作为有源层或将多晶化硅(多晶硅)用作有源层的薄膜晶体管已经投入使用。
使用多晶硅作为有源层的薄膜晶体管包括高温多晶硅薄膜晶体管和低温多晶硅薄膜晶体管。高温多晶硅薄膜晶体管使用石英作为基底，并通过大约1000℃的热处理工艺(类似于上述LSI工艺)来制造。此外，作为高温多晶硅薄膜晶体管，还存在一种叠压在硅晶片上的多晶硅薄膜晶体管，类似于TFT(薄膜晶体管)加载型SRAM(静态随机存取存储器)。
另一方面，低温多晶硅薄膜晶体管使用低熔点且不含碱金属的玻璃作为基底，并通过大约500℃的热处理工艺来制造。例如，如日本专利申请未审公开No.9-116159和10-242471中所公开，低温多晶硅薄膜晶体管具有形成在绝缘衬底上的源极/漏极电极、作为沟道的多晶硅层、栅极绝缘膜和栅极电极。
在制造低温多晶硅薄膜晶体管时，执行用于激活源极/漏极区中的杂质的大约500℃的激活处理、用于氢钝化的大约300℃的氢等离子体处理、以及用于修复在干法刻蚀处理等中引起的等离子体损伤的从200℃到300℃的热处理。这种低温多晶硅薄膜晶体管实际上还用作液晶显示板的驱动器件。
但是，在上述现有技术中存在以下问题。
在低温多晶硅薄膜晶体管中，已知的是倾向于发生目前尚未理解的现象，例如，已知的是与通过传统LSI工艺制造的晶体管相比，当低温多晶硅薄膜晶体管工作较长的时间段时，其特性退化。
究其原因，可以考虑低温多晶硅薄膜晶体管与通过LSI工艺制造的晶体管在确定了元件特性的MOS(金属氧化物半导体)界面(尤其是OS(氧化物半导体)界面)上的差异。
通过LSI工艺制造的晶体管在OS界面上具有单晶硅且质量较好的热氧化物膜。另一方面，低温多晶硅薄膜晶体管在OS界面上具有其朝向随机的多晶硅和包括较多水(尤其是OH基)的二氧化硅膜。
多晶硅比单晶硅包括更多的非键合(悬空键)Si原子，而悬空键表现为载流子的收集器(trap for carrier)。
为了减少这种载流子收集器，在制造低温多晶硅薄膜晶体管时，采用以氢端接悬空键的等离子体氢处理。但是，通过等离子体氢处理形成的氢-硅键并不总是稳定的，当施加电场时，有时会发生离解或重组。
另一方面，因为OH基的存在，二氧化硅膜引起了固定电荷密度的增加。同样，当施加电场时，有时会发生Si-OH组合的离解或重组。
因此，低温多晶硅薄膜晶体管的问题在于当施加电场时，其OS界面倾向于发生退化。因此，当包括低温多晶硅薄膜晶体管在内的电路工作较长的时间段时，则存在低温薄膜晶体管的特性偏离初始特性并且电路操作变得不稳定的可能性。
发明内容
因此，本发明的目的是提供一种半导体器件，即使工作较长的时间段，仍然稳定地进行操作；一种具有所述半导体器件的液晶显示板；以及一种制造半导体器件的方法。
为了获得上述目的，在电路设计所要求的阈值相等的多个晶体管中，将初始阈值为所需阈值的可接受范围内的下限的晶体管设置在随着晶体管的操作、阈值电压的绝对值增加的电路位置处，以及将初始阈值为所需阈值的可接受范围内的上限的晶体管设置在随着晶体管的操作、阈值电压的绝对值减小的电路位置处。
在所述半导体器件中，如上所述，由于即使半导体器件工作较长时间段，每个晶体管的阈值按照补偿初始阈值的差异的方向变化，因此不存在每个晶体管的阈值的差异变大超过电路操作的保证范围的情况。因此，能够获得即使工作较长时间段仍稳定操作而不会误操作的半导体器件。因此，当使用这种半导体器件时，可以获得具有较长工作寿命的液晶显示板和电子设备。
通过以下结合示出了本发明的示例的附图的描述，本发明的上述和其他目的、特征和优点将变得更加显而易见。
为了获得上述目的，在电路设计所要求的阈值相等的多个晶体管中，将初始阈值为所需阈值的可接受范围内的下限的晶体管设置在随着晶体管的操作、阈值电压的绝对值增加的电路位置处，以及将初始阈值为所需阈值的可接受范围内的上限的晶体管设置在随着晶体管的操作、阈值电压的绝对值减小的电路位置处。
在所述半导体器件中，如上所述，由于即使半导体器件工作较长时间段，每个晶体管的阈值按照补偿初始阈值的差异的方向变化，因此不存在每个晶体管的阈值的差异变大超过电路操作的保证范围的情况。因此，能够获得即使工作较长时间段仍稳定操作而不会误操作的半导体器件。因此，当使用这种半导体器件时，可以获得具有较长工作寿命的液晶显示板和电子设备。
通过以下结合示出了本发明的示例的附图的描述，本发明的上述和其他目的、特征和优点将变得更加显而易见。
附图说明
图1是示出了根据本发明第一实施例的半导体器件的结构的方框图；
图2是示出了图1所示的移位寄存器的结构的电路图；
图3是示出了图2所示的晶体管的结构的侧面横截面图；
图4是示出了图2所示的移位寄存器SR1的操作的时序图；
图5A是示出了图2所示的晶体管T5的静态特性的时间变化的曲线图；
图5B是示出了图2所示的晶体管T6的静态特性的时间变化的曲线图；
图6A是示出了将本发明应用于图2所示的晶体管T5和T6的情况下的静态特性的时间变化的曲线图；
图6B是示出了未将本发明应用于图2所示的晶体管T5和T6的情况下的静态特性的时间变化的曲线图；
图7是示出了根据本发明第二实施例的半导体器件的结构的侧面横截面图；
图8是示出了根据本发明第三实施例的半导体器件的结构的侧面横截面图；
图9是示出了根据本发明第四实施例的半导体器件的结构的侧面横截面图；
图10A到10H是示出了制造根据第一实施例的半导体器件的方法的过程的侧面横截面图；
图11是示出了通过如图10A到10H所示的制造方法制造的晶体管的静态特性示例的曲线图；
图12是示出了根据第六实施例制造的晶体管的静态特性示例的曲线图；
图13是示出了根据第七实施例制造的晶体管的静态特性示例的曲线图；
图14A到14F是示出了制造根据第四实施例的半导体器件的方法的过程的侧面横截面图；
图15是示出了在形成像素电路中的晶体管时、制造方法的过程的侧面横截面图；
图16是示出了液晶显示板的结构示例的透视分解图；以及
图17是示出了根据本发明的电子设备的结构示例的透视分解图。
图2是示出了图1所示的移位寄存器的结构的电路图；
图3是示出了图2所示的晶体管的结构的侧面横截面图；
图4是示出了图2所示的移位寄存器SR1的操作的时序图；
图5A是示出了图2所示的晶体管T5的静态特性的时间变化的曲线图；
图5B是示出了图2所示的晶体管T6的静态特性的时间变化的曲线图；
图6A是示出了将本发明应用于图2所示的晶体管T5和T6的情况下的静态特性的时间变化的曲线图；
图6B是示出了未将本发明应用于图2所示的晶体管T5和T6的情况下的静态特性的时间变化的曲线图；
图7是示出了根据本发明第二实施例的半导体器件的结构的侧面横截面图；
图8是示出了根据本发明第三实施例的半导体器件的结构的侧面横截面图；
图9是示出了根据本发明第四实施例的半导体器件的结构的侧面横截面图；
图10A到10H是示出了制造根据第一实施例的半导体器件的方法的过程的侧面横截面图；
图11是示出了通过如图10A到10H所示的制造方法制造的晶体管的静态特性示例的曲线图；
图12是示出了根据第六实施例制造的晶体管的静态特性示例的曲线图；
图13是示出了根据第七实施例制造的晶体管的静态特性示例的曲线图；
图14A到14F是示出了制造根据第四实施例的半导体器件的方法的过程的侧面横截面图；
图15是示出了在形成像素电路中的晶体管时、制造方法的过程的侧面横截面图；
图16是示出了液晶显示板的结构示例的透视分解图；以及
图17是示出了根据本发明的电子设备的结构示例的透视分解图。
具体实施方式
(第一实施例)
根据第一实施例的半导体器件是用于驱动液晶显示板的驱动器电路，包括P沟道晶体管。此后，将驱动器电路称为扫描电路1。
如图1所示，扫描电路1形成在玻璃衬底2(参见图3)上。扫描电路1具有串联连接的多个移位寄存器(SR1、SR2、SR3、SR4、…)。将开始脉冲ST输入第一级处的移位寄存器SR1，以及将前一移位寄存器的输出信号输入第二和后续级的移位寄存器。
将三个时钟信号C1到C3中的两个时钟信号输入每个移位寄存器。换句话说，当k是大于等于0的整数时，将时钟信号C3和C1输入第(3k+1)级的移位寄存器，将时钟信号C1和C2输入第(3k+2)级的移位寄存器，以及将时钟信号C2和C3输入第(3k+3)级的移位寄存器。
此外，将电源电压VDD提供给每个移位寄存器。
移位寄存器SR1输出信号OUT1，从而将开始脉冲ST的相位移位时钟信号C1。移位寄存器SR2输出信号OUT2，从而将从移位寄存器SR1输出的信号OUT1的相位移位时钟信号C2。移位寄存器SRn(n是大于等于2的整数)输出信号OUTn，从而对从移位寄存器SR(n-1)输出的信号OUT(n-1)的相位进行移位。按照这种方式，与时钟信号同步地，顺序移位开始脉冲ST的相位。
如图2所示，移位寄存器SR1具有六个晶体管T1到T6。晶体管T1到T6是形成在玻璃衬底2(参见图3)上的薄膜晶体管，而且是P沟道晶体管，每一个均具有相同的电流驱动性。
在晶体管T1中，将电源电压VDD施加到源极或漏极，源极和漏极中的另一个与晶体管T2的源极或漏极相连。在晶体管T3中，将电源电压VDD施加到源极或漏极，源极和漏极中的另一个与晶体管T4的源极或漏极相连。在晶体管T5中，将电源电压VDD施加到源极或漏极，源极和漏极中的另一个与晶体管T6的源极或漏极相连。
将开始脉冲ST输入晶体管T2的源极和漏极中的另一个。将时钟C3输入晶体管T4的源极和漏极中的另一个。将时钟C1输入晶体管T6的源极和漏极中的另一个。
此外，将开始脉冲ST输入晶体管T2和T3的栅极。将时钟C3输入晶体管T4的栅极。晶体管T6的栅极与用于连接晶体管T1和晶体管T2的节点N1相连。晶体管T1和T5的栅极与用于连接晶体管T3和晶体管T4的节点N2相连。
输出用于连接晶体管T5和晶体管T6的节点处的电位，作为信号OUT1。
接下来，将对每个晶体管的功能进行解释。
当开始脉冲ST处于低电平时，晶体管T2处于导通状态，并向节点N1提供比开始脉冲ST的低电平高阈值(Vt)的电位。
当时钟信号C3处于低电平时，晶体管T4处于导通状态，并向节点N2提供比时钟信号C3的低电平高阈值(Vt)的电位。
当节点N2的电位为(低电平+Vt)时，晶体管T5处于导通状态，并输出高电平，作为信号OUT1。
当节点N1处于低电位(低电平+Vt或低于低电平)时，晶体管T6处于导通状态，并将时钟信号C1的电位提供给输出OUT1。
当开始脉冲ST处于低电平时，晶体管T3处于导通状态，并向节点N2提供高电平。
当节点N2的电位是(低电平+Vt)时，晶体管T1处于导通状态，并向节点N1提供高电平。
第二或后续级的移位寄存器SRn(n是大于等于2的整数)类似于移位寄存器SR1。但是，要输入的信号是不同的。换句话说，将从前一级的移位寄存器SR(n-1)输出的信号OUT(n-1)输入移位寄存器SRn。
附带地，当k是大于等于0的整数时，将时钟信号C3和C1输入移位寄存器SR(3k+1)，将时钟信号C1和C2输入移位寄存器SR(3k+2)，以及将时钟信号C2和C3输入移位寄存器SR(3k+3)。
图3示出了图2所示的晶体管T5和T6的结构。
如图3所示，在玻璃衬底2上形成扫描电路1。
在玻璃衬底2上形成作为衬底保护膜的氧化硅膜3，并在其上设置岛形的多晶硅膜4。多晶硅膜4是晶体管的有源层。
多晶硅膜4的两个端部是晶体管T5和T6的源极/漏极区5。而且，多晶硅膜4的中央部分是晶体管T5和T6的沟道区6。此外，源极/漏极区5与沟道区6之间的边界部分是LDD(轻掺杂漏极)区7。
例如，将剂量为1×1012cm-2的磷注入到晶体管T5的沟道区6中，以及将剂量为3×1012cm-2的磷注入到晶体管T6的沟道区6中。因此，晶体管T5和晶体管T6的沟道区6具有不同的掺杂浓度。利用此结构，将刚刚制造出来的晶体管T5的初始阈值电压的绝对值(初始阈值)设置为小于晶体管T6的初始阈值。而且，将晶体管T5的初始阈值设置为电路所需的可接受范围内的下限，并将晶体管T6的初始阈值设置为电路所需的可接受范围内的上限。
此外，在氧化硅膜3上形成由诸如氧化硅等制成的栅极绝缘膜8，从而覆盖多晶硅膜4，以及在栅极绝缘膜8上直接位于沟道区域6上方的区域上形成由诸如多晶硅等制成的栅极电极9。
此外，在栅极绝缘层8上形成由诸如氧化硅等制成的层间绝缘膜10，从而覆盖栅极电极9。在层间绝缘膜10中、在源极/漏极区5上形成接触孔11，并将要与源极/漏极区5相连的导线12设置在接触孔11中和层间绝缘膜10上。
接下来，将对根据第一实施例的半导体器件的操作进行解释。
如图4所示，假设在初始状态下，时钟信号C1处于高电平，时钟信号C2处于高电平，时钟信号C3处于低电平，以及开始脉冲ST处于高电平。附带地，假设时钟信号C1到C3和开始脉冲ST的高电平电位为电源电压VDD，以及低电平电位为VSS。
此时，由于时钟信号C3处于低电平，移位寄存器SR1的晶体管T4处于导通状态，而且由于开始脉冲ST处于高电平，移位寄存器SR1的晶体管T2和T3处于非导通状态。因此，节点N2处于比低电平高阈值电压(Vt)的电位(VSS+Vt)。
因此，晶体管T1和T5处于导通状态，节点N1的电位为高电平(电源电压VDD)，以及晶体管T6处于非导通状态。结果，由于晶体管T5处于导通状态，而晶体管T6处于非导通状态，信号OUT1处于高电平。
然后，在如图4所示的时间段P1期间，当开始脉冲ST处于低电平，而时钟信号C3处于高电平时，晶体管T2、T3处于导通状态。
此时，节点N1的电位变化为比开始脉冲ST的低电平高阈值电压Vt的电位(VSS+Vt)。同样，由于晶体管T4处于非导通状态，节点N2处于高电平，且晶体管T1和T5处于非导通状态。
因此，晶体管T6处于导通状态，但是，因为时钟信号C1处于高电平，信号OUT1保持在高电平。
随后，在时间段P2期间，开始脉冲ST处于高电平，晶体管T2处于非导通状态，以及节点N1处的电位由晶体管T6的栅极电容保持。
当时钟信号C1变为低电平时，晶体管T6的栅极和漏极之间以及栅极和源极之间的电容退出，因此由于这些电容的自举效应(bootstrap effect)，节点N1从电位(VSS+Vt)下降到比低电平低的电压。因此，大于阈值电压的电压被施加到晶体管T6的栅极和源极之间，晶体管T6保持导通，并输出时钟信号C1的低电平，作为信号OUT1。
随后，在时间段P3，当时钟信号C3变为低电平时，晶体管T4处于导通状态，并且节点N2的电位从高电平变为比低电平高阈值电压Vt的电位(VSS+Vt)。因此，晶体管T1和T5处于导通状态，节点N1和信号OUT1变为高电平。此时，由于晶体管T6的栅极和源极之间的电位差为零，晶体管T6处于非导通状态。
在时间段P3和随后的时间段期间，由于将时钟信号C3的低电平以恒定的时间间隔输入晶体管T4，节点N2保持在电位(VSS+Vt)。因此，晶体管T1和T5保持导通。一直保持此状态，直到开始脉冲ST变为低电平为止。
如上所述，已经对移位寄存器SR1的操作进行了解释，在所有移位寄存器中，执行与时间段P1到P3相同的操作，除了输入信号在其他移位寄存器中有所不同以外。利用此操作，来自扫描电路1的输出顺序地变为低电平。
将来自移位寄存器SRn的输出信号用在其上安装了扫描电路1的液晶板中。
现在，当长时间操作晶体管T5和T6时，静态特性沿恒定方向变化。图5A和5B示出了在80℃的温度下、以预定驱动条件执行操作测试时、静态特性的测量结果。附带地，图5A和5B中的实线表示操作测试之前的静态特性(0小时)，以及虚线表示500小时之后的静态特性。
如图5A所示，晶体管T5的静态特性沿负方向变化，即在晶体管T5长时间操作之后、阈值电压的绝对值增加的方向。同样，如图5B所示，晶体管T6的静态特性沿正方向变化，即在晶体管T6长时间操作之后、阈值电压的绝对值减小的方向。
附带地，此操作测试的温度环境(80℃)并不总是与实际工作条件相一致。由于在高温环境下执行此测试，也可以用作用于评估可靠性的加速测试。因此，在80℃的温度下进行500小时的操作测试之后测量静态特性的变化是估计半导体器件的工作寿命的有效手段。
在第一实施例中，晶体管T5的初始阈值的绝对值小于晶体管T6的初始阈值的绝对值。而且，在电路设计所要求的阈值相等的多个晶体管中，将初始阈值为所需阈值的可接受范围内的下限的晶体管T5设置在随着操作、阈值电压的绝对值增加的电路位置处，以及将初始阈值为所需阈值的可接受范围内的上限的晶体管T6设置在随着操作、阈值电压的绝对值减小的电路位置处。附带地，在晶体管T1到T5的电路设计中，所需阈值是相等的。
在根据第一实施例的半导体器件中，如图6A所示，晶体管T5和T6的静态特性随着时间沿相反方向变化。换句话说，晶体管T5的静态特性沿负方向(阈值电压的绝对值增加的方向)变化，而晶体管T6的静态特性沿正方向(阈值电压的绝对值减小的方向)变化。因此，由于两个晶体管T5、T6的阈值沿着补偿初始阈值之间的差异的方向变化，两个晶体管T5、T6的阈值之间的差异不会增加到超过保证范围。因此，即使扫描电路长时间工作，扫描电路仍能稳定地操作，而不会发生误操作。
另一方面，在未应用本发明的一般扫描电路中，将晶体管T5和T6的初始静态特性设置为尽可能相等。因此，当此扫描电路操作较长时间时，如图6B所示，晶体管T5和T6的静态特性沿着彼此相反的方向变化，并且在所需阈值的可接受范围内，即电路操作的保证范围内。结果，扫描电路的操作变得不稳定。
接下来，将对第一实施例的效果进行解释。发明人进行了测试和研究，以便解决上述薄膜晶体管(尤其是低温多晶硅薄膜晶体管)的操作随着时间变得不稳定的问题。因此，包括一组均匀地形成的晶体管的半导体电路指定驱动条件下长时间工作，而且发明人发现各个晶体管在退化条件和阈值电压的变化方向上有所不同。具体地，发明人发现在一个晶体管中，阈值的绝对值较大，而在另一个晶体管中，阈值的绝对值较小。
这种现象表明：当包括一组制造用于提供恒定特性的晶体管的半导体器件长时间工作时，多个晶体管的阈值电压(初始相等)沿彼此分离的方向变化。这种现象在工作电压较高且阈值电压的可接受范围较宽时没有任何问题。但是，当针对高速操作和小型化设计降低电源电压时，或者当为了降低功率消耗而降低电源电压时，将成为主要问题，这是因为工作电压的可接受范围较窄。
因此，发明人完成本发明，通过按照各个晶体管的阈值电压的变化不超过恒定范围的方式，根据每个晶体管的预期阈值电压变化方向，来设置每个晶体管的初始阈值电压，以开发防止误操作的技术。
例如，根据第一实施例，将晶体管T5的初始阈值的绝对值设置为小于晶体管T6的初始阈值的绝对值。利用此结构，即使扫描电路1长时间工作，两个晶体管的特性沿着补偿初始阈值的差异的方向变化，因而不会发生两个晶体管的阈值差异超过电路操作的保证范围的情况。因此，能够获得即使长时间工作仍能稳定操作的半导体器件。
当为了提供高速、小型化设计或低功率消耗的半导体器件的目的，降低半导体器件的电源电压，而使得工作电压的可接受范围较窄时，第一实施例的效果将得到进一步的增强。根据第一实施例的半导体器件，即使工作电压的可接受范围较窄，仍然可以减少由于晶体管的阈值电压的变化而引起的误操作，并能够防止半导体器件工作寿命的缩短。
在第一实施例中，提及了扫描电路1包括P沟道晶体管的示例，但是，扫描电路1可以包括N沟道晶体管。而且，将液晶显示板中的扫描电路1用作半导体器件的示例，但是，本发明并不局限于此，也可以应用于其他半导体器件。
附带地，例如，可以通过开发要设计的原型电路并测量晶体管在加速测试前后的阈值，来确定设置在电路中任何位置处的晶体管的阈值的绝对值在长时间操作电路之后是增加还是减小。
(第二实施例)
接下来，将对本发明第二实施例进行解释。
如图7所示，在根据第二实施例的半导体器件中，晶体管T6中的沟道区6和栅极电极9比晶体管T5长。例如，假设晶体管T6中的沟道区6和栅极电极9的长度是3μm，而晶体管T5中的沟道区6和栅极电极9的长度是1μm。假设晶体管T5和T6中的沟道区6的掺杂浓度相等。利用此结构，将晶体管T6的初始阈值的绝对值设置为所需阈值的可接受范围内的上限，而将晶体管T5的初始阈值的绝对值设置为所需阈值的可接受范围内的下限。因此，同样，在根据第二实施例的半导体器件中，晶体管T6的初始阈值的绝对值大于晶体管T5的初始阈值的绝对值。
除了上述内容以外，第二实施例在结构、操作和效果上类似于第一实施例。
在根据第二实施例的半导体器件中，按照各个晶体管的阈值电压的变化不超过指定范围的方式，根据每个晶体管所需的阈值电压的变化方向，来设置每个晶体管的初始阈值电压，从而能够减少由于晶体管的阈值电压的变化而引起的误操作，并能够防止半导体器件工作寿命的缩短，类似于第一实施例。
(第三实施例)
接下来，将对根据本发明第三实施例的半导体器件进行解释。
如图8所示，根据第三实施例的半导体器件具有位于晶体管T6和玻璃衬底2之间的氮化硅膜14。仅在形成了晶体管T6的区域中，在氧化硅膜3和玻璃衬底2之间设置氮化硅膜14。
同样，根据第三实施例，形成晶体管T6的多晶硅膜4的晶粒小于晶体管T5的多晶硅膜4的晶粒。利用此结构，将晶体管T6的初始阈值的绝对值设置为所需阈值的可接受范围内的上限，而将晶体管T5的初始阈值的绝对值设置为所需阈值的可接受范围内的下限。因此，同样，在根据第三实施例的半导体器件中，晶体管T6的初始阈值的绝对值大于晶体管T5的初始阈值的绝对值。
除了上述内容以外，第三实施例在结构、操作和效果上类似于第一实施例。
在根据第三实施例的半导体器件中，按照各个晶体管的阈值电压的变化不超过指定范围的方式，根据每个晶体管所需的阈值电压的变化方向，来设置每个晶体管的初始阈值电压，从而能够减少由于晶体管的阈值电压的变化而引起的误操作，并能够防止半导体器件工作寿命的缩短，类似于第一实施例。
(第四实施例)
接下来，将对根据本发明第四实施例的半导体器件进行解释。
根据第四实施例的半导体器件是由CMOS电路制成扫描电路的示例。
如图9所示，在根据第四实施例的半导体器件中，为了形成CMOS电路，在玻璃衬底2上形成P沟道晶体管16和N沟道晶体管17。
在根据第四实施例的半导体器件中，在成对形成CMOS电路的P沟道晶体管16和N沟道晶体管17之间，或者在类似的导电晶体管之间，根据每一个晶体管中时变阈值电压的变化方向，将初始阈值电压设置为不同的数值。
除了上述内容以外，第四实施例在结构、操作和效果上类似于第一实施例。
在根据第四实施例的半导体器件中，按照各个晶体管的阈值电压的变化不超过指定范围的方式，根据每个晶体管所需的阈值电压的变化方向，来设置每个晶体管的初始阈值电压，从而能够减少由于晶体管的阈值电压的变化而引起的误操作，并能够防止半导体器件工作寿命的缩短，类似于第一实施例。
(第五实施例)
接下来，将对根据本发明第五实施例的半导体器件进行解释。
在第五实施例中，将解释制造如第一实施例所述的半导体器件的方法。
如图10所示，首先，在玻璃衬底2上形成将作为衬底保护膜的氧化硅膜3，并在氧化硅膜3上形成非晶硅膜。
随后，为了将晶体管的阈值设置为所需值，利用离子注入机，将要掺杂的杂质离子注入到多晶硅膜上、将成为晶体管的沟道区的部分中。此时，传统上，以相等的浓度对晶体管T1到T6(参见图2)的每个沟道区进行掺杂。
另一方面，根据第五实施例，为了将晶体管T5的阈值和晶体管T6的阈值设置为不同的数值，以不同的浓度，将要掺杂的杂质离子注入到晶体管T5的沟道区和晶体管T6的沟道区中。例如，在将晶体管T6的阈值电压的绝对值设置为比晶体管T5的阈值电压的绝对值高1.5V时，将剂量为1×1012cm-2的磷注入到晶体管T5的沟道区中，以及将剂量为3×1012cm-2的磷注入到晶体管T6的沟道区中。
由于要掺杂的注入离子量与作为后续处理的激光晶体化处理和等离子体氢化处理(稍后进行描述)紧密相关，考虑到这些处理来确定注入离子量。
在注入了要掺杂的离子之后，以激光照射非晶硅膜，使非晶硅膜晶体化。利用此操作，形成多晶硅膜4。
接下来，如图10B所示，通过公知的光刻方法和干法刻蚀方法，将多晶硅膜4形成为岛形的图案。之后，适当地执行清洗处理。
然后，如图10C所示，在氧化硅膜3上形成栅极绝缘膜8，从而覆盖多晶硅膜4。此外，在栅极绝缘膜8上形成导电膜，并按照形成栅极电极9所需的形状，使导电膜形成图案。栅极电极9形成在晶体管的沟道区上，即直接位于多晶硅膜4的上方的部分。
然后，如图10D所示，利用光刻技术，暴露多晶硅膜4要作为源极和漏极的区域，形成光刻胶(未示出)以覆盖其余区域，并利用光刻胶作为掩膜，注入硼。此时，所注入的硼的浓度高于为了形成LDD区而注入的硼的浓度，稍后将进行描述。
例如，利用其中对硼离子进行了质量分离的离子注入机或者利用加速并注入离子而无需质量分离的离子掺杂设备，来执行此注入处理。利用此操作，形成源极/漏极区5。
然后，如图10E所示，剥离光刻胶，并利用栅极电极9作为掩膜，注入硼，以形成LDD区。在这种情况下，由于需要控制硼的浓度以使其低于形成源极/漏极区5的处理中的硼浓度，优选地使用离子注入法，而不是离子掺杂法。
利用此操作，可以自对准地形成LDD区7。此时，多晶硅膜4中、LDD区7之间的部分成为沟道区6。之后，执行杂质的激活处理。
此外，由于将形成LDD区7的硼注入处理应用于整个衬底，要注入到LDD区7中的硼的浓度在每个晶体管中是相等的。因此，在每个晶体管中，在LDD区7的电阻值上产生差异，这是由于在图10A所示的步骤中注入到沟道区中的磷的浓度的差异而引起的。具体地，由于注入到晶体管T6的沟道区中的磷的浓度高于注入到晶体管T5的沟道区中的磷的浓度，与P型杂质(硼)组合的N型杂质(磷)的数量较大，LDD区7的电阻值变高。
为了消除晶体管LDD区7的电阻值的差异，可以有选择地只将磷注入到沟道区中，或者可以在如图10E所示的、用于形成LDD区7的硼注入步骤中，改变硼的浓度，以满足磷浓度的差异。
然后，如图10F所示，在栅极绝缘膜8上形成层间绝缘膜10，从而覆盖栅极电极9。随后，执行等离子体氢化处理，以氢端接多晶硅膜4中的硅的剩余悬空键，从而使剩余的悬空键变得不活跃。
接下来，如图10G所示，在晶体管的源极/漏极区5上方的层间绝缘膜10中形成接触孔11。然后，在层间绝缘膜10上形成通过接触孔11与源极/漏极区5相连的导电层，并使导电层形成图案，以形成导线12。利用此操作，根据如图1和2所示的电路，连接晶体管T1到T6。因此，完成了如图1和3所示的扫描电路1。
此外，除了扫描电路1之外，还在液晶显示板的TFT衬底上形成多种电路。例如，将用于驱动像素的晶体管设置在TFT衬底的显示区中，从而对应于多个像素。
当形成用于驱动像素的晶体管时，在如图10A到10G所示的步骤之后，如图10H所示，在层间绝缘膜10上形成也用作保护膜的平面化(planarization)膜13，从而覆盖导线12，并在平面化膜13中形成接触孔18。形成接触孔18，从而到达与源极或漏极相连的导线12(与每个晶体管的源极/漏极区5相连的导线12)。
随后，在平面化膜13上形成通过接触孔18与导线12相连的透明电极19。利用此结构，完成TFT衬底。
最后，将TFT衬底和公知的相对衬底通过提供了空间的密封材料平行地连接在一起，并将液晶密封在TFT衬底和相对衬底之间，以形成液晶层。利用此结构，完成液晶显示板。
在根据第五实施例的制造半导体器件的方法中，在如图10A所示的步骤中，不同地设置要注入到晶体管T5和T6的沟道区的形成区中的磷的量，从而将晶体管T5和T6的沟道区的掺杂浓度设置为不同的数值。利用此结构，如图11所示，可以将晶体管T5的阈值电压的绝对值设置为比晶体管T6的阈值电压的绝对值小大约1.5V。附带地，图11和图12和13(稍后将进行描述)中纵轴的极性与图5A、5B、6A和6B相反。
第五实施例描述了其中将扫描电路中的P沟道晶体管的阈值电压设置为不同值的示例，但是，当扫描电路包括N沟道晶体管时，也可以通过适当地选择要注入到沟道区中的杂质的种类和浓度，获得相同的效果。
(第六实施例)
接下来，将对根据本发明第六实施例的半导体器件进行解释。
在第六实施例中，将解释制造如第二实施例所述的半导体器件的方法。
附带地，第六实施例中所描述的制造半导体器件的方法类似于第五实施例中所描述的制造半导体器件的方法。因此，下面将参照图10A到10H，对根据第六实施例的制造半导体器件的方法进行解释，类似于第五实施例。
在第六实施例中，如图10所示，首先，在玻璃衬底2上形成将作为衬底保护膜的氧化硅膜3，并在氧化硅膜3上形成非晶硅膜。
随后，为了将晶体管的阈值设置为所需值，利用离子注入机，将要掺杂的杂质离子注入到多晶硅膜上、将成为晶体管的沟道区的部分中。此时，在第五实施例中，将要掺杂的杂质离子以不同的浓度注入到晶体管T5的沟道区和晶体管T6的沟道区中。在第六实施例中，将要掺杂的杂质离子以相等的浓度注入到每个晶体管的沟道区中，类似于传统的半导体器件。
在注入了要掺杂的离子之后，以激光照射非晶硅膜，使非晶硅膜晶体化。利用此操作，形成多晶硅膜4。
接下来，如图10B所示，通过公知的光刻工艺和干法刻蚀工艺，将多晶硅膜4形成为岛形的图案。之后，适当地执行清洗处理。
然后，如图10C所示，在氧化硅膜3上形成栅极绝缘膜8(例如，厚度为50nm)，从而覆盖多晶硅膜4。此外，在栅极绝缘膜8上形成导电膜，并使导电膜形成图案，以形成栅极电极9。此时，在第五实施例中，每个晶体管的栅极电极9的长度是相等的，但是，在第六实施例中，如图7所示，形成晶体管T6的栅极电极9，使其比晶体管T5的栅极电极9长。例如，晶体管T6的栅极电极9的长度是3μm，而晶体管T5的栅极电极9的长度是1μm。
随后，利用栅极电极9作为掩膜，将硼注入到多晶硅膜4中，以形成自对准的源极/漏极区5。此时，多晶硅膜4中、源极/漏极区5之间的区域是沟道区6。
在根据第六实施例的制造半导体器件的方法中，由于晶体管T5和T6的栅极电极9的长度不同，利用栅极电极9作为掩膜形成的沟道区6的长度也不同。具体地，晶体管T6的长度是3μm，而晶体管T5的沟道区6的长度是1μm。
后续步骤类似于第五实施例。利用此结构，完成了如图7所示的半导体器件。
根据第六实施例，由于晶体管T5和T6的沟道区在长度上不同，如图12所示，可以使晶体管T5的阈值电压的绝对值比晶体管T6的阈值电压的绝对值小，例如，小1.0V。
在根据第六实施例的制造半导体器件的方法中，不需要如第五实施例中那样，执行注入要掺杂的离子的步骤两次以改变每个晶体管的沟道区的掺杂浓度。因此，可以将每个晶体管的阈值电压设置为不同数值，而无需增加步骤的个数。
附带地，可以通过优化设计用在形成栅极电极图案的步骤中的曝光掩膜，将晶体管的沟道区6的长度设置为不同数值。具体地，可以根据晶体管，将设置在曝光掩膜中的栅极电极的孔径长度设置为不同数值。
(第七实施例)
接下来，将对根据本发明第七实施例的半导体器件进行解释。
在第七实施例中，将解释制造如第三实施例所述的半导体器件的方法。
在第七实施例中，如图8所示，在玻璃衬底2上形成晶体管T6的区域中，形成厚度为100nm的氮化硅膜14。
随后，在玻璃衬底2上形成氧化硅膜3，从而覆盖氮化硅膜14，然后形成非晶硅膜。
然后，将要掺杂的杂质离子以相等的浓度注入到将成为每个晶体管的沟道区的部分中，类似于第六实施例。之后，以激光照射非晶硅膜，使非晶硅膜晶体化。利用此操作，形成多晶硅膜4。后续步骤类似于第五实施例。利用此结构，完成了如图8所示的半导体器件。
根据第七实施例，在晶体管T6的形成区域中，在玻璃衬底2和氧化硅膜3之间形成氮化硅膜14。利用此结构，直接位于晶体管T6下方的区域中的衬底保护膜的结构不同于直接位于晶体管T5下方的区域中的衬底保护膜的结构。换句话说，在直接位于晶体管T6下方的区域中设置由单层构成的氧化膜3，作为衬底保护膜，而在直接位于晶体管T5下方的区域中设置包括氮化硅膜14和氧化硅膜3的双层膜，作为衬底保护膜。由于氮化硅膜的热传导性高于氧化硅膜，在以激光照射要晶体化的非晶硅膜时，改善了冷却性。因此，晶体管T6的多晶硅膜4中的晶粒小于晶体管T5的多晶硅膜4中的晶粒。
结果，如图13所示，使晶体管T6的阈值的绝对值比晶体管T5的阈值的绝对值大大约0.5V。
如上所述，在第七实施例中，使晶体管的衬底保护膜不同，以改变非晶硅膜的晶体化行为。附带地，可以通过有选择地控制激光照射强度来改变非晶硅膜的晶体化行为。
(第八实施例)
接下来，将对根据本发明第八实施例的半导体器件进行解释。
在第八实施例中，将解释制造如第四实施例所述的半导体器件的方法。
如图14所示，首先，在玻璃衬底2上形成将作为衬底保护膜的氧化硅膜3，并在氧化硅膜3上形成非晶硅膜。
随后，为了将晶体管的阈值设置为所需值，将要掺杂的杂质离子注入到多晶硅膜上、将成为晶体管的沟道区的区域中。
例如，将剂量为5×1012cm-2的硼注入到形成N沟道晶体管的区域中，以及将剂量为3×1012cm-2的磷注入到形成P沟道晶体管的区域中。可以适当调整杂质的种类和数量，以满足设计值。
附带地，为了缩短步骤，例如，在将磷注入到整个表面中之后，可以将另一种掺杂作为相反物质仅注入到形成N沟道晶体管的区域中。作为注入杂质的方法，提到了离子注入法和离子掺杂法。同样，在将磷注入到整个表面中时，如上所述，可以在形成非晶硅膜的同时，以气相注入杂质元素。在注入杂质之后，以激光照射非晶硅膜，使非晶硅膜晶体化。利用此操作，形成多晶硅膜4。
接下来，如图14B所示，通过公知的光刻工艺和干法刻蚀工艺，将多晶硅膜4形成为岛形的图案。此时，多晶硅膜4中注入了硼的部分成为多晶硅膜4n和N沟道晶体管的有源层。另一方面，多晶硅膜4中注入了磷的部分成为多晶硅膜4p和P沟道晶体管的有源层。之后，适当地执行清洗处理。
然后，如图14C所示，在氧化硅膜3上形成栅极绝缘膜8，从而覆盖多晶硅膜4n、4p。此外，在栅极绝缘膜8上形成导电膜，并按照形成栅极电极9所需的形状，使导电膜形成图案。栅极电极9形成在晶体管的沟道区上，即直接位于多晶硅膜4的上方的部分。
然后，如图14D所示，利用光刻技术，暴露多晶硅膜4n要作为源极和漏极的区域，形成光刻胶(未示出)以覆盖其余区域，并利用光刻胶作为掩膜，注入磷，例如，剂量为1×1015cm-2。利用此结构，形成了N沟道晶体管的源极/漏极区5n。之后，剥离光刻胶，并利用栅极电极9作为掩膜，注入磷，例如，剂量为1×1013cm-2，以形成LDD区7n。多晶硅膜4n中LDD区7n之间的部分是沟道区6n。
然后，如图14E所示，利用栅极电极9作为掩膜，将硼注入到多晶硅膜4p中，例如，剂量为2×1015cm-2。利用此操作，在多晶硅膜4p中形成P沟道晶体管的源极/漏极区5p。此时，多晶硅膜4p中源极/漏极区5p之间的部分是沟道区6p。
如上所述，根据第八实施例，将N沟道晶体管17形成为LDD型，以及将P沟道晶体管16形成为自对准型。这里，可以通过其中进行质量分离的离子注入设备或用于加速和注入离子而无需质量分离的离子掺杂设备来注入要掺杂的杂质离子。附带地，当形成LDD区时，需要以低于源极/漏极区的浓度来控制注入量，因此优选地使用离子注入法，而不是离子掺杂法。
然后，如图14F所示，在栅极绝缘膜8上形成层间绝缘膜10，从而覆盖栅极电极9。然后，例如，将其保持在450℃的温度下一小时，以激活杂质。随后，执行等离子体氢化处理，以使多晶硅膜4中的剩余硅悬空键去活。
最后，如图9所示，在层间绝缘膜10中形成到达源极/漏极区的接触孔11。然后，在层间绝缘膜10中和接触孔11的内部形成导电层，并使导电层形成图案，以形成导线12。利用此操作，形成了CMOS电路。
此外，当形成像素电路的晶体管时，如图15所示，在层间绝缘膜10上形成也用作保护膜的平面化膜13，从而覆盖导线12，并形成接触孔18，穿透平面化膜13。然后，在平面化膜13上形成通过接触孔18与导线12相连的透明电极19。
在第八实施例中，在成对形成CMOS电路的P沟道晶体管16和N沟道晶体管17之间，或者在类似的导电晶体管之间，根据每个晶体管中时变阈值电压的变化方向，将初始阈值电压设置为不同的数值。
作为将阈值电压设置为不同数值的方式，存在使要在如图14A所示的步骤中注入到沟道区中的杂质的量不同的方法(类似于第五实施例)、通过在如图14C所示的步骤中将栅极电极设置为不同的长度使沟道区的长度不同的方法(类似于第六实施例)、以及在如图14A所示的步骤中在玻璃衬底2和氧化硅膜3之间设置氮化硅膜的方法(类似于第七实施例)。可以使用这些方法之一，或者可以组合两种或多种方法。其他制造方法类似于第五实施例。
(第九实施例)
接下来，将对根据本发明第九实施例的半导体器件进行解释。
第九实施例是将本发明应用于液晶显示板的示例。
如图16所示，根据第九实施例的液晶显示板21具有TFT衬底22和相对衬底23，彼此平行设置，以提供共有空间。将液晶层24设置在TFT衬底22和相对衬底23之间。
TFT衬底22具有玻璃衬底2。在玻璃衬底2面向相对衬底23的表面上形成如第一到第四实施例所述的扫描电路1、数据电路25和像素电路26。附带地，数据电路25和像素电路26是通过与扫描电路1相同的步骤制造的。
在第九实施例中，由于将如第一到第四实施例所述的扫描电路设置在玻璃衬底2上，每个晶体管的阈值电压在长时间操作之后变化很小，并稳定操作。因此，可以获得具有长工作寿命的液晶显示板21。
(第十实施例)
接下来，将对根据本发明第十实施例的半导体器件进行解释。
第十实施例是将本发明应用于电子设备(移动电话中的液晶显示板)的示例。
如图17所示，移动电话31具有作为主体的外壳32和设置在外壳32内部的显示部分。将如第九实施例所述的液晶显示板21用作显示部分。
根据第十实施例，即使移动电话31长时间操作，也不会发生液晶显示板21操作不稳定的情况。附带地，与通常的电子设备相比，移动电话通常用在不利的工作环境中，如户外等。因此，可以根据其工作环境(用在严寒环境中的移动电话或用在温暖环境中的移动电话)，针对每种产品，设置晶体管的阈值。
此外，在第十实施例中，作为电子设备的示例，描述了移动电话，但是，本发明并不局限于移动电话，也可以应用于如PDA(个人数字助理)、个人计算机和数字录像机等电子设备。
尽管已经使用特定的术语对本发明的优选实施例进行了描述，这些描述只是用于示例性的目的，而且应当理解的是，在不偏离所附权利要求的精神或范围的前提下，可以进行改变和变化。
本申请是申请日为2006年5月22日的中国专利申请200610084797.3(半导体器件、液晶显示板、电子设备及制造器件的方法)的分案申请。
根据第一实施例的半导体器件是用于驱动液晶显示板的驱动器电路，包括P沟道晶体管。此后，将驱动器电路称为扫描电路1。
如图1所示，扫描电路1形成在玻璃衬底2(参见图3)上。扫描电路1具有串联连接的多个移位寄存器(SR1、SR2、SR3、SR4、…)。将开始脉冲ST输入第一级处的移位寄存器SR1，以及将前一移位寄存器的输出信号输入第二和后续级的移位寄存器。
将三个时钟信号C1到C3中的两个时钟信号输入每个移位寄存器。换句话说，当k是大于等于0的整数时，将时钟信号C3和C1输入第(3k+1)级的移位寄存器，将时钟信号C1和C2输入第(3k+2)级的移位寄存器，以及将时钟信号C2和C3输入第(3k+3)级的移位寄存器。
此外，将电源电压VDD提供给每个移位寄存器。
移位寄存器SR1输出信号OUT1，从而将开始脉冲ST的相位移位时钟信号C1。移位寄存器SR2输出信号OUT2，从而将从移位寄存器SR1输出的信号OUT1的相位移位时钟信号C2。移位寄存器SRn(n是大于等于2的整数)输出信号OUTn，从而对从移位寄存器SR(n-1)输出的信号OUT(n-1)的相位进行移位。按照这种方式，与时钟信号同步地，顺序移位开始脉冲ST的相位。
如图2所示，移位寄存器SR1具有六个晶体管T1到T6。晶体管T1到T6是形成在玻璃衬底2(参见图3)上的薄膜晶体管，而且是P沟道晶体管，每一个均具有相同的电流驱动性。
在晶体管T1中，将电源电压VDD施加到源极或漏极，源极和漏极中的另一个与晶体管T2的源极或漏极相连。在晶体管T3中，将电源电压VDD施加到源极或漏极，源极和漏极中的另一个与晶体管T4的源极或漏极相连。在晶体管T5中，将电源电压VDD施加到源极或漏极，源极和漏极中的另一个与晶体管T6的源极或漏极相连。
将开始脉冲ST输入晶体管T2的源极和漏极中的另一个。将时钟C3输入晶体管T4的源极和漏极中的另一个。将时钟C1输入晶体管T6的源极和漏极中的另一个。
此外，将开始脉冲ST输入晶体管T2和T3的栅极。将时钟C3输入晶体管T4的栅极。晶体管T6的栅极与用于连接晶体管T1和晶体管T2的节点N1相连。晶体管T1和T5的栅极与用于连接晶体管T3和晶体管T4的节点N2相连。
输出用于连接晶体管T5和晶体管T6的节点处的电位，作为信号OUT1。
接下来，将对每个晶体管的功能进行解释。
当开始脉冲ST处于低电平时，晶体管T2处于导通状态，并向节点N1提供比开始脉冲ST的低电平高阈值(Vt)的电位。
当时钟信号C3处于低电平时，晶体管T4处于导通状态，并向节点N2提供比时钟信号C3的低电平高阈值(Vt)的电位。
当节点N2的电位为(低电平+Vt)时，晶体管T5处于导通状态，并输出高电平，作为信号OUT1。
当节点N1处于低电位(低电平+Vt或低于低电平)时，晶体管T6处于导通状态，并将时钟信号C1的电位提供给输出OUT1。
当开始脉冲ST处于低电平时，晶体管T3处于导通状态，并向节点N2提供高电平。
当节点N2的电位是(低电平+Vt)时，晶体管T1处于导通状态，并向节点N1提供高电平。
第二或后续级的移位寄存器SRn(n是大于等于2的整数)类似于移位寄存器SR1。但是，要输入的信号是不同的。换句话说，将从前一级的移位寄存器SR(n-1)输出的信号OUT(n-1)输入移位寄存器SRn。
附带地，当k是大于等于0的整数时，将时钟信号C3和C1输入移位寄存器SR(3k+1)，将时钟信号C1和C2输入移位寄存器SR(3k+2)，以及将时钟信号C2和C3输入移位寄存器SR(3k+3)。
图3示出了图2所示的晶体管T5和T6的结构。
如图3所示，在玻璃衬底2上形成扫描电路1。
在玻璃衬底2上形成作为衬底保护膜的氧化硅膜3，并在其上设置岛形的多晶硅膜4。多晶硅膜4是晶体管的有源层。
多晶硅膜4的两个端部是晶体管T5和T6的源极/漏极区5。而且，多晶硅膜4的中央部分是晶体管T5和T6的沟道区6。此外，源极/漏极区5与沟道区6之间的边界部分是LDD(轻掺杂漏极)区7。
例如，将剂量为1×1012cm-2的磷注入到晶体管T5的沟道区6中，以及将剂量为3×1012cm-2的磷注入到晶体管T6的沟道区6中。因此，晶体管T5和晶体管T6的沟道区6具有不同的掺杂浓度。利用此结构，将刚刚制造出来的晶体管T5的初始阈值电压的绝对值(初始阈值)设置为小于晶体管T6的初始阈值。而且，将晶体管T5的初始阈值设置为电路所需的可接受范围内的下限，并将晶体管T6的初始阈值设置为电路所需的可接受范围内的上限。
此外，在氧化硅膜3上形成由诸如氧化硅等制成的栅极绝缘膜8，从而覆盖多晶硅膜4，以及在栅极绝缘膜8上直接位于沟道区域6上方的区域上形成由诸如多晶硅等制成的栅极电极9。
此外，在栅极绝缘层8上形成由诸如氧化硅等制成的层间绝缘膜10，从而覆盖栅极电极9。在层间绝缘膜10中、在源极/漏极区5上形成接触孔11，并将要与源极/漏极区5相连的导线12设置在接触孔11中和层间绝缘膜10上。
接下来，将对根据第一实施例的半导体器件的操作进行解释。
如图4所示，假设在初始状态下，时钟信号C1处于高电平，时钟信号C2处于高电平，时钟信号C3处于低电平，以及开始脉冲ST处于高电平。附带地，假设时钟信号C1到C3和开始脉冲ST的高电平电位为电源电压VDD，以及低电平电位为VSS。
此时，由于时钟信号C3处于低电平，移位寄存器SR1的晶体管T4处于导通状态，而且由于开始脉冲ST处于高电平，移位寄存器SR1的晶体管T2和T3处于非导通状态。因此，节点N2处于比低电平高阈值电压(Vt)的电位(VSS+Vt)。
因此，晶体管T1和T5处于导通状态，节点N1的电位为高电平(电源电压VDD)，以及晶体管T6处于非导通状态。结果，由于晶体管T5处于导通状态，而晶体管T6处于非导通状态，信号OUT1处于高电平。
然后，在如图4所示的时间段P1期间，当开始脉冲ST处于低电平，而时钟信号C3处于高电平时，晶体管T2、T3处于导通状态。
此时，节点N1的电位变化为比开始脉冲ST的低电平高阈值电压Vt的电位(VSS+Vt)。同样，由于晶体管T4处于非导通状态，节点N2处于高电平，且晶体管T1和T5处于非导通状态。
因此，晶体管T6处于导通状态，但是，因为时钟信号C1处于高电平，信号OUT1保持在高电平。
随后，在时间段P2期间，开始脉冲ST处于高电平，晶体管T2处于非导通状态，以及节点N1处的电位由晶体管T6的栅极电容保持。
当时钟信号C1变为低电平时，晶体管T6的栅极和漏极之间以及栅极和源极之间的电容退出，因此由于这些电容的自举效应(bootstrap effect)，节点N1从电位(VSS+Vt)下降到比低电平低的电压。因此，大于阈值电压的电压被施加到晶体管T6的栅极和源极之间，晶体管T6保持导通，并输出时钟信号C1的低电平，作为信号OUT1。
随后，在时间段P3，当时钟信号C3变为低电平时，晶体管T4处于导通状态，并且节点N2的电位从高电平变为比低电平高阈值电压Vt的电位(VSS+Vt)。因此，晶体管T1和T5处于导通状态，节点N1和信号OUT1变为高电平。此时，由于晶体管T6的栅极和源极之间的电位差为零，晶体管T6处于非导通状态。
在时间段P3和随后的时间段期间，由于将时钟信号C3的低电平以恒定的时间间隔输入晶体管T4，节点N2保持在电位(VSS+Vt)。因此，晶体管T1和T5保持导通。一直保持此状态，直到开始脉冲ST变为低电平为止。
如上所述，已经对移位寄存器SR1的操作进行了解释，在所有移位寄存器中，执行与时间段P1到P3相同的操作，除了输入信号在其他移位寄存器中有所不同以外。利用此操作，来自扫描电路1的输出顺序地变为低电平。
将来自移位寄存器SRn的输出信号用在其上安装了扫描电路1的液晶板中。
现在，当长时间操作晶体管T5和T6时，静态特性沿恒定方向变化。图5A和5B示出了在80℃的温度下、以预定驱动条件执行操作测试时、静态特性的测量结果。附带地，图5A和5B中的实线表示操作测试之前的静态特性(0小时)，以及虚线表示500小时之后的静态特性。
如图5A所示，晶体管T5的静态特性沿负方向变化，即在晶体管T5长时间操作之后、阈值电压的绝对值增加的方向。同样，如图5B所示，晶体管T6的静态特性沿正方向变化，即在晶体管T6长时间操作之后、阈值电压的绝对值减小的方向。
附带地，此操作测试的温度环境(80℃)并不总是与实际工作条件相一致。由于在高温环境下执行此测试，也可以用作用于评估可靠性的加速测试。因此，在80℃的温度下进行500小时的操作测试之后测量静态特性的变化是估计半导体器件的工作寿命的有效手段。
在第一实施例中，晶体管T5的初始阈值的绝对值小于晶体管T6的初始阈值的绝对值。而且，在电路设计所要求的阈值相等的多个晶体管中，将初始阈值为所需阈值的可接受范围内的下限的晶体管T5设置在随着操作、阈值电压的绝对值增加的电路位置处，以及将初始阈值为所需阈值的可接受范围内的上限的晶体管T6设置在随着操作、阈值电压的绝对值减小的电路位置处。附带地，在晶体管T1到T5的电路设计中，所需阈值是相等的。
在根据第一实施例的半导体器件中，如图6A所示，晶体管T5和T6的静态特性随着时间沿相反方向变化。换句话说，晶体管T5的静态特性沿负方向(阈值电压的绝对值增加的方向)变化，而晶体管T6的静态特性沿正方向(阈值电压的绝对值减小的方向)变化。因此，由于两个晶体管T5、T6的阈值沿着补偿初始阈值之间的差异的方向变化，两个晶体管T5、T6的阈值之间的差异不会增加到超过保证范围。因此，即使扫描电路长时间工作，扫描电路仍能稳定地操作，而不会发生误操作。
另一方面，在未应用本发明的一般扫描电路中，将晶体管T5和T6的初始静态特性设置为尽可能相等。因此，当此扫描电路操作较长时间时，如图6B所示，晶体管T5和T6的静态特性沿着彼此相反的方向变化，并且在所需阈值的可接受范围内，即电路操作的保证范围内。结果，扫描电路的操作变得不稳定。
接下来，将对第一实施例的效果进行解释。发明人进行了测试和研究，以便解决上述薄膜晶体管(尤其是低温多晶硅薄膜晶体管)的操作随着时间变得不稳定的问题。因此，包括一组均匀地形成的晶体管的半导体电路指定驱动条件下长时间工作，而且发明人发现各个晶体管在退化条件和阈值电压的变化方向上有所不同。具体地，发明人发现在一个晶体管中，阈值的绝对值较大，而在另一个晶体管中，阈值的绝对值较小。
这种现象表明：当包括一组制造用于提供恒定特性的晶体管的半导体器件长时间工作时，多个晶体管的阈值电压(初始相等)沿彼此分离的方向变化。这种现象在工作电压较高且阈值电压的可接受范围较宽时没有任何问题。但是，当针对高速操作和小型化设计降低电源电压时，或者当为了降低功率消耗而降低电源电压时，将成为主要问题，这是因为工作电压的可接受范围较窄。
因此，发明人完成本发明，通过按照各个晶体管的阈值电压的变化不超过恒定范围的方式，根据每个晶体管的预期阈值电压变化方向，来设置每个晶体管的初始阈值电压，以开发防止误操作的技术。
例如，根据第一实施例，将晶体管T5的初始阈值的绝对值设置为小于晶体管T6的初始阈值的绝对值。利用此结构，即使扫描电路1长时间工作，两个晶体管的特性沿着补偿初始阈值的差异的方向变化，因而不会发生两个晶体管的阈值差异超过电路操作的保证范围的情况。因此，能够获得即使长时间工作仍能稳定操作的半导体器件。
当为了提供高速、小型化设计或低功率消耗的半导体器件的目的，降低半导体器件的电源电压，而使得工作电压的可接受范围较窄时，第一实施例的效果将得到进一步的增强。根据第一实施例的半导体器件，即使工作电压的可接受范围较窄，仍然可以减少由于晶体管的阈值电压的变化而引起的误操作，并能够防止半导体器件工作寿命的缩短。
在第一实施例中，提及了扫描电路1包括P沟道晶体管的示例，但是，扫描电路1可以包括N沟道晶体管。而且，将液晶显示板中的扫描电路1用作半导体器件的示例，但是，本发明并不局限于此，也可以应用于其他半导体器件。
附带地，例如，可以通过开发要设计的原型电路并测量晶体管在加速测试前后的阈值，来确定设置在电路中任何位置处的晶体管的阈值的绝对值在长时间操作电路之后是增加还是减小。
(第二实施例)
接下来，将对本发明第二实施例进行解释。
如图7所示，在根据第二实施例的半导体器件中，晶体管T6中的沟道区6和栅极电极9比晶体管T5长。例如，假设晶体管T6中的沟道区6和栅极电极9的长度是3μm，而晶体管T5中的沟道区6和栅极电极9的长度是1μm。假设晶体管T5和T6中的沟道区6的掺杂浓度相等。利用此结构，将晶体管T6的初始阈值的绝对值设置为所需阈值的可接受范围内的上限，而将晶体管T5的初始阈值的绝对值设置为所需阈值的可接受范围内的下限。因此，同样，在根据第二实施例的半导体器件中，晶体管T6的初始阈值的绝对值大于晶体管T5的初始阈值的绝对值。
除了上述内容以外，第二实施例在结构、操作和效果上类似于第一实施例。
在根据第二实施例的半导体器件中，按照各个晶体管的阈值电压的变化不超过指定范围的方式，根据每个晶体管所需的阈值电压的变化方向，来设置每个晶体管的初始阈值电压，从而能够减少由于晶体管的阈值电压的变化而引起的误操作，并能够防止半导体器件工作寿命的缩短，类似于第一实施例。
(第三实施例)
接下来，将对根据本发明第三实施例的半导体器件进行解释。
如图8所示，根据第三实施例的半导体器件具有位于晶体管T6和玻璃衬底2之间的氮化硅膜14。仅在形成了晶体管T6的区域中，在氧化硅膜3和玻璃衬底2之间设置氮化硅膜14。
同样，根据第三实施例，形成晶体管T6的多晶硅膜4的晶粒小于晶体管T5的多晶硅膜4的晶粒。利用此结构，将晶体管T6的初始阈值的绝对值设置为所需阈值的可接受范围内的上限，而将晶体管T5的初始阈值的绝对值设置为所需阈值的可接受范围内的下限。因此，同样，在根据第三实施例的半导体器件中，晶体管T6的初始阈值的绝对值大于晶体管T5的初始阈值的绝对值。
除了上述内容以外，第三实施例在结构、操作和效果上类似于第一实施例。
在根据第三实施例的半导体器件中，按照各个晶体管的阈值电压的变化不超过指定范围的方式，根据每个晶体管所需的阈值电压的变化方向，来设置每个晶体管的初始阈值电压，从而能够减少由于晶体管的阈值电压的变化而引起的误操作，并能够防止半导体器件工作寿命的缩短，类似于第一实施例。
(第四实施例)
接下来，将对根据本发明第四实施例的半导体器件进行解释。
根据第四实施例的半导体器件是由CMOS电路制成扫描电路的示例。
如图9所示，在根据第四实施例的半导体器件中，为了形成CMOS电路，在玻璃衬底2上形成P沟道晶体管16和N沟道晶体管17。
在根据第四实施例的半导体器件中，在成对形成CMOS电路的P沟道晶体管16和N沟道晶体管17之间，或者在类似的导电晶体管之间，根据每一个晶体管中时变阈值电压的变化方向，将初始阈值电压设置为不同的数值。
除了上述内容以外，第四实施例在结构、操作和效果上类似于第一实施例。
在根据第四实施例的半导体器件中，按照各个晶体管的阈值电压的变化不超过指定范围的方式，根据每个晶体管所需的阈值电压的变化方向，来设置每个晶体管的初始阈值电压，从而能够减少由于晶体管的阈值电压的变化而引起的误操作，并能够防止半导体器件工作寿命的缩短，类似于第一实施例。
(第五实施例)
接下来，将对根据本发明第五实施例的半导体器件进行解释。
在第五实施例中，将解释制造如第一实施例所述的半导体器件的方法。
如图10所示，首先，在玻璃衬底2上形成将作为衬底保护膜的氧化硅膜3，并在氧化硅膜3上形成非晶硅膜。
随后，为了将晶体管的阈值设置为所需值，利用离子注入机，将要掺杂的杂质离子注入到多晶硅膜上、将成为晶体管的沟道区的部分中。此时，传统上，以相等的浓度对晶体管T1到T6(参见图2)的每个沟道区进行掺杂。
另一方面，根据第五实施例，为了将晶体管T5的阈值和晶体管T6的阈值设置为不同的数值，以不同的浓度，将要掺杂的杂质离子注入到晶体管T5的沟道区和晶体管T6的沟道区中。例如，在将晶体管T6的阈值电压的绝对值设置为比晶体管T5的阈值电压的绝对值高1.5V时，将剂量为1×1012cm-2的磷注入到晶体管T5的沟道区中，以及将剂量为3×1012cm-2的磷注入到晶体管T6的沟道区中。
由于要掺杂的注入离子量与作为后续处理的激光晶体化处理和等离子体氢化处理(稍后进行描述)紧密相关，考虑到这些处理来确定注入离子量。
在注入了要掺杂的离子之后，以激光照射非晶硅膜，使非晶硅膜晶体化。利用此操作，形成多晶硅膜4。
接下来，如图10B所示，通过公知的光刻方法和干法刻蚀方法，将多晶硅膜4形成为岛形的图案。之后，适当地执行清洗处理。
然后，如图10C所示，在氧化硅膜3上形成栅极绝缘膜8，从而覆盖多晶硅膜4。此外，在栅极绝缘膜8上形成导电膜，并按照形成栅极电极9所需的形状，使导电膜形成图案。栅极电极9形成在晶体管的沟道区上，即直接位于多晶硅膜4的上方的部分。
然后，如图10D所示，利用光刻技术，暴露多晶硅膜4要作为源极和漏极的区域，形成光刻胶(未示出)以覆盖其余区域，并利用光刻胶作为掩膜，注入硼。此时，所注入的硼的浓度高于为了形成LDD区而注入的硼的浓度，稍后将进行描述。
例如，利用其中对硼离子进行了质量分离的离子注入机或者利用加速并注入离子而无需质量分离的离子掺杂设备，来执行此注入处理。利用此操作，形成源极/漏极区5。
然后，如图10E所示，剥离光刻胶，并利用栅极电极9作为掩膜，注入硼，以形成LDD区。在这种情况下，由于需要控制硼的浓度以使其低于形成源极/漏极区5的处理中的硼浓度，优选地使用离子注入法，而不是离子掺杂法。
利用此操作，可以自对准地形成LDD区7。此时，多晶硅膜4中、LDD区7之间的部分成为沟道区6。之后，执行杂质的激活处理。
此外，由于将形成LDD区7的硼注入处理应用于整个衬底，要注入到LDD区7中的硼的浓度在每个晶体管中是相等的。因此，在每个晶体管中，在LDD区7的电阻值上产生差异，这是由于在图10A所示的步骤中注入到沟道区中的磷的浓度的差异而引起的。具体地，由于注入到晶体管T6的沟道区中的磷的浓度高于注入到晶体管T5的沟道区中的磷的浓度，与P型杂质(硼)组合的N型杂质(磷)的数量较大，LDD区7的电阻值变高。
为了消除晶体管LDD区7的电阻值的差异，可以有选择地只将磷注入到沟道区中，或者可以在如图10E所示的、用于形成LDD区7的硼注入步骤中，改变硼的浓度，以满足磷浓度的差异。
然后，如图10F所示，在栅极绝缘膜8上形成层间绝缘膜10，从而覆盖栅极电极9。随后，执行等离子体氢化处理，以氢端接多晶硅膜4中的硅的剩余悬空键，从而使剩余的悬空键变得不活跃。
接下来，如图10G所示，在晶体管的源极/漏极区5上方的层间绝缘膜10中形成接触孔11。然后，在层间绝缘膜10上形成通过接触孔11与源极/漏极区5相连的导电层，并使导电层形成图案，以形成导线12。利用此操作，根据如图1和2所示的电路，连接晶体管T1到T6。因此，完成了如图1和3所示的扫描电路1。
此外，除了扫描电路1之外，还在液晶显示板的TFT衬底上形成多种电路。例如，将用于驱动像素的晶体管设置在TFT衬底的显示区中，从而对应于多个像素。
当形成用于驱动像素的晶体管时，在如图10A到10G所示的步骤之后，如图10H所示，在层间绝缘膜10上形成也用作保护膜的平面化(planarization)膜13，从而覆盖导线12，并在平面化膜13中形成接触孔18。形成接触孔18，从而到达与源极或漏极相连的导线12(与每个晶体管的源极/漏极区5相连的导线12)。
随后，在平面化膜13上形成通过接触孔18与导线12相连的透明电极19。利用此结构，完成TFT衬底。
最后，将TFT衬底和公知的相对衬底通过提供了空间的密封材料平行地连接在一起，并将液晶密封在TFT衬底和相对衬底之间，以形成液晶层。利用此结构，完成液晶显示板。
在根据第五实施例的制造半导体器件的方法中，在如图10A所示的步骤中，不同地设置要注入到晶体管T5和T6的沟道区的形成区中的磷的量，从而将晶体管T5和T6的沟道区的掺杂浓度设置为不同的数值。利用此结构，如图11所示，可以将晶体管T5的阈值电压的绝对值设置为比晶体管T6的阈值电压的绝对值小大约1.5V。附带地，图11和图12和13(稍后将进行描述)中纵轴的极性与图5A、5B、6A和6B相反。
第五实施例描述了其中将扫描电路中的P沟道晶体管的阈值电压设置为不同值的示例，但是，当扫描电路包括N沟道晶体管时，也可以通过适当地选择要注入到沟道区中的杂质的种类和浓度，获得相同的效果。
(第六实施例)
接下来，将对根据本发明第六实施例的半导体器件进行解释。
在第六实施例中，将解释制造如第二实施例所述的半导体器件的方法。
附带地，第六实施例中所描述的制造半导体器件的方法类似于第五实施例中所描述的制造半导体器件的方法。因此，下面将参照图10A到10H，对根据第六实施例的制造半导体器件的方法进行解释，类似于第五实施例。
在第六实施例中，如图10所示，首先，在玻璃衬底2上形成将作为衬底保护膜的氧化硅膜3，并在氧化硅膜3上形成非晶硅膜。
随后，为了将晶体管的阈值设置为所需值，利用离子注入机，将要掺杂的杂质离子注入到多晶硅膜上、将成为晶体管的沟道区的部分中。此时，在第五实施例中，将要掺杂的杂质离子以不同的浓度注入到晶体管T5的沟道区和晶体管T6的沟道区中。在第六实施例中，将要掺杂的杂质离子以相等的浓度注入到每个晶体管的沟道区中，类似于传统的半导体器件。
在注入了要掺杂的离子之后，以激光照射非晶硅膜，使非晶硅膜晶体化。利用此操作，形成多晶硅膜4。
接下来，如图10B所示，通过公知的光刻工艺和干法刻蚀工艺，将多晶硅膜4形成为岛形的图案。之后，适当地执行清洗处理。
然后，如图10C所示，在氧化硅膜3上形成栅极绝缘膜8(例如，厚度为50nm)，从而覆盖多晶硅膜4。此外，在栅极绝缘膜8上形成导电膜，并使导电膜形成图案，以形成栅极电极9。此时，在第五实施例中，每个晶体管的栅极电极9的长度是相等的，但是，在第六实施例中，如图7所示，形成晶体管T6的栅极电极9，使其比晶体管T5的栅极电极9长。例如，晶体管T6的栅极电极9的长度是3μm，而晶体管T5的栅极电极9的长度是1μm。
随后，利用栅极电极9作为掩膜，将硼注入到多晶硅膜4中，以形成自对准的源极/漏极区5。此时，多晶硅膜4中、源极/漏极区5之间的区域是沟道区6。
在根据第六实施例的制造半导体器件的方法中，由于晶体管T5和T6的栅极电极9的长度不同，利用栅极电极9作为掩膜形成的沟道区6的长度也不同。具体地，晶体管T6的长度是3μm，而晶体管T5的沟道区6的长度是1μm。
后续步骤类似于第五实施例。利用此结构，完成了如图7所示的半导体器件。
根据第六实施例，由于晶体管T5和T6的沟道区在长度上不同，如图12所示，可以使晶体管T5的阈值电压的绝对值比晶体管T6的阈值电压的绝对值小，例如，小1.0V。
在根据第六实施例的制造半导体器件的方法中，不需要如第五实施例中那样，执行注入要掺杂的离子的步骤两次以改变每个晶体管的沟道区的掺杂浓度。因此，可以将每个晶体管的阈值电压设置为不同数值，而无需增加步骤的个数。
附带地，可以通过优化设计用在形成栅极电极图案的步骤中的曝光掩膜，将晶体管的沟道区6的长度设置为不同数值。具体地，可以根据晶体管，将设置在曝光掩膜中的栅极电极的孔径长度设置为不同数值。
(第七实施例)
接下来，将对根据本发明第七实施例的半导体器件进行解释。
在第七实施例中，将解释制造如第三实施例所述的半导体器件的方法。
在第七实施例中，如图8所示，在玻璃衬底2上形成晶体管T6的区域中，形成厚度为100nm的氮化硅膜14。
随后，在玻璃衬底2上形成氧化硅膜3，从而覆盖氮化硅膜14，然后形成非晶硅膜。
然后，将要掺杂的杂质离子以相等的浓度注入到将成为每个晶体管的沟道区的部分中，类似于第六实施例。之后，以激光照射非晶硅膜，使非晶硅膜晶体化。利用此操作，形成多晶硅膜4。后续步骤类似于第五实施例。利用此结构，完成了如图8所示的半导体器件。
根据第七实施例，在晶体管T6的形成区域中，在玻璃衬底2和氧化硅膜3之间形成氮化硅膜14。利用此结构，直接位于晶体管T6下方的区域中的衬底保护膜的结构不同于直接位于晶体管T5下方的区域中的衬底保护膜的结构。换句话说，在直接位于晶体管T6下方的区域中设置由单层构成的氧化膜3，作为衬底保护膜，而在直接位于晶体管T5下方的区域中设置包括氮化硅膜14和氧化硅膜3的双层膜，作为衬底保护膜。由于氮化硅膜的热传导性高于氧化硅膜，在以激光照射要晶体化的非晶硅膜时，改善了冷却性。因此，晶体管T6的多晶硅膜4中的晶粒小于晶体管T5的多晶硅膜4中的晶粒。
结果，如图13所示，使晶体管T6的阈值的绝对值比晶体管T5的阈值的绝对值大大约0.5V。
如上所述，在第七实施例中，使晶体管的衬底保护膜不同，以改变非晶硅膜的晶体化行为。附带地，可以通过有选择地控制激光照射强度来改变非晶硅膜的晶体化行为。
(第八实施例)
接下来，将对根据本发明第八实施例的半导体器件进行解释。
在第八实施例中，将解释制造如第四实施例所述的半导体器件的方法。
如图14所示，首先，在玻璃衬底2上形成将作为衬底保护膜的氧化硅膜3，并在氧化硅膜3上形成非晶硅膜。
随后，为了将晶体管的阈值设置为所需值，将要掺杂的杂质离子注入到多晶硅膜上、将成为晶体管的沟道区的区域中。
例如，将剂量为5×1012cm-2的硼注入到形成N沟道晶体管的区域中，以及将剂量为3×1012cm-2的磷注入到形成P沟道晶体管的区域中。可以适当调整杂质的种类和数量，以满足设计值。
附带地，为了缩短步骤，例如，在将磷注入到整个表面中之后，可以将另一种掺杂作为相反物质仅注入到形成N沟道晶体管的区域中。作为注入杂质的方法，提到了离子注入法和离子掺杂法。同样，在将磷注入到整个表面中时，如上所述，可以在形成非晶硅膜的同时，以气相注入杂质元素。在注入杂质之后，以激光照射非晶硅膜，使非晶硅膜晶体化。利用此操作，形成多晶硅膜4。
接下来，如图14B所示，通过公知的光刻工艺和干法刻蚀工艺，将多晶硅膜4形成为岛形的图案。此时，多晶硅膜4中注入了硼的部分成为多晶硅膜4n和N沟道晶体管的有源层。另一方面，多晶硅膜4中注入了磷的部分成为多晶硅膜4p和P沟道晶体管的有源层。之后，适当地执行清洗处理。
然后，如图14C所示，在氧化硅膜3上形成栅极绝缘膜8，从而覆盖多晶硅膜4n、4p。此外，在栅极绝缘膜8上形成导电膜，并按照形成栅极电极9所需的形状，使导电膜形成图案。栅极电极9形成在晶体管的沟道区上，即直接位于多晶硅膜4的上方的部分。
然后，如图14D所示，利用光刻技术，暴露多晶硅膜4n要作为源极和漏极的区域，形成光刻胶(未示出)以覆盖其余区域，并利用光刻胶作为掩膜，注入磷，例如，剂量为1×1015cm-2。利用此结构，形成了N沟道晶体管的源极/漏极区5n。之后，剥离光刻胶，并利用栅极电极9作为掩膜，注入磷，例如，剂量为1×1013cm-2，以形成LDD区7n。多晶硅膜4n中LDD区7n之间的部分是沟道区6n。
然后，如图14E所示，利用栅极电极9作为掩膜，将硼注入到多晶硅膜4p中，例如，剂量为2×1015cm-2。利用此操作，在多晶硅膜4p中形成P沟道晶体管的源极/漏极区5p。此时，多晶硅膜4p中源极/漏极区5p之间的部分是沟道区6p。
如上所述，根据第八实施例，将N沟道晶体管17形成为LDD型，以及将P沟道晶体管16形成为自对准型。这里，可以通过其中进行质量分离的离子注入设备或用于加速和注入离子而无需质量分离的离子掺杂设备来注入要掺杂的杂质离子。附带地，当形成LDD区时，需要以低于源极/漏极区的浓度来控制注入量，因此优选地使用离子注入法，而不是离子掺杂法。
然后，如图14F所示，在栅极绝缘膜8上形成层间绝缘膜10，从而覆盖栅极电极9。然后，例如，将其保持在450℃的温度下一小时，以激活杂质。随后，执行等离子体氢化处理，以使多晶硅膜4中的剩余硅悬空键去活。
最后，如图9所示，在层间绝缘膜10中形成到达源极/漏极区的接触孔11。然后，在层间绝缘膜10中和接触孔11的内部形成导电层，并使导电层形成图案，以形成导线12。利用此操作，形成了CMOS电路。
此外，当形成像素电路的晶体管时，如图15所示，在层间绝缘膜10上形成也用作保护膜的平面化膜13，从而覆盖导线12，并形成接触孔18，穿透平面化膜13。然后，在平面化膜13上形成通过接触孔18与导线12相连的透明电极19。
在第八实施例中，在成对形成CMOS电路的P沟道晶体管16和N沟道晶体管17之间，或者在类似的导电晶体管之间，根据每个晶体管中时变阈值电压的变化方向，将初始阈值电压设置为不同的数值。
作为将阈值电压设置为不同数值的方式，存在使要在如图14A所示的步骤中注入到沟道区中的杂质的量不同的方法(类似于第五实施例)、通过在如图14C所示的步骤中将栅极电极设置为不同的长度使沟道区的长度不同的方法(类似于第六实施例)、以及在如图14A所示的步骤中在玻璃衬底2和氧化硅膜3之间设置氮化硅膜的方法(类似于第七实施例)。可以使用这些方法之一，或者可以组合两种或多种方法。其他制造方法类似于第五实施例。
(第九实施例)
接下来，将对根据本发明第九实施例的半导体器件进行解释。
第九实施例是将本发明应用于液晶显示板的示例。
如图16所示，根据第九实施例的液晶显示板21具有TFT衬底22和相对衬底23，彼此平行设置，以提供共有空间。将液晶层24设置在TFT衬底22和相对衬底23之间。
TFT衬底22具有玻璃衬底2。在玻璃衬底2面向相对衬底23的表面上形成如第一到第四实施例所述的扫描电路1、数据电路25和像素电路26。附带地，数据电路25和像素电路26是通过与扫描电路1相同的步骤制造的。
在第九实施例中，由于将如第一到第四实施例所述的扫描电路设置在玻璃衬底2上，每个晶体管的阈值电压在长时间操作之后变化很小，并稳定操作。因此，可以获得具有长工作寿命的液晶显示板21。
(第十实施例)
接下来，将对根据本发明第十实施例的半导体器件进行解释。
第十实施例是将本发明应用于电子设备(移动电话中的液晶显示板)的示例。
如图17所示，移动电话31具有作为主体的外壳32和设置在外壳32内部的显示部分。将如第九实施例所述的液晶显示板21用作显示部分。
根据第十实施例，即使移动电话31长时间操作，也不会发生液晶显示板21操作不稳定的情况。附带地，与通常的电子设备相比，移动电话通常用在不利的工作环境中，如户外等。因此，可以根据其工作环境(用在严寒环境中的移动电话或用在温暖环境中的移动电话)，针对每种产品，设置晶体管的阈值。
此外，在第十实施例中，作为电子设备的示例，描述了移动电话，但是，本发明并不局限于移动电话，也可以应用于如PDA(个人数字助理)、个人计算机和数字录像机等电子设备。
尽管已经使用特定的术语对本发明的优选实施例进行了描述，这些描述只是用于示例性的目的，而且应当理解的是，在不偏离所附权利要求的精神或范围的前提下，可以进行改变和变化。
本申请是申请日为2006年5月22日的中国专利申请200610084797.3(半导体器件、液晶显示板、电子设备及制造器件的方法)的分案申请。