半导体元件以及半导体装置

摘要

本发明提供一种半导体元件，具有：半导体基板、绝缘区域、第一导电类型的多个线状半导体层、第二导电类型的多个源/漏区域、多个沟道区域、第一绝缘膜、以及栅电极，其中，与在线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度小于等于由上述沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍，上述多个线状半导体层的间隔小于等于各线状半导体层的上表面与上述栅电极的间隔的二倍，上述绝缘区域的表面的至少一部分的相对介电常数低于3.9。

权利要求

1.一种半导体元件，具有：

半导体基板；

绝缘区域，设置在上述半导体基板上；

第一导电类型的多个线状半导体层，大致平行地排列设置在上述绝缘区域上，并具有上表面和侧面；

第二导电类型的多个源/漏区域，隔开设置在各线状半导体层中；

多个沟道区域，分别设置在上述源/漏区域之间；

第一绝缘膜，设置在各沟道区域上的上述上表面和侧面上；以及栅电极，设置在上述第一绝缘膜上，并连续设置成与上述线状半导体层交叉，其中，与在上述线状半导体层的线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度小于等于由上述沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍，上述多个线状半导体层的间隔小于等于各线状半导体层的上表面与上述栅电极的间隔的二倍，至少在上述绝缘区域与上述第一绝缘膜相接的区域中，上述绝缘区域的表面部分的相对介电常数低于3.9并且低于上述第一绝缘膜的相对介电常数。

2.根据权利要求1所述的半导体元件，其特征在于：将与在上述线状半导体层的线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度除以上述线状半导体层的间隔而得到的值大于等于0.5且小于等于3。

3.根据权利要求1所述的半导体元件，其特征在于：将在与上述半导体基板的表面垂直的方向上测量的上述沟道区域的高度除以与在上述线状半导体层的线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度而得到的值小于等于1.5。

4.根据权利要求1所述的半导体元件，其特征在于：上述绝缘区域包括选自添加了氟的氧化硅、旋涂玻璃、添加了氟的非晶碳、添加了氟的聚酰亚胺、形成在栅电极下方的空隙的组中的一个。

5.根据权利要求1所述的半导体元件，其特征在于：上述第一绝缘膜具有高于3.9的相对介电常数。

6.根据权利要求1所述的半导体元件，其特征在于：上述第一绝缘膜是铁电体膜。

7.根据权利要求6所述的半导体元件，其特征在于：上述栅电极包括选自Au、Pt、Ir、Ru的组中的一个。

8.一种半导体装置，其特征在于：

以阵点状配置有权利要求6的半导体元件，使属于同一行且相邻的半导体元件的上述源/漏区域相互耦合，并且使属于同一列的半导体元件的上述栅电极相互耦合。

9.一种半导体元件，具有：

半导体基板；

绝缘区域，设置在上述半导体基板上；

第一导电类型的多个线状半导体层，大致平行地排列设置在上述绝缘区域上，并具有上表面和侧面；

第二导电类型的多个源/漏区域，隔开设置在各线状半导体层中；

多个沟道区域，分别设置在上述源/漏区域之间；

多个第一绝缘膜，分别设置在上述线状半导体层的各沟道区域上；

多个电荷蓄积层，分别设置在各上述第一绝缘膜上；

第二绝缘膜，覆盖上述电荷蓄积层的上表面、以及上述沟道区域的侧面、上述第一绝缘膜的侧面和上述电荷蓄积层的侧面；以及栅电极，设置在上述第二绝缘膜上，并连续设置成与上述线状半导体层交叉，其中，与在上述线状半导体层的线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度小于等于由上述沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍，上述线状半导体层的间隔小于等于各线状半导体层的上表面与上述栅电极的间隔的二倍，至少在上述绝缘区域与上述第二绝缘膜相接的区域中，上述绝缘区域的表面部分的相对介电常数低于3.9并且低于上述第二绝缘膜的相对介电常数。

10.根据权利要求9所述的半导体元件，其特征在于：与各线状半导体层对应地分配的上述栅电极的下部部分的面积大于各电荷蓄积层的上部面积。

11.根据权利要求9所述的半导体元件，其特征在于：上述第二绝缘膜的介电常数高于上述第一绝缘膜的介电常数。

12.根据权利要求11所述的半导体元件，其特征在于：上述第二绝缘膜包含金属。

13.一种半导体装置，其特征在于：

以阵点状配置有权利要求9的半导体元件，使属于同一行且相邻的半导体元件的上述源/漏区域相互耦合，并且使属于同一列的半导体元件的上述栅电极相互耦合。

14.一种半导体元件，具有：

半导体基板；

第一导电类型的多个线状半导体层，大致平行地排列设置在上述半导体基板上，并具有上表面和侧面；

绝缘区域，以露出各线状半导体层的方式形成在上述半导体基板上；

多个第二导电类型的源/漏区域，隔开设置在各线状半导体层中；

多个沟道区域，分别设置在上述源/漏区域之间；

第一绝缘膜，设置在上述沟道区域的上述上表面和侧面上；以及栅电极，设置在上述第一绝缘膜上，并连续设置成与上述线状半导体层交叉，其中，与在上述线状半导体层的线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度小于等于由上述沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍，上述线状半导体层的间隔小于等于各线状半导体层的上表面与上述栅电极的间隔的二倍，至少在上述绝缘区域与上述第一绝缘膜相接的区域中，上述绝缘区域的表面部分的相对介电常数低于3.9并且低于上述第一绝缘膜的相对介电常数。

15.根据权利要求14所述的半导体元件，其特征在于：将与在上述线状半导体层的线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度除以上述线状半导体层的间隔而得到的值大于等于0.5且小于等于3。

16.根据权利要求14所述的半导体元件，其特征在于：将在与上述半导体基板的表面垂直的方向上测量的各沟道区域的高度除以与在上述线状半导体层的线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度而得到的值小于等于1.5。

17.根据权利要求14所述的半导体元件，其特征在于：上述绝缘区域包括选自由添加了氟的氧化硅、旋涂玻璃、添加了氟的非晶碳、添加了氟的聚酰亚胺、形成在栅电极下方的空隙构成的组中的一个。

18.根据权利要求14所述的半导体元件，其特征在于：上述第一绝缘膜具有高于3.9的相对介电常数。

19.根据权利要求14所述的半导体元件，其特征在于：上述第一绝缘膜是铁电体膜。

20.根据权利要求19所述的半导体元件，其特征在于：上述栅电极包括选自由Au、Pt、Ir、Ru构成的组中的一个。

21.一种半导体装置，其特征在于：

以阵点状配置有权利要求19的半导体元件，使属于同一行且相邻的半导体元件的上述源/漏区域相互耦合，并且使属于同一列的半导体元件的上述栅电极相互耦合。

22.一种半导体元件，具有：

半导体基板；

第一导电类型的多个线状半导体层，大致平行地排列设置在上述半导体基板上，并具有上表面和侧面；

绝缘区域，以露出各线状半导体层的方式形成在上述半导体基板上；

多个第二导电类型的源/漏区域，隔开设置在各线状半导体层中；

多个沟道区域，分别设置在上述源/漏区域之间；

第一绝缘膜，设置在上述沟道区域的上述上表面上；

电荷蓄积层，设置在上述第一绝缘膜上；

第二绝缘膜，覆盖上述电荷蓄积层的上表面、以及上述沟道区域的侧面、上述第一绝缘膜的侧面和上述电荷蓄积层的侧面；以及栅电极，设置在上述第二绝缘膜上，并连续设置成与上述线状半导体层交叉，其中，与在上述线状半导体层的线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的各沟道区域的长度小于等于由上述沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍，上述线状半导体层的间隔小于等于各线状半导体层的上表面与上述栅电极的间隔的二倍，至少在上述绝缘区域与上述第二绝缘膜相接的区域中，上述绝缘区域的表面部分的相对介电常数低于3.9并且低于上述第二绝缘膜的相对介电常数。

23.根据权利要求22所述的半导体元件，其特征在于：与各线状半导体层对应地分配的上述栅电极的下部部分的面积大于各电荷蓄积层的上部面积。

24.根据权利要求22所述的半导体元件，其特征在于：上述第二绝缘膜的介电常数高于上述第一绝缘膜的介电常数。

25.根据权利要求24所述的半导体元件，其特征在于：上述第二绝缘膜包含金属。

26.一种半导体装置，其特征在于：

以阵点状配置有权利要求22的半导体元件，使属于同一行且相邻的半导体元件的上述源/漏区域相互耦合，并且使属于同一列的半导体元件的上述栅电极相互耦合。

说明书

半导体元件以及半导体装置

技术领域

[0001] 本发明涉及具有多个细线状(wire-form)半导体层的MOS型半导体元件、以及使用该MOS半导体元件的半导体装置。

背景技术

[0002] 以往的MOS型半导体元件在源/漏区域之间设置的平面状的沟道区域上隔着栅绝缘膜形成有栅电极。利用隔着栅绝缘膜的栅电极与沟道区域的电容耦合，对沟道区域的电位进行控制，从而控制流过沟道区域的电流。进而，为了提高元件的性能，进行元件的微细化。

[0003] 但是，如果进行元件的微细化，则沟道区域的电位不仅对栅电极造成影响，而且还对源/漏区域的电位造成大的影响。因此，栅电极针对沟道区域的电位的控制性降低，其结果难以使用栅电极控制流过沟道区域的电流的、所谓短沟道效应(short channel effect)显著化。

[0004] 作为上述问题的对策，提出细线状地形成沟道区域并在沟道区域之上以及左右隔着栅绝缘膜形成栅电极的所谓细线结构元件(例如参照J.P.Colinge，et al.，“A silicon-on-insulator quantum wire，”inSolid-State Electronics vol.39 no.1(1996)pp.49-51)。在这样的结构中，提高了栅电极针对沟道区域的电位的控制性，其结果提高了栅电极针对流过沟道区域的电流的控制性。

[0005] 另外，如果进行元件的微细化，则栅绝缘膜被薄膜化，所以如果使用与以往同样的氧化硅来形成栅绝缘膜，则无法忽视贯穿流过栅绝缘膜的电流。其结果，本来应作为绝缘膜的栅绝缘膜不能作为绝缘膜而发挥作用。作为其对策，通过使用介电常数高于氧化硅的材料来形成栅绝缘膜，将栅绝缘膜的几何学意义上的厚度、即物理厚度形成得较厚，其结果构筑出抑制了贯穿流过栅绝缘膜的电流的元件(例如参照G.D.Wilk，et al.，“High-k gate dielectrics：Current status andmaterials properties considerations，”in Journal of Applied Physicsvol.89 no.10(2001)pp.5243-5275)。

[0006] 在上述细线结构元件中，提高了栅电极针对沟道区域的电位的控制性，但同时细线状地形成了沟道区域，所以为了得到高电流驱动力，需要对策。因此通过并联地形成多个构成沟道区域的细线，提高电流驱动力。因此，为了进一步提高与半导体基板表面平行地测量的每单位宽度的电流驱动力，需要减小细线状的沟道区域的间隔，而致密地形成沟道区域。

[0007] 但是，如果沟道区域(细线)的间隔小于栅绝缘膜的物理膜厚的二倍，则产生新的问题。即，在沟道区域的间隔比栅绝缘膜的物理膜厚的二倍宽的情况下，栅电极形成于沟道区域之上以及左右，所以栅电极针对沟道区域的电位的控制性提高。其为细线结构元件的优点之一。此处，沟道区域的间隔是指，与流过沟道区域(细线)的电流的主方向垂直且与半导体基板表面平行地测量的邻接的沟道区域间的距离。

[0008] 但是，在沟道区域的间隔小于等于栅绝缘膜的二倍的情况下，无法在相邻的沟道区域之间形成栅电极，栅电极仅形成于沟道区域之上。在这样的情况下，丧失通过在沟道区域之上以及左右形成栅电极来提高栅电极针对沟道区域的电位的控制性这样的细线结构元件的优点。

[0009] 因此，无法将沟道区域的间隔减小成比栅绝缘膜的物理膜厚的二倍窄，而妨碍提高电流驱动力。这样在以往的技术中，存在无法同时实现通过提高栅电极针对沟道区域的电位的控制性来抑制短沟道效应、和得到高电流驱动力这样的问题。

[0010] 因此，在细线结构元件中，期望即使仅在沟道区域之上形成栅电极的情况下，也可以提高栅电极针对沟道区域的电位的控制性。如果通过提高栅电极的控制性而抑制了短沟道效应，则其结果可以构筑沟道区域的间隔比栅绝缘膜的物理膜厚的二倍窄的元件。进而其结果，可以实现抑制了短沟道效应并且具有高电流驱动力的元件。

发明内容

[0011] 本发明的第一方面的半导体元件具有：

[0012] 半导体基板；

[0013] 绝缘区域，设置在上述半导体基板上；

[0014] 第一导电类型的多个线状半导体层，大致平行地排列设置在上述绝缘区域上，并具有上表面和侧面；

[0015] 第二导电类型的源/漏区域，隔开设置在上述多个线状半导体层的各自中；

[0016] 沟道区域，设置在上述多个线状半导体层各自的上述源/漏区域之间；

[0017] 第一绝缘膜，设置在上述多个线状半导体层各自的上述沟道区域的上述上表面和侧面之上；以及

[0018] 栅电极，设置在上述第一绝缘膜上，并连续设置成与上述多个线状半导体层交叉，[0019] 其中，与在线方向上流过上述线状半导体层的电流垂直且与上述半导体基板的表面平行地测量的上述沟道区域的长度小于等于由上述沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍，

[0020] 上述多个线状半导体层的间隔小于等于上述线状半导体层的上表面与上述栅电极的间隔的二倍，

[0021] 上述绝缘区域的表面的至少一部分的相对介电常数低于3.9。

附图说明

[0022] 图1是用于说明第一以及第八实施方式的半导体元件的结构的斜视图。

[0023] 图2是沿着图1的A-A’线的剖面图。

[0024] 图3是沿着图1的B-B’线的剖面图。

[0025] 图4是用于说明介电常数的不连续面中的电力线的弯曲的示意图。

[0026] 图5是用于说明在第一实施方式的半导体元件中沟道区域的侧面与栅电极之间的电容耦合增大的剖面图。

[0027] 图6是用于说明第一实施方式的半导体元件的沟道长度与阈值电压的关系的特性图。

[0028] 图7是用于说明第一实施方式的半导体元件的沟道长度与S因子的关系的特性图。

[0029] 图8是用于说明第一实施方式的半导体元件的沟道长度与阈值电压改善的关系的特性图。

[0030] 图9是用于说明第一实施方式的半导体元件的沟道区域的间隔与阈值电压改善的关系的特性图。

[0031] 图10是用于说明第一实施方式的半导体元件的沟道区域的宽度与阈值电压改善的关系的特性图。

[0032] 图11是用于说明使第一实施方式的半导体元件的沟道区域的高度变化时的沟道长度与阈值电压的关系的特性图。

[0033] 图12～图19是用于阶段性地说明第一以及第八实施方式的半导体元件的制造工序的剖面图。

[0034] 图20是用于说明第二实施方式的半导体元件的结构的斜视图。

[0035] 图21是沿着图20的C-C’线的半导体元件的剖面图。

[0036] 图22是沿着图20的D-D’线的半导体元件的剖面图。

[0037] 图23～图24是用于阶段性地说明第二实施方式的半导体元件的制造工序的剖面图。

[0038] 图25是用于说明第三实施方式的半导体元件的结构的斜视图。

[0039] 图26是沿着图25的E-E’线的剖面图。

[0040] 图27～图32是用于阶段性地说明第三实施方式的半导体元件的制造工序的剖面图。

[0041] 图33是用于说明第四实施方式的半导体元件的结构的斜视图。

[0042] 图34是沿着图33的G-G’线的剖面图。

[0043] 图35是沿着图33的H-H’线的剖面图。

[0044] 图36是沿着图33的I-I’线的剖面图。

[0045] 图37～图48是用于说明第四实施方式的半导体元件的制造工序的剖面图。

[0046] 图49是用于说明第五以及第九实施方式的半导体元件的结构的斜视图。

[0047] 图50是沿着图49的J-J’线的剖面图。

[0048] 图51是沿着图49的K-K’线的剖面图。

[0049] 图52～图58是用于阶段性地说明第五以及第九实施方式的半导体元件的制造工序的剖面图。

[0050] 图59是用于说明第六实施方式的半导体元件的结构的斜视图。

[0051] 图60是沿着图59的L-L’线的剖面图。

[0052] 图61～图64是用于阶段性地说明第六实施方式的半导体元件的制造工序的剖面图。

[0053] 图65是用于说明第七实施方式的半导体元件的结构的斜视图。

[0054] 图66是沿着图65的N-N’线的剖面图。

[0055] 图67是沿着图65的O-O’线的剖面图。

[0056] 图68是沿着图65的P-P’线的剖面图。

[0057] 图69～图78是用于阶段性地说明第七实施方式的半导体元件的制造工序的剖面图。

[0058] 图79是用于说明第十实施方式的半导体元件的结构的斜视图。

[0059] 图80是沿着图79的U-U’线的剖面图。

[0060] 图81是沿着图79的V-V’线的剖面图。

[0061] 图82～图88是用于阶段性地说明本发明的第十实施方式的半导体元件的制造工序的剖面图。

[0062] 图89是用于说明第十一实施方式的半导体元件的结构的斜视图。

[0063] 图90是沿着图89的W-W’线的剖面图。

[0064] 图91是沿着图89的X-X’线的剖面图。

[0065] 图92～图99是用于阶段性地说明第十一实施方式的半导体元件的制造工序的剖面图。

[0066] 图100是用于说明第十二以及第十三实施方式所示的半导体装置的电路图。

[0067] 图101是用于说明图100的电路图中的记号的图。

[0068] 图102是用于说明本发明的第十四以及第十五实施方式所示的半导体装置的电路图。

[0069] 图103是用于说明图102的电路图中的记号的图。

具体实施方式

[0070] 根据由此说明的本发明的实施方式，可以提高栅电极针对沟道区域的电位的控制性，由此，可以实现抑制短沟道效应，并且具有高电流驱动力的半导体元件(semiconductor component)。

[0071] 以下，使用附图对本发明的实施方式进行详细说明。另外，在全部实施方式的结构附图中，省略而未示出层间绝缘膜、布线金属等。另外，比例尺并非正确。在制造方法中对n型的半导体元件的情况进行了说明，但即使在p型的元件的情况下只要颠倒杂质的导电类型，则也可以完全同样地实施。进而，本发明不限于以下的实施方式，可以进行各种变更来使用。

[0072] (第一实施方式)

[0073] 图1示意地示出第一实施方式的半导体元件的结构。图2和图3分别示出沿着图1的A-A’线、B-B’线的剖面。对于图2中的W、X、Y、Z，在后面叙述。

[0074] 在本实施方式的半导体元件中，在半导体基板1上形成有绝缘区域2，在绝缘区域2上形成有细线状的半导体层。在半导体层中形成的源/漏区域6之间形成有沟道区域3，在沟道区域3的上表面与左右的侧面上形成有栅绝缘膜4。在栅绝缘膜4之上，形成有栅电极5。沟道区域3的宽度被形成为小于等于由沟道区域中的杂质浓度决定的最大耗尽层宽度的二倍，且被形成为绝缘区域2的表面中的介电常数低于氧化硅的介电常数。

[0075] 此处，在本实施方式中，“由沟道区域中的杂质浓度决定的最大耗尽层宽度”意味着，在包括与沟道区域相等的浓度的杂质的具有充分的厚度的半导体基板中，在基板的表面与背面之间，施加与将硅的禁带宽度(1.1ev)除以元电荷(elementary electric -19charge)(1.6×10 C)而得到的值相等的电压时形成的耗尽层的宽度。

[0076] 如果将沟道区域的宽度设定成小于等于“由沟道区域中的杂质浓度决定的最大耗尽层宽度”的二倍，则通过栅电极与沟道区域的上表面以及左右的面之间形成的电容耦合，利用栅电极控制沟道区域的电位。由此，与平面结构的元件相比，极其有效地抑制短沟道效应。

[0077] 在如图1所示构成元件时，即使仅在细线状地形成的半导体层的沟道区域3之上形成栅电极5的情况下，沟道区域3的侧面与栅电极5之间的电容耦合增大。其结果，栅电极5针对沟道区域3的电位的控制性提高，抑制短沟道效应。以下对其进行详细说明。

[0078] 首先，如图4示意地考虑一般的介电常数的不连续面。图4的实线的上方的介电常数设为ε1，下方的介电常数设为ε2。此处示出ε1＞ε2的情况。如果考虑贯穿不连续面的电力线，将不连续面的两侧的电力线与不连续面的法线所成的角度分别设为θ1、θ2，则tan(θ1)/tan(θ2)＝ε1/ε2成立。因此，如果考虑ε1为某特定的值的情况，则ε2越小，θ1成为越大的值。即在介电常数的不连续面的介电常数为ε1的一侧，电力线与不连续面接近平行。在本发明的实施方式中，利用该现象。

[0079] 图5A和图5B示意地示出图1中的A-A’处的剖面的仅将沟道区域3附近放大的部分。另外，在图中省略了支撑半导体基板1的图示。另外仅描绘出一个沟道区域3。图5A示出绝缘区域2的介电常数为某特定的值的情况，图5B示出绝缘区域2的介电常数比图
5A低的情况。另外，在图中仅在栅绝缘膜4中示出电力线。

[0080] 如果对图5A所示的情况与图5B所示的情况进行比较，则根据使用图4说明的介电常数的不连续面的法线与电力线所成的角的性质，图5B与图5A相比，从栅电极出来的电力线与栅绝缘膜4和绝缘区域2的界面交叉时与界面更接近平行。

[0081] 由此，在图5B所示的情况下，与图5A所示的情况相比，从栅电极出来的电力线向沟道区域3的一方弯曲。其结果，对于沟道区域的侧面与栅电极之间形成的电容耦合，与5A相比图5B成为更大的值。

[0082] 根据这样的理由，在本发明的半导体元件中，即使仅在细线状地形成的沟道区域3之上形成了栅电极5的情况下，沟道区域3的侧面与栅电极5之间的电容耦合也增大。其结果，栅电极5针对沟道区域3的电位的控制性提高，抑制短沟道效应。

[0083] 在将以往使用的氧化硅用作绝缘区域2的情况下，如果将绝缘区域2的介电常数设定得比氧化硅低，则可以构筑与以往的半导体元件相比短沟道效应被抑制的元件。

[0084] 除了以上结果，如果还形成多个沟道区域3，则不仅可以提高电流驱动力，而且还可以缩短沟道区域3的间隔Y(参照图2)而形成为狭窄到小于等于栅绝缘膜4的物理膜厚W(参照图2)的二倍。由此，可以进一步提高元件的电流驱动力。

[0085] 另外，此处假设n型的半导体元件，并描述成从栅电极5出来电力线，但不限于此。即使在p型元件的情况下，作为将极性颠倒的结果，除了电力线的朝向颠倒以外，得到与n型元件完全同样的效果。

[0086] 关于短沟道效应，进行使用了数值仿真的研究，以下示出其结果。仿真中使用的元件是沟道区域的剖面为边长10nm的正方形、栅绝缘膜的相对介电常数为19.5(即氧化硅的五倍)且沟道区域上的物理膜厚为5nm的元件。即栅绝缘膜的氧化膜换算膜厚(equivalent oxidethickness)为1nm。此处，氧化膜换算膜厚是指，将物理膜厚与氧化硅的相对介电常数(3.9)之积除以其绝缘膜的相对介电常数而得到的值。对这样的结构的元件进行三维仿真。

[0087] 图6和图7分别示出阈值电压与S-factor针对沟道长度的依赖性。首先，在观察图6时，根据短沟道效应，伴随沟道长度减少，阈值电压降低。在本实施方式中将绝缘区域的相对介电常数设为1.0(用○表示)，与将绝缘区域的相对介电常数设为作为氧化硅的值的3.9的以往技术的元件(用□表示)进行比较，在本研究中可知有效地抑制了短沟道效应。

[0088] 接下来在观察图7时，根据短沟道效应，伴随沟道长度减少，S-factor增大。在将绝缘区域的相对介电常数设为1.0的本实施方式(用○表示)中，与将绝缘区域的相对介电常数设为作为氧化硅的值的3.9的以往技术的元件(用□表示)相比S-factor更小，可知有效地抑制了短沟道效应。

[0089] 如上所述，在本实施方式的半导体元件中，示出有效地抑制了短沟道效应。因此，特别是在形成多个沟道区域的元件中，能够同时实现将沟道区域的间隔Y减小成比栅绝缘膜的物理膜厚W的二倍窄、和抑制短沟道效应，其结果可以提供具有高电流驱动力的高性能的半导体元件。

[0090] 另外，在绝缘区域2之上形成有沟道区域3的元件中，不限于细线结构的元件，而通过降低绝缘区域2的介电常数，抑制短沟道效应。其可以如下那样解释。如果降低绝缘区域的介电常数，则由于贯穿绝缘区域的电力线，形成于漏区域6与沟道区域3之间的电容耦合变弱。因此漏区域6针对沟道区域3的电位的影响变弱，其结果栅电极5针对沟道区域3的电位的控制性提高。

[0091] 在本实施方式的元件中也存在与上述同样的效果，但如本实施方式，在细线状地形成有沟道区域的元件中，存在使用图5A和图5B说明的栅电极5与沟道区域3的侧面之间形成的电容耦合变强这样的不同效果。为了定量地考察该情况，进行使用了仿真的研究，以下示出其结果。

[0092] 在本实施方式中，将绝缘区域2的相对介电常数为1.0的情况和为3.9的情况的阈值电压之差称为“阈值电压降低的改善”。如果降低绝缘区域2的介电常数，则由于贯穿绝缘区域2的电力线，形成在漏区域6与沟道区域3之间的电容耦合变弱，所以抑制短沟道效应。

[0093] 首先，为了调查上述效果，对具有图3所示的剖面、且沿着沟道的宽度方向具有一样的结构的元件，进行二维的仿真。在该结构的元件中，不存在沟道区域3的侧面，所以在“阈值电压降低的改善”中，如果降低绝缘区域2的介电常数，则由于贯穿绝缘区域2的电力线，形成在漏区域6与沟道区域3之间的电容耦合变弱，所以仅得到抑制了短沟道效应的效果。

[0094] 如果制成上述结果与在图6和图7示出其结果的位置的还考虑了沟道区域3的侧面的三维仿真的结果之差，则在“阈值电压降低的改善”中，得到使用图5A和图5B说明的形成在栅电极5与沟道区域3的侧面之间的电容耦合变强的效果。图8示出在该“阈值电压降低的改善”中，使用图5A和图5B说明的“通过形成在栅电极5与沟道区域3的侧面之间的电容耦合变强而得到的效果”的针对沟道长度的依赖性。

[0095] 在观察图8时，可知在“阈值电压降低的改善”中，有效地得到使用图5A和图5B说明的“通过形成在栅电极与沟道区域的侧面之间的电容耦合变强而得到的效果”。因此本实施方式与简单地组合将绝缘区域的介电常数设定得较低和细线状地形成沟道区域本质上不同。

[0096] 图9示出在“阈值电压降低的改善”中，使用图5A和图5B说明的“通过形成在栅电极5与沟道区域3的侧面之间的电容耦合变强而得到的效果”的针对沟道区域3的间隔Y(图2)的依赖性。仿真中使用的元件是沟道区域3的剖面为边长10nm的正方形(即X＝10nm)、栅绝缘膜4的相对介电常数为19.5且沟道区域3上的物理膜厚W为5nm、绝缘区域
2的相对介电常数为1.0至3.9的元件，作为参数，元件的沟道长度从30nm至100nm为止变化。

[0097] 在观察图9时，如果沟道区域3的间隔Y扩大，则在“阈值电压降低的改善”中，使用图5A和图5B说明的“通过形成在栅电极5与沟道区域3的侧面之间的电容耦合变强而得到的效果”减少，如果沟道区域3的间隔Y成为20nm左右，则丧失。

[0098] 上述现象可以如下说明。沟道区域3的间隔越宽，通过由于贯穿与沟道区域3的侧面相接而存在的栅绝缘膜4的电力线，而形成在沟道区域3与漏区域6之间的电容耦合，沟道区域3的电位被漏区域6的电位影响的程度增加。其结果，栅电极5针对沟道区域3的电位的控制性变弱。

[0099] 在图9中在Y≤20nm处表现出阈值电压的降低效果。由于X＝10nm，所以成为X/Y≥0.5。电容耦合的程度在元件的相似变换中大致恒定，所以可知优选的是将沟道区域3的宽度X除以沟道区域的间隔Y而得到的值大于等于0.5。

[0100] 接下来，考虑在“阈值电压降低的改善”中，使用图5A和图5B说明的“通过形成在栅电极5与沟道区域3的侧面之间的电容耦合变强而得到的效果”在全部“阈值电压降低的改善”中所占的比率。图10示出该比率针对沟道区域3的宽度X的依赖性。仿真中使用的元件是沟道区域3的高度Z和间隔Y都为10nm、栅绝缘膜4的相对介电常数为19.5且沟道区域3上的物理膜厚W为5nm、绝缘区域2的相对介电常数为1.0至3.9的元件，作为参数，元件的沟道长度从30nm至100nm为止变化。

[0101] 在观察图10时，可知随着沟道区域3的宽度增大，在“阈值电压降低的改善”中，使用图5A和图5B说明的“通过形成在栅电极5与沟道区域3的侧面之间的电容耦合变强而得到的效果”在全部“阈值电压降低的改善”中所占的比率减少，如果沟道区域3的宽度X成为30nm左右，则与沟道区域3的宽度为10nm的情况相比减半。

[0102] 上述现象的原因为，伴随沟道区域3的宽度扩大，沟道区域3的侧面的影响变弱，其结果在“阈值电压降低的改善”中，使用图5A和图5B说明的“通过形成在栅电极5与沟道区域3的侧面之间的电容耦合变强而得到的效果”减少。如上所述，在Y＝10nm且沟道区域3的宽度X小于等于30nm时，效果显著。电容耦合的程度在元件的相似变换中大致恒定，所以可知优选的是将沟道区域的宽度除以沟道区域的间隔而得到的值、即把图2的X除以Y得到的值小于等于3。

[0103] 此处，细线结构的元件通过栅电极5从上和左右这三个方向控制沟道区域3的电位，而提高栅电极5针对沟道区域3的电位的控制性。因此，如果沟道区域3的高度过高，则丧失该优点。此处，沟道区域3的高度是指，与半导体基板的表面垂直地测量的沟道区域的长度、即用图2的Z表示的长度。

[0104] 图11示出阈值电压针对沟道长度的依赖性。仿真中使用的元件是沟道区域3的宽度X和间隔Y都为10nm、栅绝缘膜4的相对介电常数为19.5且沟道区域3上的物理膜厚W为5nm、绝缘区域2的相对介电常数为1.0的元件，作为参数，沟道区域3的高度Z从10nm至15nm为止变化。另外，还同时示出沟道区域3的高度Z为10nm、绝缘区域2的相对介电常数为3.9的元件的结果(用黑圈表示)。

[0105] 在观察图11时，在沟道区域3的高度Z为15nm的元件中，沟道长度30nm的元件的阈值电压与沟道长度100nm的元件相比成为大约低1.0V的值。即，与沟道长度的减少相伴的阈值电压的降低成为与针对沟道长度30nm左右的元件预想的电源电压大致相同程度(例如参照International Technology Roadmap for Semiconductors 2006Update，Process Integration，Devices & Structures)。

[0106] 在沟道区域的宽度X为10nm、沟道区域3的高度Z为15nm的元件中，如果设为阈值电压降低的容许值为上述程度(1.0V)，则由于电容耦合的程度在元件的相似变换中大致恒定，所以可知将沟道区域的高度Z除以沟道区域的宽度X而得到的值优选小于等于1.5。

[0107] 进而在观察图11时，沟道区域的高度为12nm的元件提供与沟道区域的高度和宽度同样为10nm、且绝缘区域2的相对介电常数为3.9的元件大致相同程度的值。即，降低绝缘区域2的相对介电常数的优点几乎丧失。电容耦合的程度由于在元件的相似变换中大致恒定，所以可知将沟道区域的高度Z除以沟道区域的宽度X而得到的值小于等于1.2更优选。

[0108] 接下来，对本实施方式的半导体元件的制造方法进行说明。在图12至图15中示出图1的A-A’处的剖面。首先如图12所示，在第一硅基板7上，例如使用SH4气体、SF4气体、氧气、Ar(氩)气体，例如利用化学气相生长法(chemical vapor deposition method)(以下记为CVD法)等方法，形成例如厚度500nm的包括例如12原子数(atomic)％的氟的氧化硅膜8。

[0109] 接下来如图13所示，例如以能量65keV、剂量5×1016/cm2注入例如H(氢)离子9。接下来在包含氟的氧化硅模8上粘贴第二硅基板10。

[0110] 接下来如图14所示，例如通过实施500℃的热工序，去除第一硅基板7的一部分。之后进行表面的平坦化。另外，本图以后的图与图12、图13上下颠倒。这样第二硅基板10成为支撑半导体基板1，上述包含氟的氧化硅8成为绝缘区域2。

[0111] 接下来如图15所示，向第一硅基板7中例如以5keV的能量、1×1012/cm2的剂量注入B(硼)离子。接下来通过对第一硅基板7例如实施反应性离子蚀刻法(reactive ion etching method)(以下记为RIE法)等各向异性蚀刻，形成例如宽度为10nm的半导体层11。

[0112] 以下，在图16至图19中示出图1的B-B’处的剖面。首先，如图16所示，通过例如使用CVD法等方法，在包括半导体层11的绝缘区域2整个面上，形成例如厚度为5nm的例如氧化铪膜12。

[0113] 接下来如图17所示，例如通过使用CVD法等方法，在氧化铪膜12整个面上，形成例如厚度为10nm的例如W(钨)膜13。

[0114] 接下来如图18所示，例如通过实施RIE法等各向异性蚀刻，加工W膜13以及氧化铪膜12而形成栅绝缘膜4以及栅电极5。

[0115] 接下来如图19所示，通过例如以10keV的能量、1×1015/cm2的剂量注入例如As(砷)离子，形成源/漏区域6以及其之间的沟道区域3。以后通过与以往技术同样地实施层间绝缘膜形成工序和布线工序等，形成图1所示的本发明的半导体元件。

[0116] 如果使用光蚀刻法(photo engraving process)等方法仅向基板内的特定区域导入杂质，则本实施方式的制造方法还可以同样地适用于互补型的情况。另外，还可以用于将这些作为一部分包括的半导体装置。

[0117] 另外，在本实施方式中仅示出了单一的半导体元件的形成工序，但除了单一的半导体元件以外，还可以用于作为还包括场效应晶体管、双极型晶体管、单一电子晶体管等有源元件、或者电阻、二极管、电感、电容器等无源元件、或者半导体存储元件、或者例如使用了铁电体的元件、使用了磁性体的元件的半导体装置的一部分，形成半导体元件的情况。同样地还可以适用于作为OECI(opto-electricalintegrated circuit)、MEMS(Micro Electro Mechanical System)的一部分形成半导体元件的情况。

[0118] 另外，在本实施方式中，将As用作用于形成n型半导体层的杂质，将B用作用于形成p型半导体层的杂质，但也可以用其他V族杂质用作用于形成n型半导体层的杂质或将其他III族杂质用作用于形成p型半导体层的杂质。另外，也可以以包含它们的化合物的形式导入III族、V族的杂质。

[0119] 另外，在本实施方式中，使用离子注入向源/漏导入了杂质，但除了离子注入以外也可以例如使用固相扩散或气相扩散等方法。另外，也可以使用使含有杂质的半导体淀积、生长等方法。另外，也可以淀积含有杂质的半导体。如果使用离子注入的方法，则易于形成包括n型元件和p型元件的互补型的半导体装置，如果使用淀积含有杂质的半导体、固相扩散或气相扩散等方法导入杂质，则易于实现高的杂质浓度。

[0120] 另外，在本实施方式中，未进行用于调节元件的阈值电压的杂质导入，但也可以与向第一硅基板7导入杂质独立地，导入用于调节阈值电压的杂质。由此，易于将阈值电压设定成期望的值。另外，根据本实施方式，可实现工序的简化。

[0121] 另外，在本实施方式中，示出了存在二个沟道区域的例子，但不限于此，也可以存在大于等于三个沟道区域，也可以仅存在一个。流过元件的全部电流是流过各个沟道区域的电流之和，所以如果存在多个沟道区域，则得到高电流驱动力。

[0122] 另外，在本实施方式中，示出了单漏(single-drain)结构的元件，但还可以构筑单漏结构以外的例如外延结构的元件。另外也可以构筑晕圈(halo)结构等的元件。如果设为这样的结构，则元件针对短沟道效应的抵抗性进一步提高，所以是优选的。

[0123] 另外，在本实施方式中，在加工了栅电极、栅绝缘膜之后形成了源/漏区域，但不限于此顺序，也可以按照相反的顺序进行。有时根据栅电极、栅绝缘膜的材质，实施热工序并不优选。在这样的情况下，优选在加工栅电极、栅绝缘膜之前，对源/漏区域导入杂质、并实施活性化的热工序。

[0124] 另外，在本实施方式中，使用钨来形成栅电极，但也可以使用其他金属形成。另外也可以使用单晶硅、非晶硅等半导体、包含金属的化合物等、或它们的叠层等形成。如果使用半导体形成栅电极，则易于控制阈值电压，并且在形成互补型的半导体装置的情况下对n型元件和p型元件都可以容易地将阈值电压设定成期望的值。另外，如果使用金属、包含金属的氧化物形成栅电极，则栅电极的电阻被抑制，得到元件的高速动作，所以是优选的。另外，如果用金属形成栅电极，则不易进行氧化反应，所以栅电极、沟道区域与绝缘膜的界面处的能级被抑制。这样，金属栅电极具有界面的控制性优良这样的优点。

[0125] 另外，在本实施方式中，使用在淀积了其材料之后实施各向异性蚀刻的方法来形成栅电极，但例如也可以使用镶嵌工艺(damasceneprocess)这样的嵌入方法来形成。在形成栅电极之前形成源/漏区域的情况下，如果使用镶嵌工艺，则自匹配地形成源/漏区域和栅电极，所以是优选的。

[0126] 另外，在本实施方式中，对于流过元件的电流的主方向(细线结构的线方向)上测量的栅电极的长度，在栅电极的上部和下部都相等，但不限于此。例如也可以设为测量栅电极的上部的长度比测量下部的长度长的字母“T”字那样的形状。在该情况下得到可以降低栅电阻的这样的优点。

[0127] 另外，虽然在本实施方式中未明示，但对于用于布线的金属层的形成，也可以例如使用溅射法来进行，也可以使用淀积法来进行。另外，也可以使用金属的选择生长等方法，也可以使用镶嵌(damascene)法。另外，对于布线金属的材料，例如也可以使用含有硅的铝(Al)、铜(Cu)等金属。由于Cu的电阻率低，所以是特别优选的。

[0128] 另外，在本实施方式中，未提到硅化物(silicide)工序，但也可以在源/漏区域上形成硅化物层。另外，也可以使用在源/漏区域上使包含金属的层淀积或生长等方法。此时因为源/漏区域的电阻被降低，所以是优选的。另外，在用多晶硅形成栅电极的情况下，也可以对栅电极实施硅化(silicidation)。在该情况下如果实施硅化，则栅电阻被降低，所以是优选的。另外，也可以使用抬高(elevate)结构。由于利用抬高结构也可以降低源/漏区域的电阻，所以是优选的。

[0129] 另外，在本实施方式中，栅电极的上部为使电极露出的结构，但也可以在上部例如设置氧化硅、氮化硅、氧氮化硅等绝缘物。特别是在使用包含金属的材料形成栅电极、且在源/漏区域上形成硅化物层的情况等、在制造工序的途中需要保护栅电极的情况下，必需在栅电极的上部设置氧化硅、氮化硅、氧氮化(oxynitride)硅等保护材料。

[0130] 另外，在本实施方式中，将氧化铪膜用作栅绝缘膜，但也可以使用氧化硅膜、氧氮化硅膜等绝缘膜、它们的叠层等其他绝缘膜。如果在绝缘膜中存在氮，则在将含有杂质的多晶硅用作栅电极的情况下，杂质在基板中扩散的情况被抑制。因此，阈值电压的偏差被抑制，所以是优选的。

[0131] 另一方面，如果使用氧化硅，则与栅电极的界面的界面能级、绝缘膜中的固定电荷少，所以元件特性的偏差被抑制。另外，在将某物质的氧化物用作绝缘膜等的情况下，也可以使用首先形成该物质的膜，并将其氧化等方法。另外，也可以在不一定伴随升温的激励状态的氧气中暴露。如果使用在不伴随升温的激励状态的氧气中暴露这样的方法来形成，则沟道区域中的杂质通过扩散而改变浓度分布的现象被抑制，所以是优选的。

[0132] 进而在使用氧氮化硅的情况下，也可以通过首先形成氧化硅膜，之后在包括升温状态或激励状态的氮的气体中暴露，而向绝缘膜中导入氮。如果使用在不伴随升温的激励状态的氮气中暴露这样的方法来形成，则沟道区域中的杂质通过扩散而改变浓度分布的现象被抑制，所以是优选的。或者，也可以通过首先形成氮化硅膜，之后在包括升温状态或激励状态的氧的气体中暴露而向绝缘膜中导入氧。如果使用在不伴随升温的激励状态的氧气中暴露这样的方法来形成，则沟道区域中的杂质通过扩散而改变浓度分布的现象被抑制，所以是优选的。

[0133] 另外，也可以使用Hf(hafnium)、Zr(zirconium)、Ti(titan)、Sc(scandium)、Y(yttrium)、Ta(tantalum)、Al(aluminium)、La(lanthanum)、Ce(cerium)、Pr(praseodymium)、或镧(lanthanoid)系金属元素等的氧化物、或包含以这些元素为首的各种元素的硅酸盐(silicate)材料、或使它们还含有氮的绝缘膜的高电介体膜、或它们的叠层等其他绝缘膜。

[0134] 本实施方式的本质在于，栅绝缘膜的介电常数比绝缘区域的表面的介电常数高，因此靠近栅绝缘膜地形成的绝缘区域的介电常数越低、而且靠近绝缘区域地形成的栅绝缘膜的介电常数越高，则得到越有效的效果。特别地，优选的是栅绝缘膜的介电常数高于在以往技术中用于栅绝缘膜中的氧化硅。例如Hf、Zr、Ti、S c、Y、Ta、Al、La、Ce、Pr、或镧系的金属元素等的氧化物、或包含以这些元素为首的各种元素的硅酸盐材料、或使它们还含有氮的绝缘膜等高电介体膜由于具有与氧化硅、氮化硅、氧氮化硅等相比高的介电常数，所以优选在栅绝缘膜中使用这些材料。

[0135] 另外，绝缘膜的形成方法不限于CVD法，也可以使用热氧化法等方法、蒸镀法、溅射法、外延(epitaxial)生长法等其他方法。

[0136] 另外，在本实施方式中，使用含有氟的氧化硅形成了绝缘区域，但也可以使用其他材料来形成。在本实施方式中示出的包含氟的氧化硅的相对介电常数为3.2～3.6左右，低于氧化硅，所以是优选的。另外，例如旋涂玻璃(spin-on glass)的相对介电常数为2.5～3.5左右，低于含有氟的氧化硅的相对介电常数的3.2～3.6左右，所以是更优选的。

[0137] 另外，例如添加了氟的非晶碳(amorphous carbon)的相对介电常数低至2.3左右，所以是更优选的。另外，例如添加了氟的聚酰亚胺的相对介电常数低至2.7～2.8左右，所以是优选的。另一方面，本实施方式中使用的含有氟的氧化硅由于是与以往的半导体元件、半导体装置的制造工序中经常使用的氧化硅类似的材料，所以具有易于处理这样的优点。

[0138] 另外，在本实施方式中未提到栅侧壁，但也可以在栅电极中设置侧壁绝缘膜。特别是在用高介电常数材料形成栅绝缘膜的情况下，如果用高介电常数材料设置栅侧壁，则栅电极的下端角附近处的栅绝缘膜中的电场被缓和，所以提高栅绝缘膜的可靠性，所以是优选的。

[0139] 另外，在本实施方式中，未提到栅电极形成后的后氧化，但鉴于栅电极的材料等，如果可能，则也可以进行后氧化工序。另外，不限于后氧化，也可以使用例如药液处理、在反应性的气体中暴露等方法，来进行将栅电极的角弄圆的处理。在可以进行这些工序的情况下，由此使栅电极的下端角部的电场被缓和，所以栅绝缘膜的可靠性提高，所以是优选的。

[0140] 另外，虽然在本实施方式中未明示，但也可以将氧化硅膜用作层间绝缘膜，也可以例如将低介电常数材料等氧化硅以外的物质用作层间绝缘膜。如果降低层间绝缘膜的介电常数，则元件的寄生电容被降低，所以具有得到元件的高速动作这样的优点。

[0141] 另外，虽未提到接触孔，但还可以形成自匹配(self-align)接触。如果使用自匹配接触，则可以降低元件的面积，所以集成度提高，所以是优选的。

[0142] 如上所述，根据第一实施方式，形成在沟道区域的侧面与栅电极之间的电容耦合变强，所以即使仅在沟道区域之上形成栅电极的情况下，也可以提高栅电极针对沟道区域的电位的控制性，抑制短沟道效应。因此，即使在形成多个沟道区域、且将沟道区域的间隔形成为比栅绝缘膜的物理膜厚的二倍窄的情况下，也可以抑制短沟道效应，其结果，可以提供短沟道效应被抑制且具有高电流驱动力的高性能的半导体元件。

[0143] (第二实施方式)

[0144] 图20示意地示出本发明的第二实施方式的半导体元件的结构。图21和图22分别示出沿着该图20的C-C’线、D-D’线的剖面。该半导体元件与第一实施方式所示的半导体元件不同，其特征在于，绝缘区域2为含有氟的氧化硅膜8与氧化硅膜14的叠层，其他与第一实施方式相同，所以省略重复的说明。

[0145] 接下来，对本实施方式的半导体元件的制造方法进行说明。另外图23和图24示出图20的C-C’处的剖面。首先，与第一实施方式的图12同样地，在第一硅基板7上，例如使用SH4气体、SF4气体、氧气、Ar气体，例如利用CVD法等方法，形成例如厚度为200nm的含有例如12 atomic％的氟的氧化硅膜8。接下来，在含有氟的氧化硅膜8上，例如通过使用CVD法等方法，形成例如厚度300nm的氧化硅膜14，得到图23所示的结构。

[0146] 接下来如图24所示，例如以能量65keV、剂量5×1016/cm2注入例如H离子9。接下来，在氧化硅膜14上粘贴第二硅基板10。以后与第一实施方式的图14以后所示的工序相同。

[0147] 在本实施方式示出的半导体元件中，如上所述，绝缘区域2被形成为包含氟的氧化硅膜8与氧化硅膜14的叠层。进而，在绝缘区域2内靠近栅绝缘膜4的一侧是使用介电常数低于氧化硅的含有氟的氧化硅8形成的，所以与在第一实施方式中记述的内容同样地，沟道区域3的侧面与栅电极5之间的电容耦合增大，从而栅电极5针对沟道区域3的电位的控制性提高。其结果即使仅在沟道区域3之上形成栅电极5的元件中，也可以抑制短沟道效应。

[0148] 其结果，可以设置多个沟道区域3、且将其间隔设定成比栅绝缘膜4的物理膜厚的二倍窄而提高电流驱动力，同时可以抑制短沟道效应，可以构筑具有高电流驱动力且短沟道效应被抑制的高性能的半导体元件。

[0149] 在本实施方式中，绝缘区域成为含有氟的氧化硅膜与氧化硅膜的叠层。氧化硅膜是以往的半导体装置中使用的材料，所以非常了解其性质。因此，具有与如第一实施方式所示例如使用含有氟的氧化硅膜那样的介电常数低的材料形成整个绝缘区域的情况相比，易于处理材料这样的优点。另一方面，在如第一实施方式所述使用一种材料形成绝缘区域2的情况下，具有制造工序简化这样的优点。

[0150] 另外，在本实施方式中，在形成于第一半导体基板7上的含有氟的氧化硅膜8上形成氧化硅膜14，并在其上粘贴第二半导体基板10。但是，不限于该方法，也可以在第一半导体基板7上形成了含有氟的氧化硅膜之后，将在表面上形成有氧化硅膜的第二硅基板10粘贴上去。

[0151] 如本实施方式所示，如果使用在第一硅基板上形成二个绝缘膜之后粘贴第二硅基板这样的方法，则可以通过连续的工序形成绝缘层，所以具有易于对构成叠层的膜的界面进行控制这样的优点。

[0152] 另一方面，如果在构成叠层的绝缘层中由介电常数低的材料构成的层形成于第一硅基板上，由氧化硅构成的层形成于第二硅基板上，则可以在氧化硅层的形成中使用例如热氧化等在以往的粘贴基板的制造工序中也使用的公知的方法。因此具有易于控制工序这样的优点。

[0153] 另外，在本实施方式中，在绝缘区域内与支撑半导体基板相接的区域是使用氧化硅膜形成的，但也可以使用其他材料。如果如本实施方式所示使用氧化硅来形成，则由于氧化硅是在以往的半导体装置制造工序中频繁使用的材料，所以得到易于控制制造工序这样的优点。

[0154] (第三实施方式)

[0155] 图25示意地示出本发明的第三实施方式的半导体元件的结构。图26示出沿着该图25的E-E’线的剖面。沿着图25的F-F’线的剖面与图3相同。该半导体元件与第一实施方式所示的半导体元件不同，其特征在于，在绝缘区域2与栅绝缘膜4相接的区域中，是包含氟的氧化硅膜8与氧化硅膜14的叠层，其他与第一实施方式相同，所以省略详细说明。

[0156] 接下来，对本实施方式的半导体元件的制造方法进行说明。另外，图27至图32示出图25的E-E’处的剖面。首先如图27所示，在第一硅基板7上，例如利用CVD法等，形成例如厚度为500nm的氧化硅膜14。

[0157] 接下来如图28所示，例如以能量65keV、剂量5×1016/cm2注入例如氢(H)离子9。接下来，在氧化硅膜14上粘贴第二硅基板10。

[0158] 接下来，如图29所示，例如通过实施500℃的热工序，去除第一硅基板7的一部分。之后进行表面的平坦化。另外，本图以后的图是将图27、图28的上下颠倒的图。这样，第二硅基板10成为支撑半导体基板1，氧化硅膜14成为绝缘区域2的一部分。

[0159] 接下来如图30所示，向第一硅基板7中例如以5keV的能量、1×1012/cm2的剂量注入B离子。接下来通过对上述第一硅基板7例如实施RIE法等各向异性蚀刻，形成例如宽度为10nm的半导体层11。

[0160] 接下来如图31所示，在包括半导体层11的氧化硅膜14上，例如使用SH4气体、SF4气体、氧气、Ar气体，例如利用CVD法等方法，形成例如厚度为20nm的含有例如12 atomic％的氟的氧化硅膜8。接下来，例如使用化学机械研磨法(chemical mechanical polishing)(以下记为CMP)等方法，对包含氟的氧化硅膜8的表面进行平坦化。

[0161] 接下来如图32所示，对包含氟的氧化硅膜8，例如实施RIE法等各向异性蚀刻，从而将一部分残留于氧化硅膜14上并将一部分去除。以后与第一实施方式的图16以后所示的工序同样地实施。

[0162] 在本实施方式所示的半导体元件中，如上所述在绝缘区域2与栅绝缘膜4相接的区域中被形成为包含氟的氧化硅膜8与氧化硅膜14的叠层。进而，在绝缘区域2内靠近栅绝缘膜4的一侧是使用介电常数低于氧化硅的包含氟的氧化硅形成的。因此，与第一实施方式所述同样地，沟道区域的侧面与栅电极之间的电容耦合增大，从而栅电极针对沟道区域的电位的控制性提高。其结果，即使仅在沟道区域之上形成栅电极的元件中，也可以抑制短沟道效应。

[0163] 其结果，可以设置多个沟道区域、且将其间隔设定成比栅绝缘膜的物理膜厚的二倍窄而提高电流驱动力，同时可以抑制短沟道效应，可以构筑具有高电流驱动力且短沟道效应被抑制的高性能的半导体元件。

[0164] 在本实施方式中，仅绝缘区域2与栅绝缘膜4相接的区域成为包含氟的氧化硅膜8与氧化硅膜14的叠层。因此，可以使用市面销售的SOI(silicon-on-insulator)基板形成元件。另一方面，在如第一、第二实施方式所述在半导体基板1的整个面上一样地形成绝缘区域2的情况下，具有制造工序简化这样的优点。

[0165] 另外，在本实施方式中，在形成半导体层11之后在包括半导体层11的半导体基板整个面上形成包含氟的氧化硅膜8，在绝缘区域2与栅绝缘膜4相接的区域以外，去除含有氟的氧化硅膜8。但是，本发明不限于该方法，例如也可以在形成半导体层11之后，通过使用离子注入、气相扩散、固相扩散等方法，向绝缘区域14与栅绝缘膜4相接的区域的绝缘区域14中导入氟。特别是如果使用离子注入、气相扩散等方法，则无需进行包含氟的氧化硅膜8的去除工序，所以具有工序简单、防止伴随去除而向基底造成损伤这样的优点。

[0166] 另一方面，如本实施方式所示，在淀积包含氟的氧化硅的情况下，得到可以向绝缘区域8中导入高浓度的氟这样的优点。

[0167] (第四实施方式)

[0168] 图33示意地示出本发明的第四实施方式的半导体元件的结构。图34、35、36分别示出沿着图33的G-G’、H-H’、I-I’线的剖面。该半导体元件的特征在于，绝缘区域2在与栅绝缘膜4相接的区域中具有空隙16，其他与第一实施方式相同，所以省略重复说明。

[0169] 接下来，对本实施方式的半导体元件的制造方法进行说明。另外图37至图40示出图33的G-G’处的剖面。首先如图37所示，在第一硅基板7上，例如利用CVD法等方法，形成例如厚度为10nm的第一氮化硅膜15。接下来，在第一氮化硅膜15上，例如利用CVD法等，形成例如厚度为500nm的氧化硅膜14。

[0170] 接下来如图38所示，例如以能量65keV、剂量5×1016/cm2注入例如氢(H)离子9。接下来在氧化硅膜14上粘贴第二硅基板10。

[0171] 接下来如图39所示，例如通过实施500℃的热工序，去除第一硅基板7的一部分。之后进行表面的平坦化。另外，本图以后的图是将图37、图38的上下颠倒的图。这样，上述第二硅基板10成为支撑半导体基板1，上述第一氮化硅膜15以及氧化硅膜14成为绝缘区域2。

[0172] 接下来如图40所示，向上述第一硅基板7中例如以5keV的能量、1×1012/cm2的剂量注入硼(B)离子。接下来通过对上述第一硅基板7例如实施RIE法等各向异性蚀刻，形成例如宽度为10nm的半导体层11。

[0173] 以下，在图41至图44中，示出图33的H-H’处的剖面。如图41所示，通过例如使用CVD法等方法，在包括半导体层11的第一氮化硅膜15整个面上，形成例如厚度为5nm的例如氧化铪膜12。

[0174] 接下来如图42所示，通过例如使用CVD法等方法，在氧化铪膜12整个面上，形成例如厚度为10nm的例如W膜13。

[0175] 接下来如图43所示，通过例如实施RIE法等各向异性蚀刻，加工W膜13以及氧化铪膜12，形成栅绝缘膜4以及栅电极5。

[0176] 接下来如图44所示，例如通过以10keV的能量且1×1015/cm2注入例如As离子，形成源/漏区域6以及其之间的沟道区域3。

[0177] 以下，图45至图48示出图33的I-I’处的剖面。如图45所示，通过例如使用CVD法等方法，在栅电极5、栅绝缘膜4、第一氮化硅膜15上，形成例如厚度为10nm的例如第二氮化硅膜19。

[0178] 接下来如图46所示，通过对第二氮化硅膜19实施例如RIE法等各向异性蚀刻，形成侧壁绝缘膜20。此时，也可以例如使用光刻胶覆盖第一氮化硅膜15以及第二氮化硅膜19的至少一部分。在本实施方式中，使栅电极5附近以外的第一氮化硅膜15以及第二氮化硅膜19残存。

[0179] 接下来如图47所示，通过例如使用氢氟酸处理等方法，去除氧化硅膜14的一部分，而形成空隙16。

[0180] 接下来，如图48所示，通过例如使用热磷酸处理等方法，去除栅绝缘膜4下部附近的第一氮化硅膜15以及侧壁绝缘膜20。此时，也可以例如使用光刻胶覆盖第一氮化硅膜15以及第二氮化硅膜19的至少一部分。

[0181] 在本实施方式中使栅电极附近以外的第一氮化硅膜15以及第二氮化硅膜19残存。另外，在本实施方式中侧壁绝缘膜20被去除，但也可以使侧壁绝缘膜20同样地残存。另外，在图33至图36中，第二氮化硅膜19以及侧壁20省略了图示。以后与以往技术同样地，实施层间绝缘膜形成工序、布线工序等，形成图33所示的本实施方式的半导体元件。

[0182] 在本实施方式所示的半导体元件中，如上所述，在绝缘区域2与栅绝缘膜相接的区域中形成有空隙16。空隙可以视为相对介电常数实质上等于1，所以与第一实施方式同样地，沟道区域3的侧面与栅电极5之间的电容耦合增大，从而提高栅电极5针对沟道区域3的电位的控制性，并且其效果极其大。其结果，即使仅在沟道区域3之上形成栅电极5的元件中，也可以抑制短沟道效应，且其效果极其大。

[0183] 其结果，可以设置多个沟道区域3、且将其间隔设定成比栅绝缘膜4的物理膜厚的二倍窄而提高电流驱动力，同时可以抑制短沟道效应，可以构筑具有高电流驱动力且短沟道效应被极其有效地抑制的高性能的半导体元件。如果这样构筑本实施方式的结构的半导体元件，则极其有效地实现所期待的效果。另一方面，在构筑上述实施方式的元件的情况下，由于不存在形成空隙的工序，所以具有制造工序简单这样的优点。

[0184] 另外，在本实施方式中，对于绝缘区域内的氧化硅膜14，在空隙16的下部未使其残存，但也可以使其残存。在如本实施方式所述未使氧化硅膜14在空隙16的下部残存的情况下，得到易于控制形成工序这样的优点。

[0185] (第五实施方式)

[0186] 图49示意地示出本发明的第五实施方式的半导体元件的结构。图50和图51分别示出沿着图49的J-J’、K-K’线的剖面。该半导体元件与第一实施方式所示的半导体元件不同，其特征在于，形成有源/漏区域6、沟道区域3的半导体层11形成于硅基板17上，在半导体层11的下部，未形成绝缘区域2。其他结构与第一实施方式相同，所以省略详细说明。

[0187] 接下来，对本实施方式的半导体元件的制造方法进行说明。另外图52至图54示出图49的J-J’处的剖面。

[0188] 首先，如图52所示，通过对硅基板17例如实施RIE法等各向异性蚀刻，形成半导体层11。

[0189] 接下来如图53所示，在硅基板17以及半导体层11上，例如使用SH4气体、SF4气体、氧气、Ar气体，例如利用CVD法等方法，形成例如厚度为30nm的含有例如12 atomic％的氟的氧化硅膜8。接下来，通过例如使用CMP法等方法，对包含氟的氧化硅膜8的表面进行平坦化。

[0190] 接下来如图54所示，通过对包含氟的氧化硅膜8例如实施RIE法等各向异性蚀刻而去除一部分，以使半导体层11露出的方式形成绝缘区域2。接下来向半导体层11中例如12 2
以5keV的能量、1×10 /cm 的剂量注入B离子。

[0191] 以下，图55至图58示出图49的K-K’处的剖面。如图55所示，通过例如使用CVD法等方法，在半导体层11以及绝缘区域2上，形成例如厚度为5nm的例如氧化铪膜12。

[0192] 接下来如图56所示，例如利用CVD法等，在氧化铪膜12整个面上，形成例如厚度为10nm的例如W膜13。

[0193] 接下来，如图57所示，通过例如实施RIE法等各向异性蚀刻，加工W膜13以及氧化铪膜12而形成栅绝缘膜4以及栅电极5。

[0194] 接下来如图58所示，例如通过以10keV的能量、1×1015/cm2的剂量注入例如As离子，形成源/漏区域6以及其之间的沟道区域3。以后通过与以往技术同样地实施层间绝缘膜形成工序和布线工序等，形成图49所示的本实施方式的半导体元件。

[0195] 在本实施方式示出的半导体元件中，形成源/漏区域6以及沟道区域3的半导体层11形成于硅基板17上，在半导体层11的下部未形成绝缘区域2。因此，可以在沟道区域3上形成电极，具有可以从外部施加基板偏压等这样的优点。

[0196] 另一方面，在如上述实施方式在沟道区域3之下形成有绝缘区域2的情况下，流过沟道区域3的电流仅流过栅电极5、栅绝缘膜4附近，所以得到有效地抑制了短沟道效应这样的其他优点。

[0197] (第六实施方式)

[0198] 图59示意地示出本发明的第六实施方式的半导体元件的结构。图60示出沿着图59的L-L’线的剖面。图59的M-M’处的剖面与图51相同。该半导体元件与第五实施方式所示的半导体元件不同，其特征在于，绝缘区域2为含有氟的氧化硅膜8与氧化硅膜14的叠层。其他结构与第五实施方式相同，所以省略详细说明。

[0199] 接下来，对本实施方式的半导体元件的制造方法进行说明。另外图61至图64示出沿着图59的L-L’线的剖面。接着第五实施方式的图52所示的工序，如图61所示，在上述硅基板17以及上述半导体层11上，例如利用CVD法等方法，形成例如厚度为30nm的氧化硅膜14。接下来，例如利用CMP法等，对上述氧化硅膜14的表面进行平坦化。

[0200] 接下来如图62所示，通过对氧化硅膜14实施例如RIE法等各向异性蚀刻而去除一部分，以使半导体层11露出的方式加工氧化硅膜14。

[0201] 接着如图63所示，在硅基板17、半导体层11、氧化硅膜14上，例如使用SH4气体、SF4气体、氧气、Ar气体，例如利用CVD法等方法，形成例如厚度为30nm的含有例如12 atomic％的氟的氧化硅膜8。接下来，通过例如使用CMP法等方法，对包含氟的氧化硅膜8的表面进行平坦化。

[0202] 接下来，如图64所示，通过对包含氟的氧化硅膜8例如实施RIE法等各向异性蚀刻而去除一部分，以使半导体层11露出的方式形成绝缘区域2。接下来向半导体层11中例12 2
如以5keV的能量、1×10 /cm 的剂量注入B离子。以后与第五实施方式的图55以后所示的工序相同。

[0203] 在本实施方式所示的半导体元件中，如上所述，绝缘区域2被形成为包含氟的氧化硅膜8与氧化硅膜14的叠层。在绝缘区域2中靠近栅绝缘膜4的一侧是使用介电常数低于氧化硅的含有氟的氧化硅形成的，所以与上述实施方式同样地，沟道区域3的侧面与栅电极5之间的电容耦合增大。由此栅电极5针对沟道区域3的电位的控制性提高。其结果，即使仅在沟道区域3之上形成栅电极5的元件中，也可以抑制短沟道效应。其结果可以设置多个沟道区域、且将其间隔设定成比栅绝缘膜的物理膜厚的二倍窄而提高电流驱动力，同时可以抑制短沟道效应，可以构筑具有高电流驱动力且短沟道效应被抑制的高性能的半导体元件。

[0204] 在本实施方式中，仅使绝缘区域2与栅绝缘膜4相接的区域成为包含氟的氧化硅膜与氧化硅膜的叠层。氧化硅由于在以往的制造方法中被使用，所以其性质被公知，所以具有易于控制制造工序这样的优点。另一方面，在与第五实施方式同样地使用单一材料形成绝缘区域2的情况下，具有制造工序简单这样的优点。

[0205] 另外，在本实施方式中，在包括半导体层的半导体基板整个面上形成包含氟的氧化硅膜，并从半导体层上去除包含氟的氧化硅膜，但不限于该方法。例如，也可以通过使用离子注入、气相扩散、固相扩散等方法，向绝缘区域导入氟。特别是如果使用离子注入或气相扩散的方法，则无需进行包含氟的氧化硅膜的去除工序，所以工序简化。另外，防止与去除相伴而对基底造成损伤。

[0206] 另一方面，如果如本实施方式淀积包含氟的氧化硅，则得到可以 向绝缘区域中导入高浓度的氟这样的优点。

[0207] (第七实施方式)

[0208] 图65示意地示出本发明的第七实施方式的半导体元件的结构。图66、67、68分别示出图65的N-N’、O-O’、P-P’处的各剖面。该半导体元件的特征在于，在以使半导体层11露出的方式形成的绝缘区域2在与栅绝缘膜4相接的区域中成为空隙。其他结构与第五实施方式相同，所以省略重复说明。

[0209] 接下来，对本实施方式的半导体元件的制造方法进行说明。另外图69至图70示出图65的N-N’处的剖面。接着第六实施方式的图62所示的工序，如图69所示，在上述硅氧化膜14以及半导体层11上，例如利用CVD法等，形成例如厚度为30nm的第一氮化硅膜15。接下来，例如利用CMP法等，对上述第一氮化硅膜15的表面进行平坦化。

[0210] 接下来如图70所示，通过对第一氮化硅膜15实施例如RIE法等各向异性蚀刻而去除一部分，以使半导体层11露出的方式加工第一氮化硅膜15。

[0211] 以下，图71至图74示出图65的O-O’处的剖面。如图71所示，例如利用CVD法等，在半导体层11以及第一氮化硅膜15上，形成例如厚度为5nm的例如氧化铪膜12。

[0212] 接下来如图72所示，例如利用CVD法等，在氧化铪膜12整个面上，形成例如厚度为10nm的例如W膜13。

[0213] 接下来如图73所示，通过例如实施RIE法等各向异性蚀刻，加工W膜13以及氧化铪膜12，形成栅绝缘膜4以及栅电极5。

[0214] 接下来如图74所示，例如通过以10keV的能量、1×1015/cm2的剂量注入例如As离子，形成源/漏区域6以及其之间的沟道区域3。

[0215] 以下，图75至图78示出图65的P-P’处的剖面。如图75所示，例如利用CVD法等，在上述栅电极5、栅绝缘膜4、第一氮化硅膜15上，形成例如厚度为10nm的例如第二氮化硅膜19。

[0216] 接下来如图76所示，通过对第二氮化硅膜19实施例如RIE法等各向异性蚀刻，形成侧壁绝缘膜20。此时，也可以例如使用光刻胶覆盖第一氮化硅膜15以及第二氮化硅膜19的至少一部分。在本实施方式中，使栅电极附近以外的第一氮化硅膜15以及第二氮化硅膜19残存。

[0217] 接下来如图77所示，通过例如使用氢氟酸处理等方法，去除氧化硅膜14的一部分，而形成空隙16。

[0218] 接下来，如图78所示，通过例如使用热磷酸处理等方法，去除栅绝缘膜4的下部附近的第一氮化硅膜15以及侧壁绝缘膜20。此时，也可以例如使用光刻胶覆盖第一氮化硅膜15以及第二氮化硅膜19的至少一部分。

[0219] 在本实施方式中使栅电极附近以外的第一氮化硅膜15以及第二氮化硅膜19残存。另外，同样地也可以使侧壁绝缘膜20残存。在本实施方式中去除了上述侧壁绝缘膜。

[0220] 另外，在图65至图68中，以使半导体层11露出的方式形成的绝缘区域2内的第一氮化硅膜15、第二氮化硅膜19以及侧壁绝缘膜20省略了图示。以后通过与以往技术同样地，实施层间绝缘膜形成工序、布线工序等，形成图65所示的本发明的半导体元件。

[0221] 在本实施方式中，也与第四实施方式同样地，在绝缘区域2与栅绝缘膜4相接的区域设置有空隙16，所以沟道区域3的侧面与栅电极4之间的电容耦合增大，从而栅电极5针对沟道区域3的电位的控制性提高。

[0222] (第八实施方式)

[0223] 第八实施方式的半导体元件与此前为止的实施方式示出的半导体元件不同，其特征在于，栅绝缘膜4为铁电体栅绝缘膜。由此，根据铁电体栅绝缘膜的自发极化(spontaneous polarization)的朝向，半导体元件的阈值电压不同，所以可以使半导体元件具有存储功能。此处，阈值电压意味着半导体元件的导通状态与非导通状态切换的栅电压。关于具体的动作，在后面叙述。本实施方式的结构除了栅绝缘膜的材质以外与第一实施方式相同，所以引用第一实施方式的图1至图3及其说明，省略作为本实施方式的结构的说明以及图示。

[0224] 接下来，使用第一实施方式的图12至图19对本实施方式的半导体元件的制造方法进行说明。接着第一实施方式的图14所示的工序，与图15同样地，向上述第一硅基板712 2
中例如以5keV的能量、1×10 /cm 的剂量注入As离子。接下来通过对第一硅基板7例如实施RIE法等各向异性蚀刻，形成例如宽度为10nm的半导体层11。

[0225] 接下来如图16所示，例如利用CVD法等，在包括半导体层11的绝缘区域2整个面上，形成例如厚度为5nm的例如PZT(PbZrXTi1-XO3)膜12。

[0226] 接下来如图17所示，例如利用CVD法等，在PZT膜12整个面上，形成例如厚度为10nm的例如Pt(铂)膜13。

[0227] 接下来，如图18所示，例如通过实施RIE法等各向异性蚀刻，加工Pt膜13以及PZT膜12，而形成铁电体栅绝缘膜4以及栅电极5。

[0228] 接下来如图19所示，例如通过以10keV的能量、1×1015/cm2的剂量注入例如As离子，形成源/漏区域6以及其之间的沟道区域3。以后通过与以往技术同样地实施层间绝缘膜形成工序和布线工序等，形成图1所示的本发明的半导体元件。

[0229] 在本实施方式中，将PZT用作形成铁电体栅绝缘膜的材料，但除了PZT以外，也可以使用例如PLZT(PbXLa1-XZryTi1-yO3)或SBT(SrBi2Ti2O9)等其他铁电体材料。

[0230] 另外，在本实施方式中将Pt用作形成栅电极的材料，但除了Pt以外，也可以使用例如Au、Ir、Ru等金属来形成栅电极。另外也可以使用单晶硅、非晶硅等半导体、或上述四者以外的金属、包含金属的化合物等、或它们的叠层等形成。如果使用金属、包含金属的化合物来形成栅电极，则栅电极的电阻被降低，所以得到元件的高速动作。另外如果使用Pt、Au、Ir、Ru等金属形成栅电极，则不易在与铁电体栅绝缘膜的界面引起反应，所以得到栅电极与铁电体栅绝缘膜的界面的控制性良好这样的优点。

[0231] 在本实施方式中，将铁电体绝缘膜用作栅绝缘膜，所以根据铁电体栅绝缘膜的自发极化的朝向，半导体元件的阈值电压不同，可以使半导体元件具有存储功能。对于其应用，在后述的实施方式中说明。

[0232] (第九实施方式)

[0233] 第九实施方式的半导体元件的特征在于，栅绝缘膜4为铁电体栅绝缘膜，具有与第八实施方式同样的优点。关于具体的动作，在后面叙述。本实施方式的结构与第五实施方式相同，所以引用第五实施方式的图49至图51及其说明，省略作为本实施方式的结构的说明以及图示。

[0234] 接下来，使用第五实施方式的图52至图58对本实施方式的半导体元件的制造方法进行说明。接着第五实施方式的图54所示的工序，如图55所示，例如利用CVD法等，在包括半导体层11的绝缘区域2整个面上，形成例如厚度为5nm的例如PZT膜12。

[0235] 接下来如图56所示，例如利用CVD法等，在PZT膜12整个面上，形成例如厚度为10nm的例如Pt膜13。

[0236] 接下来如图57所示，通过例如实施RIE法等各向异性蚀刻，加工Pt膜13以及PZT膜12，而形成铁电体栅绝缘膜4以及栅电极5。以后与图58以后所示的工序同样地实施，从而以图49所示的方式形成具有铁电体栅绝缘膜4的半导体元件。

[0237] 在本实施方式中，也将铁电体绝缘膜用作栅绝缘膜，所以根据铁电体栅绝缘膜的自发极化的朝向，半导体元件的阈值电压不同，可以使半导体元件具有存储功能。对于该应用，在后述的实施方式中进行说明。

[0238] (第十实施方式)

[0239] 图79示意地示出本发明的第十实施方式的半导体元件的结构。图80和图81分别示出沿着图79的U-U’以及V-V’线的剖面。该半导体元件的特征在于，在沟道区域3上形成有隧道栅绝缘膜24，在隧道栅绝缘膜24上形成有电荷蓄积层(charge storage layer)25，在电荷蓄积层25上形成有电极间绝缘膜26，在电极间绝缘膜26上形成有栅电极5。由此，根据蓄积在电荷蓄积层25中的电荷的量，半导体元件的阈值电压不同，所以可以使半导体元件具有存储功能。关于具体的动作，在后面叙述。其他结构与第一实施方式相同，所以省略重复说明。

[0240] 接下来对本实施方式的半导体元件的制造方法进行说明。另外图82至图84示出图79的U-U’处的剖面。接着第一实施方式的图14所示的工序如图82所示，向第一硅基12 2
板7例如以5keV的能量、1×10 /cm 的剂量注入As离子。接下来，例如利用CVD法等，在第一硅基板7上，形成例如厚度为5nm的例如氮氧化硅膜27。

[0241] 接下来如图83所示，例如利用CVD法等，在氮氧化硅膜27上，形成例如厚度为5nm的例如多晶硅膜28。

[0242] 接下来如图84所示，通过例如实施RIE法等各向异性蚀刻，加工多晶硅膜28以及氮氧化硅膜27。接下来，通过例如实施RIE法等各向异性蚀刻，加工第一硅基板7而形成半导体层11。

[0243] 以下，图85至图88示出图79的V-V’处的剖面。如图85所示，例如利用CVD法等，在包括多晶硅膜28、氮氧化硅膜27以及半导体层11的绝缘区域2整个面上，形成例如厚度为5nm的例如氧化铪膜12。

[0244] 接下来如图86所示，例如利用CVD法等，在氧化铪膜12整个面上，形成例如厚度为10nm的例如W膜13。

[0245] 接下来如图87所示，例如通过实施RIE法等各向异性蚀刻，加工W膜13、氧化铪膜12、多晶硅膜28以及氮氧化硅膜27而形成栅电极5、电极间绝缘膜26、电荷蓄积层25以及隧道栅绝缘膜24。

[0246] 接下来如图88所示，例如通过以10keV的能量、1×1015/cm2的剂量注入例如As离子，形成源/漏区域6以及其之间的沟道区域3。以后通过与以往技术同样地实施层间绝缘膜形成工序和布线工序等，形成图79所示的本实施方式的半导体元件。

[0247] 在本实施方式中，使用多晶硅形成了电荷蓄积层25，但也可以例如使用钨等金属来形成。另外也可以使用单晶硅、非晶硅等半导体、或未必限于钨的金属、包含金属的化合物、或它们的叠层等形成。

[0248] 另外，在电荷蓄积层中，也可以使用粒子状的金属、半导体、或它们的化合物等。如果使用金属形成电荷蓄积层，则难以进行氧化反应，所以电极间绝缘膜、隧道栅绝缘膜与电荷蓄积层的界面处的能级(interface state)的发生被抑制，具有界面的控制性优良这样的优点。

[0249] 另外，如果在控制栅电极、电荷蓄积层的至少一部分中使用多晶硅等半导体，则易于控制功函数，所以具有易于调节元件的阈值电压这样的其他优点。

[0250] 另外，在本实施方式中，将氮氧化硅膜用作隧道栅绝缘膜24，将氧化铪用作导电体膜间绝缘膜，但也可以使用例如氧化硅膜、氮化硅膜、氧化铝膜、铝酸镧膜等绝缘膜、它们的叠层等其他绝缘膜。

[0251] 如果在绝缘膜中存在氮，则在将含有杂质的多晶硅用作栅电极、电荷蓄积层的情况下，杂质在基板中扩散的现象被抑制，所以阈值电压的偏差被抑制，所以是优选的。特别是如果在隧道栅绝缘膜24中存在氮，则绝缘膜的可靠性提高，所以是优选的。

[0252] 另一方面，如果使用氧化硅，则绝缘膜与电荷蓄积层、栅电极、基板的界面的界面能级、绝缘膜中的固定电荷(fixed charges)少，所以得到元件特性的偏差被抑制这样的优点。

[0253] 另外，在将某物质的氧化物用作绝缘膜等的情况下，也可以首先形成该物质的膜，并将其在包含升温状态或激励状态的氧的气体中暴露。如果使用在不伴随升温的激励状态的氧气中暴露这样的方法，则沟道区域中的杂质通过扩散改变浓度分布的现象被抑制，所以是优选的。

[0254] 进而在使用氧氮化硅的情况下，也可以通过首先形成氧化硅膜，之后在包括升温状态或激励状态的氮的气体中暴露，向绝缘膜中导入氮。如果使用在不伴随升温的激励状态的氮气中暴露这样的方法，则沟道区域中的杂质通过扩散改变浓度分布的现象被抑制，所以是优选的。

[0255] 另外，也可以通过首先形成氮化硅膜，之后在包括升温状态或激励状态的氧的气体中暴露，向绝缘膜中导入氧。如果使用在不伴随升温的激励状态的氧气中暴露这样的方法，则沟道区域中的杂质通过扩散改变浓度分布的现象被抑制，所以是优选的。

[0256] 另外，也可以使用Hf、Zr、Ti、Sc、Y、Ta、Al、La、Ce、Pr、镧系元素的金属的氧化物等、或包含以这些元素为首的各种元素的硅酸盐材料、使它们还含有氮的绝缘膜、高电介体膜、它们的叠层等其他绝缘膜。

[0257] 对于在存储动作时向栅电极与沟道区域之间施加的电压，如果与形成在栅电极与电荷蓄积层之间的电极间绝缘膜相比，向形成在电荷蓄积层与沟道区域之间的隧道栅绝缘膜施加得更多，则在进行存储动作时是有利的。因此，电极间绝缘膜的氧化膜换算膜厚优选为薄。

[0258] 根据同样的理由，电极间绝缘膜的介电常数优选高于隧道栅绝缘膜的介电常数。特别是电极间绝缘膜的介电常数优选为高。例如，可以举出Hf、Zr、Ti、Sc、Y、Ta、Al、La、Ce、Pr、镧系的金属元素的氧化物、包含以这些元素为首的各种元素的硅酸盐材料、使它们还含有氮的绝缘膜等。包含金属的高电介体膜与氧化硅、氮化硅、氧氮化硅等相比具有高介电常数，所以优选在电极间绝缘膜中使用这些材料。

[0259] 另外，如果电极间绝缘膜以及隧道栅绝缘膜的膜厚薄，则产生即使在无需流过贯穿这些绝缘膜的隧道电流的状况下也流过隧道电流，而使所存储的信息变动、即信息的保持时间变短这样的问题。因此，电极间绝缘膜以及隧道栅绝缘膜的膜厚优选形成为加厚到某程度以上。进而，为了增强在控制栅电极与沟道区域之间经由电极间绝缘膜、电荷蓄积层以及隧道栅绝缘膜形成的电容耦合，电极间绝缘膜以及隧道栅绝缘膜优选具有比以往使用的氧化硅高的介电常数。

[0260] 另外，绝缘膜的形成方法不限于CVD法，也可以使用热氧化法、蒸镀法、溅射法、外延生长法等其他方法。

[0261] 另外，在本实施方式中，形成为栅电极的针对每一个沟道区域的面积大于电荷蓄积层。其结果，电极间绝缘膜具有比隧道栅绝缘膜大的面积。由此，易于将经由电极间绝缘膜而在栅电极与电荷蓄积层之间形成的电容耦合设定成大于经由隧道栅绝缘膜而在电荷蓄积层与沟道区域之间形成的电容。

[0262] 其结果，对于在存储动作时向栅电极与沟道区域之间施加的电压，与形成在栅电极与电荷蓄积层之间的电极间绝缘膜相比，易于向形成在电荷蓄积层与沟道区域之间的隧道栅绝缘膜施加得更多，在进行存储动作时是优选的。

[0263] (第十一实施方式)

[0264] 图89示意地示出本发明的第十一实施方式的半导体元件的结构。图90和图91分别示出图89的W-W’、X-X’处的剖面。该半导体元件的特征在于，在沟道区域3上依次形成隧道栅绝缘膜24、电荷蓄积层25、电极间绝缘膜26、栅电极5。由此，根据蓄积在电荷蓄积层25中的电荷的量，半导体元件的阈值电压不同，所以可以使半导体元件具有存储功能。关于具体的动作，在后面叙述。本实施方式的结构除了上述与第五实施方式相同，所以省略重复说明。

[0265] 接下来对本实施方式的半导体元件的制造方法进行说明。另外图92至图95示出12 2
图89的W-W’处的剖面。首先如图92所示，向硅基板17中以例如5keV的能量、1×10 /cm的剂量注入B离子。接下来，例如利用CVD法等，在硅基板17上，形成例如厚度为5nm的例如氮氧化硅膜27。接下来，例如利用CVD法等，在氮氧化硅膜27上，形成例如厚度为5nm的例如多晶硅膜28。

[0266] 接下来如图93所示，例如利用RIE法等各向异性蚀刻，加工多晶硅膜28以及氮氧化硅膜27。接下来，例如利用RIE法等各向异性蚀刻，加工硅基板17而形成半导体层11。

[0267] 接下来如图94所示，在硅基板17、多晶硅膜28、氮氧化硅膜27、半导体层11上，例如使用SH4气体、SF4气体、氧气、Ar气体，例如利用CVD法等，形成例如包含12 atomic％的氟的厚度30nm的氧化硅膜8。接下来，例如利用CMP法等，对包含氟的氧化硅膜8的表面进行平坦化。

[0268] 接下来如图95所示，通过对包含氟的氧化硅膜8例如实施RIE法等各向异性蚀刻而去除一部分，以使半导体层11露出的方式形成绝缘区域2。

[0269] 以下，在图96至图99中示出图89的X-X’处的剖面。如图96所示，例如利用CVD法等，在包括多晶硅膜28、氮氧化硅膜27、半导体层11的绝缘区域2整个面上，形成例如厚度为5nm的例如氧化铪膜12。接下来如图97所示，例如利用CVD法等，在上述氧化铪膜12整个面上，形成例如厚度为10nm的例如W膜13。

[0270] 接下来如图98所示，例如通过实施RIE法等各向异性蚀刻，加工W膜13、氧化铪膜12、多晶硅膜28、氮氧化硅膜27，形成栅电极5、电极间绝缘膜26、电荷蓄积层25以及隧道栅绝缘膜24。

[0271] 接下来如图99所示，例如通过以10keV的能量、1×1015/cm2的剂量注入例如As离子，形成源/漏区域6以及其之间的沟道区域3。以后通过与以往技术同样地实施层间绝缘膜形成工序和布线工序等，形成图89所示的本发明的半导体元件。对于本实施方式，也可以起到与第十实施方式同样的效果。

[0272] (第十二实施方式)

[0273] 图100是本发明的第十二实施方式的半导体装置的电路图。该半导体装置构成为以阵点状排列有第八实施方式所示的半导体元件。这些半导体元件是以M行N列配置的，合计包括M×N个半导体元件。另外，在图100中，如图101所示记有第八实施方式所示的本发明的半导体元件。在图101中记述成S或D的端子分别为源或漏，记述成G的端子为栅电极。另外，省略而未示出基板的端子。

[0274] 在图100中，用Tri、j(1≤i≤M、1≤j≤N)来表示半导体元件。在同一行中包含的半导体元件中，使相邻的元件的源/漏区域相耦合，使同一列中包含的半导体元件的栅电极被相互耦合。各行的源/漏区域经由左右各个场效应晶体管TS、i、TD、i(1≤i≤M)耦合到共同的线，这些共同的线的电位分别成为VS、VD。

[0275] 晶体管TS、i、TD、i(1≤i≤M)的栅电极的电位分别成为VS、i、VD、i(1≤i≤M)。各晶体管的阈值电压并不需要全部相等，但设为大致相等，将其值设为Vth。Vth设定在零与电源电压VDD之间。

[0276] 另外，相对第八实施方式所示的半导体元件的源/漏区域和沟道区域都是n型，设晶体管TS、i、TD、i(1≤i≤M)的源漏区域为n型，但沟道区域为p型。

[0277] 另外，j列的相互耦合的栅电极的电位成为VG、j(1≤i≤N)。而且，全部半导体元件Tri、j(1≤i≤M、1≤j≤N)的基板电位设为共同。另外，在该图中，省略了此处所示的区域的外部的布线、与外部的布线的接合区域等。该半导体装置整体可以存储M×N位的信息。以下说明其动作。

[0278] 设半导体元件为n型，对向m行n列的半导体元件Trm、n的信息的写入、删除、及其读出方法进行说明。在p型的元件的情况下，只要将电压的极性颠倒，则完全相同。此处m和n是指分别满足1≤m≤M、1≤n≤N的任意的行、列。

[0279] 如第八实施方式所示，第八实施方式的半导体元件的栅绝缘膜4是由铁电体形成的，所以可以具有自发极化。将极化从栅电极5朝向沟道区域3的情况设为1，将极化从沟道区域3朝向栅电极5的情况设为零。将零的情况下的各半导体元件的阈值电压设为VTH、0，将1的情况下的各半导体元件的阈值电压设为VTH、1。一般VTH、1＜VTH、0成立。

[0280] 此处，将写入有零的状态、即“铁电体栅绝缘膜4的极化从沟道区域3朝向栅电极5的状态”改变成写入有1的状态、即“铁电体栅绝缘膜4的极化从栅电极5朝向沟道区域
3的状态”称为信息的写入，将相反情况称为删除。

[0281] 首先，对信息的写入进行说明。共同的基板的电位设定成零。VG、j(1≤j≤N)设为高于VTH、0的电位。但是设为不引起铁电体栅绝缘膜4的极化反转的电位。由此Tri、j(1≤i≤M、1≤j≤N)全部成为导通状态。

[0282] VS、i、VD、i(i≠m)设为低于Vth的值(例如零)，VS、m、VD、m设为高于Vth的值(例如VDD)。由此VS、i、VD、i(i≠m)全部成为非导通状态，VS、m、VD、m成为导通状态。

[0283] 然后VS、VD设为零。由此Tri、j(i≠m、1≤j≤N)的源/漏区域由于不与外部的电路连接，所以成为浮置状态，Trm、j(1≤j≤N)的源/漏区域由于与外部的电路连接，所以其电位全部成为零。

[0284] 其结果，Trm、j(1≤j≤N)沟道区域的电位也成为零。如果在该状态下共同的基板设为浮置状态，将VG、n设定成使Trm、n的铁电体栅绝缘膜4的极化反转为从栅电极5朝向沟道区域3的方向那样的电位，则引起Trm、n的铁电体栅绝缘膜的极化反转，Trm、n的阈值电压从VTH、0变化成VTH、1。

[0285] 此处VG、j(j≠n)被设定成高于VTH、0的电位，但由于设成不引起铁电体栅绝缘膜4的极化反转的电位，所以Tri、j(1≤i≤M、j≠n)的阈值电压不变化。于是如上所述Tri、n(i≠m)的源/漏区域为浮置状态，基板也为浮置状态，所以Tri、n(i≠m)的沟道区域也成为浮置状态。因此，如果改变VG、n，则Tri、n(i≠m)的沟道区域的电位由于经由铁电体栅绝缘膜4的与栅电极5的电容耦合，追随VG、n。因此Tri、n(i≠m)的铁电体栅绝缘膜4中的电场不会成为过高的值，不会引起铁电体栅绝缘膜4的极化反转。因此，Tri、n(i≠m)的阈值电压不变化。

[0286] 这样无需改变其他Tri、j((i、j)≠(m、n))的阈值电压而可以仅控制Trm、n的阈值电压。如上所述进行写入。

[0287] 接下来对信息的删除进行说明。共同的基板的电位设为零。VS、j、VD、i(i≠m)设为低于Vth的值(例如零)，VS、m、VD、m设为高于Vth的值(例如VDD)。由此TS、i、TD、i(i≠m)全部成为非导通状态，VS、m、VD、m成为导通状态。另外VS、VD设为零。VG、j(j≠n)设为高于VTH、0的电位。但是设为不引起铁电体栅绝缘膜4的极化反转的电位。于是VG、n被设定成充分低的电位。在后面叙述具体内容。

[0288] 由此TS、m、TD、m为导通状态，所以其源/漏以及沟道区域的电位与VS、VD同样地成为零。此处，Trm、j(j≠n)全部成为导通状态，所以它们的沟道区域、源/漏区域、Trm、n的源/漏区域的电位都成为零。

[0289] 此处，由于对VG、n施加了低电位，所以由于经由铁电体栅绝缘膜的沟道区域与栅电极之间的电容耦合，Trm、n的沟道区域的电位被降低。Trm、n的源/漏区域和沟道区域都为n型，所以Trm、n的源/漏区域的电位也被降低。与其相伴，Trm、j(j≠n)的沟道区域以及源/漏区域的电位也被降低，但如果TS、m、TD、m的沟道区域与源/漏区域之间的pn结被正向偏置，则电位不会再降低。因此，Trm、n的沟道区域的电位不会低于零。

[0290] 进而，如果VG、n被设定成使铁电体栅绝缘膜4的极化反转为从沟道区域3朝向栅电极5的方向那样的充分低的电位，则Trm、n的铁电体栅绝缘膜4的极化反转为从沟道区域3朝向栅电极5的方向。即被写入零。

[0291] 此处，TS、i、TD、i(i≠m)全部为非导通状态，所以Tri、j(i≠m、1≤j≤N)的源/漏区域以及沟道区域3成为浮置状态。因此，如果对VG、n施加低的电位，则由于经由铁电体栅绝缘膜4的沟道区域3与栅电极5之间的电容耦合，Tri、n(i≠m)的沟道区域的电位被降低，铁电体栅绝缘膜4中的电场不会成为过强的值，铁电体栅绝缘膜4的极化不变化。

[0292] 另外，VG、j(j≠n)为高于VTH、0的电位，但设为不引起铁电体栅绝缘膜4的极化反转的电位，所以Tri、j(1≤i≤M、j≠n)的铁电体栅绝缘膜的极化也不变化。这样无需改变其他Tri、j((i、j)≠(m、n))的阈值电压而可以仅控制Trm、n的阈值电压。如上所述进行删除。

[0293] 另外，此处示出了仅删除Trm、n所存储的信息的方法，但如果使用与上述同样的方法将VS、i、VD、i(1≤i≤M)全部设为高于Vth的值(例如VDD)，则可以将Tri、n(1≤i≤M)所存储的信息全部一次删除。因此操作变得简单，具有删除中所需的时间被缩短这样的优点。

[0294] 另一方面，如果使用最初说明的方法来进行删除，则得到可以选择性地仅删除特定的半导体元件所存储的信息这样的其他优点。这样进行写入和删除。

[0295] 接下来说明读出方法。如下所述读出Trm、n的信息。共同的基板的电位设为零。VG、j(j≠n)设为高于VTH、0的电位。但是设为不引起铁电体栅绝缘膜4的极化反转的电位。由此Tri、j(1≤i≤M、j≠n)全部成为导通状态。VS例如设为零，VD例如设为VDD。VS、i、VD、i(i≠m)设为低于Vth的值(例如零)，VS、m、VD、m设为高于Vth的值(例如VDD)。

[0296] 如果如上述那样设定，则TS、i、TD、i(i≠m)全部成为非导通状态，TS、m、TD、m成为导通状态。另外，Tri、j(i≠m、1≤j≤N)的源/漏区域由于不与外部的电路连接，所以成为浮置状态。Trm、j(1≤j≤N)的源/漏区域由于与外部的电路连接，所以在Trm、j(1≤j＜n)的源/漏区域以及Trm、n的源/漏区域中在图100的左侧一方的电位成为零，在Trm、j(n＜j≤N)的源/漏区域以及Trm、n的源/漏区域中在图100的右侧一方的电位成为VDD。

[0297] 于是如果将VG、n设为VTH、0与VTH、1之间的值，则与Trm、n的阈值电压对应的电流从施加了VD的端子流向施加了VS的端子，所以通过检测该电流值，可以读出存储在Trm、n中的信息。另外在该操作中仅检测是否流过电流即可，所以例如可以使用读出放大器等放大之后进行检测，由此具有防止误读这样的优点。这样可以存储M×N位的信息。

[0298] 根据本实施方式，使用通过提高栅电极针对沟道区域的电位的控制性，短沟道效应被抑制并且具有高电流驱动力的存储元件来构成存储装置，所以可以实现高性能的存储装置。

[0299] (第十三实施方式)

[0300] 第十三实施方式为以阵点状排列有第九实施方式的半导体元件的存储装置。半导体元件排列的电路图和元件的表示与图100和图101相同，所以参照该图进行说明。

[0301] 本实施方式的半导体元件也配置成M行N列，合计包括M×N个半导体元件。多个半导体元件之间的连接与第十二实施方式相同，所以省略重复说明。以下说明其动作。

[0302] 设半导体元件为n型，对向m行n列的半导体元件Trm、n的信息的写入、删除、及其读出方法进行说明。在p型的元件的情况下，只要将电压的极性颠倒，则完全相同。此处m和n是指分别满足1≤m≤M、1≤n≤N的任意的行、列。

[0303] 如第九实施方式所示，第九实施方式的半导体元件的栅绝缘膜是由铁电体形成的，所以可以具有自发极化。极化的朝向的定义、半导体元件的阈值电压的定义、信息的写入、删除的定义与第十二实施方式相同。

[0304] 首先，信息的写入是通过进行与第十二实施方式所述的半导体装置中的信息的写入同样的操作而进行的。

[0305] 接下来对信息的删除进行说明。共同的基板的电位设为零。VS、i、VD、i(1≤i≤M)设为低于Vth的值(例如零)。由此TS、i、TD、i(1≤i≤M)全部成为非导通状态。另外VS、VD例如设为零。VG、j(j≠n)设为不引起铁电体栅绝缘膜的极化反转的电位、例如零。于是VG、n被设定成充分低的电位。在后面叙述具体内容。

[0306] 如果如此设定，则共同的基板的电位为零，所以在Tri、n(1≤i≤M)的铁电体栅绝缘膜4中，产生从基板1朝向栅电极5的电场。因此，如果将VG、n设定成使铁电体栅绝缘膜4的极化反转为从沟道区域3朝向栅电极5方向那样的充分低的电位，则铁电体栅绝缘膜4的极化反转为从沟道区域3朝向栅电极5的方向。即被写入零。

[0307] 此处VG、j(j≠n)被设成不引起铁电体栅绝缘膜4的极化反转的电位、例如零，所以铁电体栅绝缘膜4中的电场不成为过高的值，铁电体栅绝缘膜4的极化不变化。

[0308] 这样无需改变其他Tri、j(1≤i≤M、j≠n)的阈值电压，而可以仅控制Tri、n(1≤i≤M)的阈值电压。这样进行删除。

[0309] 另外，此处示出了仅删除Tri、n(1≤i≤M)所存储的信息的方法，但如果VG、j(1≤j≤n)例如设为零，并向作为共同的基板1施加使铁电体栅绝缘膜4的极化反转那样的高电位，则全部Tri、j(1≤i≤M、1≤j≤N)的铁电体栅绝缘膜4的极化反转为从沟道区域3朝向栅电极5的方向。即被写入零。

[0310] 由此通过一次操作删除全部Tri、j(1≤i≤M、1≤j≤N)的信息，所以操作简化，具有删除中所需的时间被缩短这样的优点。另一方面，如果使用最初说明的方法来进行删除，则得到可以选择性地仅删除属于特定的列的半导体元件所存储的信息这样的其他优点。这样进行写入和删除。

[0311] 接下来，读出是通过进行与第十二实施方式所述的半导体装置中的信息读出同样的操作来进行的。这样可以存储M×N位的信息。

[0312] 在本实施方式中，也使用通过提高栅电极针对沟道区域的电位的控制性，短沟道效应被抑制并且具有高电流驱动力的存储元件来构成存储装置，所以可以实现高性能的存储装置。

[0313] (第十四实施方式)

[0314] 图102示出第十四实施方式的半导体装置的电路图。在该半导体装置中，以阵点状排列有第十实施方式所示的半导体元件。这些半导体元件是M行N列地配置的，合计包括M×N个半导体元件。另外，在图102中，如图103所示记有第十实施方式所示的本发明的半导体元件。在图103中记述成S或D的端子分别为源或漏，记述成G的端子为栅电极。另外，省略而未示出基板的端子。

[0315] 在图102中，用Tri、j(1≤i≤M、1≤j≤N)来表示第十实施方式的半导体元件。在同一行中包含的半导体元件中，使相邻的元件的源/漏区域相耦合，使同一列中包含的半导体元件的栅电极相互耦合。各行的源/漏区域经由左右各个场效应晶体管TS、i、TD、i(1≤i≤M)耦合到共同的线，这些共同的线的电位分别成为VS、VD。于是TS、i、TD、i(1≤i≤M)的栅电极的电位分别成为VS、i、VD、i(1≤i≤M)。TS、i、TD、i(1≤i≤M)的阈值电压并不需要全部相等，但设为大致相等，将其值设为Vth。Vth设定在零与电源电压VDD之间。

[0316] 另外，相对于第十实施方式所示的半导体元件的源/漏区域和沟道区域都是n型，设TS、i、TD、i(1≤i≤M)的源/漏区域为n型，但沟道区域为p型。

[0317] 另外，j列的相互耦合的栅电极的电位成为VG、j(1≤j≤N)。而且，全部Tri、j(1≤i≤M、1≤j≤N)的基板电位设为共同。另外，在该图中，省略了此处所示的区域的外部的布线、与外部的布线的接合区域等。该半导体装置整体可以存储L×M×N位的信息。此处，L意味着每一个半导体元件可以存储的信息量。以下说明其动作。

[0318] 设半导体元件为n型，对向m行n列的半导体元件Trm、n的信息的写入、删除、及其读出方法进行说明。在p型的元件的情况下，只要将电压的极性颠倒，则完全相同。此处m和n是指分别满足1≤m≤M、1≤n≤N的任意的行、列。

[0319] 如第十实施方式所示，第十实施方式的半导体元件在沟道区域3上依次形成有隧道栅绝缘膜24、电荷蓄积层25、电极间绝缘膜26、栅电极5。

[0320] 通过采用上述结构，可以利用贯穿隧道栅绝缘膜24的电流，改变在电荷蓄积层25中蓄积的电荷，可以根据蓄积在电荷蓄积层25中的电荷量，改变阈值电压。设各半导体元L件的阈值电压可以取K种类的值。与上述的L存在K＝2 的关系。将各半导体元件的阈值电压从低的一方依次设为VTH、1＜...＜VTH、K。蓄积在电荷蓄积层25中的电荷为负，阈值电压越是高值的状态，所蓄积的电荷的绝对值越大。

[0321] 首先，对信息的写入进行说明。共同的基板1的电位设定成零。VG、j(1≤j≤N)设为高于VTH、K的电位。但是设为不流过贯穿隧道栅绝缘膜的电流的电位。由此Tri、j(1≤i≤M、1≤j≤N)全部成为导通状态。VS、i、VD、i(i≠m)设为低于Vth的值(例如零)，VS、m、VD、m设为高于Vth的值(例如VDD)。由此TS、i、TD、i(i≠m)全部成为非导通状态，TS、m、TD、m成为导通状态。于是VS、VD设为零。

[0322] 如果如上所述设定，则Tri、j(i≠m、1≤j≤N)的源/漏区域由于不与外部的电路连接，所以成为浮置状态，Trm、j(1≤j≤N)的源/漏区域由于与外部的电路连接，所以其电位全部成为零。

[0323] 其结果，Trm、j(1≤j≤N)的沟道区域3的电位也成为零。如果在该状态下共同的基板1设为浮置状态，将VG、n设定成流过贯穿Trm、n的隧道栅绝缘膜24的电流而向电荷蓄积层25蓄积期望的电荷那样的电位，则Trm、n的电荷蓄积层25中蓄积的电荷量变化，可以将Trm、n的阈值电压改变成期望的值。

[0324] 此处，VG、j(j≠n)被设定成高于VTH、K的电位，但由于设成不流过贯穿隧道栅绝缘膜24的电流的电位，所以Tri、j(1≤i≤M、j≠n)的阈值电压不变化。于是如上所述Tri、n(i≠m)的源/漏区域6为浮置状态，基板1也为浮置状态，所以Tri、n(i≠m)的沟道区域3也成为浮置状态。

[0325] 因此，如果改变VG、n，则Tri、n(i≠m)的沟道区域3的电位通过经由隧道栅绝缘膜24、电荷蓄积层25、电极间绝缘膜26的与栅电极5的电容耦合，追随VG、n。因此Tri、n(i≠m)的隧道栅绝缘膜24中的电场不会成为过高的值，不流过贯穿隧道栅绝缘膜24的电流。因此，Tri、n(i≠m)的阈值电压不变化。

[0326] 这样，无需改变其他Tri、j((i、j)≠(m、n))的阈值电压，而可以仅控制Trm、n的阈值电压。这样进行写入。

[0327] 接下来对信息的删除进行说明。共同的基板1的电位设为零。VS、i、VD、i(i≠m)设为低于Vth的值(例如零)，VS、m、VD、m设为高于Vth的值(例如VDD)。由此TS、j、TD、i(i≠m)全部成为非导通状态，TS、m、TD、m成为导通状态。另外，VS、VD设为零。VG、j(j≠n)设为高于VTH、K的电位。但是设为不流过贯穿隧道栅绝缘膜24的电流的电位。于是VG、n设定成充分低的电位。在后面叙述具体内容。

[0328] 如果如上所述设定，则TS、m、TD、m为导通状态，所以其源/漏以及沟道区域的电位与VS、VD同样地成为零。此处，Trm、j(j≠n)全部成为导通状态，所以它们的沟道区域、源/漏区域的电位都成为零。

[0329] 此处，由于对VG、n施加了低电位，所以由于经由隧道栅绝缘膜24、电荷蓄积层25、电极间绝缘膜26的沟道区域3与栅电极5之间的电容耦合，Trm、n的沟道区域的电位被降低。Trm、n的源/漏区域和沟道区域都为n型，所以Trm、n的源/漏区域6的电位也被降低。与其相伴，Trm、j(j≠n)的沟道区域3以及源/漏区域6的电位也被降低，但如果TS、m、TD、m的沟道区域与源/漏区域之间的pn结被正向偏置，则电位不会再降低，Trm、n的沟道区域3的电位不会低于零。

[0330] 因此，如果VG、n被设定成使蓄积在电荷蓄积层25中的电荷贯穿隧道栅绝缘膜24而向沟道区域3放电那样的充分低的电位，则蓄积在电荷蓄积层25中的电荷向沟道区域被放电。即被写入零。

[0331] 此处，TS、i、TD、i(i≠m)全部为非导通状态，所以Tri、j(i≠m、1≤j≤N)的源/漏区域6以及沟道区域3成为浮置状态。因此，如果对VG、n施加低的电位，则由于经由隧道栅绝缘膜24、电荷蓄积层25、电极间绝缘膜26的沟道区域3与栅电极5之间的电容耦合，Tri、n(i≠m)的沟道区域3的电位被降低，隧道栅绝缘膜24中的电场不会成为过强的值，不会流过贯穿隧道栅绝缘膜24的电流。即电荷蓄积层25中的电荷不变化。

[0332] 另外，VG、j(j≠n)为高于VTH、K的电位，但设为不流过贯穿隧道栅绝缘膜24的电流的电位，所以Tri、j(1≤i≤M、j≠n)的电荷蓄积层25中的电荷也不变化。这样无需改变其他Tri、j((i、j)≠(m、n))的阈值电压，而可以仅控制Trm、n的阈值电压。这样进行删除。

[0333] 另外，此处示出了仅删除Trm、n所存储的信息的方法，但如果使用与上述同样的方法将VS、i、VD、i(1≤i≤M)全部设为高于Vth的值(例如VDD)，则可以将Tri、n(1≤i≤M)所存储的信息全部一次删除。因此操作变得简单，具有删除中所需的时间被缩短这样的优点。另一方面，如果使用最初说明的方法来进行删除，则得到可以选择性地仅删除特定的半导体元件所存储的信息这样的其他优点。这样进行写入和删除。

[0334] 接下来说明读出的方法。如下所述读出Trm、n的信息。共同的基板1的电位设为零。VG、j(j≠n)设为高于VTH、K的电位。但是设为不流过贯穿隧道栅绝缘膜的电流的电位。由此Tri、j(1≤i≤M、j≠n)全部成为导通状态。VS例如设为零，VD例如设为VDD。VS、i、VD、i(i≠m)设为低于Vth的值(例如零)，VS、m、VD、m设为高于Vth的值(例如VDD)。

[0335] 如果这样设定，TS、i、TD、i(i≠m)全部成为非导通状态，TS、m、TD、m成为导通状态。由此，Tri、j(i≠m、1≤j≤N)的源/漏区域6由于不与外部的电路连接，所以成为浮置状态。Trm、j(1≤j≤N)的源/漏区域6由于与外部的电路连接，所以在Trm、n的源/漏区域6以及Trm、n的源/漏区域6中在图102的左侧一方的电位成为零，在Trm、j(n＜j≤N)的源/漏区域6以及Trm、n的源/漏区域6中在图102的右侧一方的电位成为VDD。

[0336] 于是如果将VG、n设为VTH、K/2与VTH、K/2+1之间的值，则与Trm、n的阈值电压对应的电流从施加了VD的端子流向施加了VS的端子，所以通过检测该电流值，可以知道Trm、n的阈值电压是小于等于VTH、K/2的值还是大于等于VTH、K/2+1的值。另外，在该操作中仅检测是否流过电流即可，所以例如可以使用读出放大器等放大之后进行检测，由此具有防止误读这样的优点。

[0337] 如果阈值电压为小于等于VTH、K/2的值，则将VG、n设为VTH、K/4与VTH、K/4+1之间的值，检测是否从施加了VD的端子向施加了VS的端子流过电流。

[0338] 如果阈值电压为大于等于VTH、K/2+1的值，则将VG、n设为VTH、3K/4与VTH、3×K/4+1之间的值，检测是否从施加了VD的端子向施加了VS的端子流过电流，从而可知各阈值电压是小于等于VTH、K/4的值、还是大于等于VTH、K/4+1的值、或是小于等于VTH、3×K/4的值、还是大于等于VTH、3×K/4+1的值。

[0339] 通过反复该操作，检测出Trm、n的阈值电压，其结果可以读出Trm、n所存储的信息。这样可以存储L×M×N位的信息。

[0340] 在本实施方式中，未提到校验操作，但如果可以在信息的写入时进行校验操作，则抑制阈值电压的偏差，其结果得到可以实现低电源电压动作这样的优点。

[0341] 在本实施方式中，使用通过提高栅电极针对沟道区域的电位的控制性，短沟道效应被抑制并且具有高电流驱动力的存储元件来构成存储装置，所以可以实现高性能的存储装置。

[0342] (第十五实施方式)

[0343] 第十五实施方式为以阵点状排列有第十一实施方式的半导体元件的存储装置。半导体元件排列的电路图和元件的表示与图102和图103相同，所以参照该图进行说明。

[0344] 在本实施方式的半导体装置中，第十一实施方式的半导体元件被配置成M行N列，合计包括M×N个半导体元件。多个半导体元件之间的连接与第十四实施方式相同，所以省略重复说明。以下说明其动作。

[0345] 设半导体元件为n型，对向m行n列的半导体元件Trm、n的信息的写入、删除、及其读出方法进行说明。在p型的元件的情况下，只要将电压的极性颠倒，则完全相同。此处m和n是指分别满足1≤m≤M、1≤n≤N的任意的行、列。如第十一实施方式所示，第十一实施方式的半导体元件在沟道区域3上依次形成有隧道栅绝缘膜24、电荷蓄积层25、电极间绝缘膜26、栅电极。因此可以利用贯穿隧道栅绝缘膜24的电流，改变蓄积在电荷蓄积层25中的电荷，并根据该电荷量，可以改变阈值电压。

[0346] 设各半导体元件的阈值电压可以取K种类的值。与上述的L存在K＝2L的关系。将各半导体元件的阈值电压从低的一方依次设为VTH、1＜...＜VTH、K。蓄积在电荷蓄积层25中的电荷为负，阈值电压越是高值的状态，所蓄积的电荷的绝对值越大。

[0347] 首先，信息的写入是通过进行与第十四实施方式所述的半导体装置中的信息的写入同样的操作而进行的。

[0348] 接下来对信息的删除进行说明。共同的基板1的电位设为零。VS、i、VD、i(1≤i≤M)设为低于VTH的值(例如零)。由此TS、i、TD、i(1≤i≤M)全部成为非导通状态。另外，VS、VD例如设为零。VG、j(j≠n)设为不流过贯穿隧道栅绝缘膜24的电流的电位、例如零。于是VG、n被设定成充分低的电位。在后面叙述具体内容。

[0349] 如果如此设定，则共同的基板1的电位为零，所以在Tri、n(1≤i≤M)的隧道栅绝缘膜24中，产生从基板1朝向栅电极5的电场。因此，如果将VG、n设定成使蓄积在电荷蓄积层25中的电荷贯穿隧道栅绝缘膜24而向沟道区域3放电那样的充分低的电位，则蓄积在电荷蓄积层25中的电荷向沟道区域3被放电。即被写入零。

[0350] 此处，VG、j(j≠n)被设成不流过贯穿隧道栅绝缘膜24的电流的电位、例如零，所以隧道栅绝缘膜24中的电场不会成为过高的值，不会流过贯穿隧道栅绝缘膜24的电流。即电荷蓄积层25中的电荷不变化。这样无需改变其他Tri、j(1≤i≤M、j≠n)的阈值电压而可以仅控制Tri、n(1≤i≤M)的阈值电压。这样进行信息的删除。

[0351] 另外，此处示出了仅删除Tri、n(1≤i≤M)所存储的信息的方法，但如果VG、j(1≤j≤n)例如设为零，并向作为共同的基板1施加贯穿隧道栅绝缘膜24而使电荷蓄积层25中的电荷放电那样的高电位，则全部Tri、j(1≤i≤M、1≤j≤N)的电荷蓄积层25中蓄积的电荷被放电。即被写入零。

[0352] 由此通过一次操作删除全部Tri、j(1≤i≤M、1≤j≤N)的信息，所以操作简化，具有删除中所需的时间被缩短这样的优点。另一方面，如果使用最初说明的方法来进行删除，则得到可以选择性地仅删除属于特定的列的半导体元件所存储的信息这样的其他优点。这样进行写入和删除。

[0353] 接下来，读出是通过进行与第十四实施方式所述的半导体装置中的信息读出同样的操作来进行的。这样可以存储L×M×N位的信息。

[0354] 在本实施方式中，使用通过提高栅电极针对沟道区域的电位的控制性，短沟道效应被抑制并且具有高电流驱动力的存储元件来构成存储装置，所以可以实现高性能的存储装置。

[0355] 本领域技术人员根据说明书以及在此公开的本发明的实施方式容易想到本发明的其它实施方式。因此，本发明就其更宽的方面而言不限于这里示出和说明的具体细节和代表性的实施方式。因此，在不背离由所附的权利要求书以及其等同物限定的一般发明概念的精神和范围的情况下，可以进行各种修改。